DE69500007T2

DE69500007T2 - Speicherredundanzschaltung

Info

Publication number: DE69500007T2
Application number: DE69500007T
Authority: DE
Inventors: Jean Devin
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1994-02-28
Filing date: 1995-02-27
Publication date: 1996-12-12
Anticipated expiration: 2015-02-28
Also published as: FR2716743A1; JPH07254297A; EP0669576A1; DE69500007D1; FR2716743B1; US5579265A; EP0669576B1

Description

Die Erfindung betrifft eine Speicherredundanzschaltung, die insbesondere bei als integrierte Schaltungen ausgebildeten Speichern einsetzbar ist.
Auf dem Gebiet der Speicheradressierung ist bekannt, daß ein Teil eines Hauptspeichers durch einen Hilfsspeicher oder Redundanzspeicher substituiert werden kann, wenn sich dieser als defekt erweist.
Herkömmlich ist ein Hauptspeicher in Zeilen und Spalten organisiert. Um in Zeilen oder Spalten erfaßte Defekte zu mildern, werden Redundanzzeilen bzw. Redundanzspalten vorgesehen.
Wenn beispielsweise eine Spalte des Hauptspeichers defekt ist, wird sie auf die folgende Weise durch eine Redundanzspalte ersetzt. die Adresse der defekten Spalte wird in einem Fehleradressenspeicher abgelegt; dieser Fehleradressenspeicher ist ein durch seinen Inhalt adressierbarer Speicher und wird nachstehend als CAM-Speicher (CAM, Content Adressable Memory) bezeichnet; jedesmal dann, wenn eine Adresse an den Hauptspeicher angelegt wird, wird diese Adresse auch an den CAM-Speicher angelegt. Wenn die angelegte Adresse identisch zu der abgelegten Adresse ist, tritt eine Redundanzschaltung in Aktion und verfährt derart, daß auf eine für den Benutzer nicht sichtbare Weise die Verbindung der defekten Spalte unterbrochen und an deren Stelle eine Redundanzspalte geschaltet wird.
Entsprechend der Organisation des Hauptspeichers wird in der Praxis dann, wenn eine Spalte defekt oder fehlerhaft ist, bevorzugt eine diese defekte Spalte enthaltende Gruppe durch eine Gruppe von Redundanzspalten ersetzt: vorwiegend wird, wenn eine Gruppe von Spalten durch ein Adreßbit des Speichers mit großer Kapazität festgelegt wird, diese Gruppe als Ganzes ersetzt. Aus Vereinfachungsgründen wird im folgenden nicht vom Ersetzen einer Gruppe von Spalten, sondern vom Ersetzen einer Spalte gesprochen. Dasselbe ist natürlich für die Zeilen möglich.
Für einen Hauptspeicher mit mehreren Megabit wird die Möglichkeit der Reparatur mehrerer Defekte vorgesehen; es gibt infolgedessen ebenso viele Redundanzspalten oder -zeilen wie als reparierbar gewünschte defekte Spalten oder Zeilen. Jeder Redundanzspalte ist ein jeweiliger CAM-Speicher zugeordnet, der die Adresse einer defekten Spalte enthält. Sollen N Defekte repariert werden, werden N Redundanzspalten und N CAM-Speicher benötigt. Typisch ist N = 36 für einen Speicher mit 4 oder 16 Megabit.
Wird eine Spalte des Hauptspeichers durch eine Adresse mit M Bit (beispielsweise M = 5) bezeichnet, so enthält jeder CAM-Speicher wenigstens M + 1 Bit: M Bit, um die Adresse einer defekten Spalte festzulegen, und ein Gültigkeitsbit, um anzuzeigen, daß die diesem CAM-Speicher entsprechende Redundanzschaltung tatsächlich aktiviert werden muß, wenn die Defektadresse an den CAM-Speicher angelegt wird.
Während der Prüfung eines Hauptspeichers und der Erfassung von Defekten müssen infolgedessen die CAM-Speicher auf geeignete Weise beschrieben werden, damit bei späteren Zugriffsversuchen auf defekte Teile des Hauptspeichers diese CAM-Speicher automatisch die defekten Teile des Hauptspeichers durch den Redundanzspeicher substituieren.
In bestimmten Systemen jedoch bestehen die CAM-Speicher aus Speicherelementen, die komplementäre Speicherzellen enthalten. Je nachdem, ob in ein solches Element eine Eins oder eine Null eingeschrieben wird, muß die eine oder die andere der Speicherzellen des Elements programmiert werden. Daher müssen alle Elemente programmiert werden, gleich, ob sie verwendet werden oder nicht.
Bei fehlender Programmierung laufen diese CAM-Speicher nun dennoch Gefahr, eine Information (Defektadressen-Information) falsch zu liefern. Verschiedene Mittel können in Betracht gezogen werden, um Kenntnis darüber erlangen zu können, ob ein CAM-Speicher verwendet werden muß oder nicht.
Beispielsweise kann ein Gültigkeitsbit vorgesehen werden, welches jedem CAM-Speicher zugeordnet ist, um anzuzeigen, ob dieser CAM-Speicher verwendet wird oder nicht. Dies erfordert jedoch, daß während der Prüfüng diese Mittel bei Auftreten des Gültigkeitsbits jedes CAM-Speichers in die Position gebracht werden, die der Verwendung oder Nichtverwendung jedes CAM-Speichers entspricht. Dies erfordert infolgedessen trotzdem eine zusätzliche Prüfzeit zum Zeitpunkt der Initialisierung dieser CAM-Speicher. Das Ziel der Erfindung ist, in bestimmten Fällen die Schritte zur Initialisierung der CAM-Speicher zu vermeiden und infolgedessen diese Initialisierungszeit zu verkürzen. Insbesondere in dem Fall, in dem in einem Hauptspeicher kein Defekt vorliegt, muß kein CAM-Speicher verwendet werden, so daß die Gesamtheit der in Beziehung zu diesem Hauptspeicher stehenden CAM- Speicher global behandelt werden können. Zu diesem Zweck wird erfindungsgemaß ein zusätzliches Speicherelement hinzugefügt, welches durch seinen Zustand angibt, ob der Zustand der CAM-Speicher berücksichtigt werden muß oder nicht. Es wird gezeigt, daß auf diese Weise bei der Prüfüng jedes Speichers im Mittel 3 Sekunden gewonnen werden: dies ist sehr beachtlich.
Die Erfindung betrifft infolgedessen eine Speicherredundanzschaltung für einen Hauptspeicher mit mehreren, jeweils mittels einer Speicheradresse zugänglichen Speicherbereichen, wobei die Speicherredundanzschaltung einen Redundanzspeicher umfaßt, der mittels eines Fehleradressenspeichers des durch seinen Inhalt adressierbaren Typs adressierbar ist, welcher dazu vorgesehen ist, verschiedene, Fehlerbereichen des Hauptspeichers entsprechende Fehleradressen zu enthalten und welcher bei jeder Adressierung des Hauptspeichers die Hauptspeicheradresse mit jeder Fehleradresse vergleicht, um im Übereinstimmungsfall die Adressierung des Hauptspeichers zu untersagen und einen Bereich des Redundanzspeichers zu adressieren, dadurch gekennzeichnet, daß sie eine Sperrschaltung umfaßt mit zumindest einem ersten Zustand, in welchem sie dem Fehleradressenspeicher ein Sperrsignal zuführt, um dessen Funktion zu unterbinden oder wirkungslos zu machen derart, daß die Adressierung des Hauptspeichers auf normale Weise erfolgt, wenn dieser letztgenannte keinerlei Fehler zeigt.
Die Erfindung betrifft auch ein Verfahren zur Verwendung eines auf die Schaltung nach einem der Vorrichtungsansprüche anwendbaren Hauptspeichers, dadurch gekennzeichnet, daß nach der Prüfüng des Hauptspeichers vorgesehen ist, die Sperrschaltung in eine Situation derart zu versetzen, daß diese dann, wenn der Speicher keinerlei Fehler zeigt, die Funktion des Fehleradressenspeichers unterbindet oder wirkungslos macht.
Zur Darstellung von CAM-Speichem wurden zunächst physikalische Gruppen von Schmelzsicherungen verwendet, die elektrisch oder durch einen Laserstrahl durchtrennt wurden, wobei jede Schmelzsicherung einen Adreßbit oder ein Gültigkeitsbit repräsentierte. Diese Schmelzsicherungen wiesen Nachteile (Zuverlässigkeit, Raumbedarf, Leistungsverbrauch, schwierige Programmierung) auf und wurden schnell durch nicht flüchtige, nicht löschbare Speicherzellen ersetzt. Diese letztgenannten wiesen ebenfalls Nachteile (hoher Stromverbrauch) auf, so daß verstärkt auf die Verwendung programmierbarer, bistabiler Kippglieder mit zwei Transistoren mit schwebendem Gate für jedes Adreß- oder Gültigkeitsbit übergegangen wurde.
Fig. 1 zeigt ein bekanntes programmierbares, nicht flüchtiges, bistabiles Kippglied, welches eine Zelle zur Speicherung eines Fehleradressenbits (oder eines Gültigkeitsbits) und infolgedessen eine der M+1 Zellen eines CAM-Fehleradressenspeichers bildet.
Der Ausgang OUT dieser Zelle liegt in Abhängigkeit von dem Zustand, aufweichen das Kippglied programmiert ist, auf einem Logikpegel 0 oder auf 1. Dieser Ausgang definiert demzufolge den Wert eines Adreßbits (oder den Wert des Gültigkeitsbits).
Wenn die Zelle einem der M Bit der Defektadresse entspricht, wird der Ausgang jeder Zelle dieser M Adreßbit an einen Eingang eines (nicht gezeigten) Exklusiv-ODER-Tors angelegt. Das Exklusiv-ODER-Tor empfängt an einem anderen Eingang ein entsprechendes Adreßbit, welches durch den Hauptspeicher empfangen wurde; die den verschiedenen Adreßbit eines einzelnen defekten Speichers entsprechenden Ausgänge der Exklusiv-ODER-Tore werden einem Eingang eines (nicht gezeigten) N-ODER- oder NOR-Tors zugeführt; der Ausgang dieses letztgenannten liefert einen Logikpegel 1 nur dann, wenn Übereinstimmung zwischen allen zugeführten Adreßbit und allen entsprechenden Bit des defekten Speichers vorliegt. Der Ausgang des NOR-Tors wird durch den Ausgang der dem Gültigkeitsbit entsprechenden Speicherzelle für gültig erklärt, beispielsweise dank eines (nicht gezeigten) UND-Tors. Der Ausgang des UND-Tors ist der Ausgang des CAM-Speichers und dient dazu, jedesmal dann einen Redundanzweg in Betrieb zu nehmen, wenn die an den Hauptspeicher angelegte Adresse der eingespeicherten Defektadresse entspricht.
Im allgemeinen Fall sind N Fehleradressenspeicher vorhanden; beispielsweise ist N = 36. Während der Prüfung des Hauptspeichers löst die Erfassung einer defekten Spalte die Ablage der Adresse dieser Spalte in einem der CAM-Speicher aus. Die verschiedenen CAM- Speicher werden somit aufeinanderfolgend entsprechend der Erfassung von Defekten programmiert. Im Normalbetrieb des Hauptspeichers werden die Adressen desselben gleichzeitig an alle CAM-Speicher angelegt. Falls Übereinstimmung der angelegten Adresse mit der in einem der CAM-Speicher abgelegten Adresse vorliegt, wird der dieser entsprechende Redundanzweg aktiviert.
Um die Programmierung einer Defektadresse in einen CAM-Speicher zu ermöglichen, ist demzufolge vorgesehen, daß ein jeweiliges Adreßbit des Hauptspeichers an jede Zelle des CAM-Speichers angelegt wird. Die Programmierung erfolgt auf Anweisung des Prüfgeräts bei Erfassung eines Defekts an der Adresse im Verlauf der Prüfung.
Die in Fig. 1 gezeigte einzelne Speicherzelle umfaßt zwei Zweige mit je einem Transistor TGF1, TGF2 mit schwebendem Gate in jedem Zweig; die Zweige sind so angeordnet, daß sie ein bistabiles Kippglied bilden, sobald einer dieser Transistoren programmiert wird; der Zustand des Kippglieds, der durch den Ausgang OUT repräsentiert wird und einem Adreßbit oder einem Gültigkeitsbit entspricht, ist dann abhängig von demjenigen der beiden Transistoren, der programmiert ist. Zu Beginn sind die beiden Transistoren in einem nicht programmierten oder ursprünglichen Zustand. Wänrend der Prüfung des Speichers wird einer der beiden Transistoren programmiert, um entweder eine 0 oder eine 1 am Ausgang OUT der Zelle zu erhalten, wodurch somit ein definierter, stabiler Zustand 0 oder 1 der Zelle erhalten wird.
Im einzelnen umfaßt die Zelle gemaß Fig. 1 zwei identische, parallele Zweige zwischen einer Versorgungsklemme A (Potential Vcc mit etwa 3 V) und einer Klemme B; die Klemme B liegt auf einem Potential VS gleich Null im Lese- oder Programmierbetrieb und kann im Löschbetrieb, falls ein solcher Löschbetrieb vorgesehen ist (Flash-EPROM), auch auf ein erhöhtes Potential VS (12 V) gebracht werden; in jedem Zweig sind in Reihe ein P-Kanal- Transistor (T1,T2), ein N-Kanal-Transistor (T3,T4) und ein Transistor mit schwebendem Gate (TGF1,TGF2) angeordnet. Das Gate des P-Kanal-Transistors (T1,T2) eines der Zweige ist mit dem Drain des P-Kanal-Transistors (T2,T1) des anderen Zweigs verbunden. Die Gates der N-Kanal-Transistoren (T3,T4) sind zusammen an ein gemeinsames Potential VB angeschlossen, dessen Wert von der Betriebsart abhängt (etwa 1,8 V beim Lesen; 0 V beim Programmieren oder Löschen, um 1 V auf dem Drain der gelesenen Zellen zu haben). Die Transistoren T3 und T4 sind Isolationstransistoren, die verhindern, daß verhältnismäßig hohe, im Programmier- oder Löschbetrieb an die Transistoren mit schwebendem Gate angelegte Spannungen auf die Transistoren T1 und T2 übertragen werden. Die Gates der Transistoren TGF1, TGF2 mit schwebendem Gate sind mit einem gemeinsamen, betriebsabhängigen Potential VGF verbunden (etwa 3 V beim Lesen und etwa 12 V bei der Programmierung). Die Source dieser Transistoren ist an den Knoten B (Potential VS) angeschlossen. Die Drainpotentiale der Transistoren mit schwebendem Gate werden durch Transistoren T5 bzw. T6 gesteuert, die ermöglichen, entweder den Drain mit einem Programmierpotential VPRG zu verbinden (Transistor T5 oder T6 leitend) oder den Drain hochimpedant zu belassen (Transistor T5 oder T6 gesperrt). In der Programmierbetriebsart wird das Gate des Transistors TS durch ein Programmiersignal PROG und das Gate von T6 durch ein komplementäres Signal NPROG gesteuert. Auf diese Weise wird in Übereinstimmung mit dem Zustand des Signals PROG derjenige der beiden Transistoren mit schwebendem Gate, der programmiert werden muß, und derjenige, der ursprünglich bleiben muß, ausgewählt. Im Lesebetrieb bleibt der Drain der Transistoren T5 und T6 hochimpedant, da die Spannung VPRG nicht an diese Drains angelegt wird.
Die Zelle wird als "bistabil" bezeichnet, da sie bei zwei möglichen Zuständen einen stabilen Zustand besitzt, wobei der stabile Zustand, den sie einnimmt, von demjenigen der beiden Transistoren abhängt, der programmiert wurde. Der Zustand der Zelle wird am Drain eines der P-Kanal-Transistoren (beispielsweise T2) gelesen. Dieser Drain ist mit dem Eingang eines ersten Inverters INV1, auf den ein zweiter Inverter INV2 folgt, verbunden. Der Ausgang von INV2 ist der Ausgang OUT der Zelle. Der Ausgang INV1 dient bedarfsweise als komplementärer Ausgang NOUT. Um zu vermeiden, daß die Knoten erdfrei werden, wenn T3 und T4 gesperrt sind, kann schließlich ein zusätzlicher Transistor T7 nur im Prüfbetrieb ermöglichen, den Eingang des Inverters INV1 vorübergehend an Masse zu legen (zur Initialisierung des Zustands der Zelle bei jedem erneuten Anlegen von Spannung); das Gate dieses Transistors wird durch einen Initialisierungsimpuls INIT gesteuert, der durch eine nicht gezeigte, herkömmliche Schaltung zum erneuten Anlegen von Spannung ("Power On Reset") erzeugt wird.
Die Erfindung ist auf ein System anwendbar, welches CAM-Speicher der in Fig. 1 dargestellten Art umfaßt.
Die Erfindung ist demzufolge auch auf eine Redundanzschaltung anwendbar, bei der der Fehleradressenspeicher zwei Transistoren mit schwebendem Gate umfaßt derart, daß durch diese ein bistabiles Kippglied ausgebildet wird, deren Zustand durch Programmieren eines der Transistoren definiert und durch den Zustand eines mit dem Drain (oder der Source) eines der Transistoren verbundenen Ausgangs angezeigt wird. Dieser Ausgang ist mit einer Vergleichsschaltung verbunden, die außerdem ein Hauptspeicheradressen-Informationselement empfängt und im Fall der Gleichheit von Hauptspeicheradressen-Element und Inhalt des Fehleradressenspeichers ein Identitätssignal abgibt. Die Eingange einer Koinzidenzschaltung sind mit mehreren Ausgängen von Vergleichsschaltungen verbunden, um bei identischen Speicheradressen ein Signal abzugeben. Ferner besitzt diese Koinzidenzschaltung einen zusätzlichen Eingang zum Empfangen eines Gültigkeitssignals oder des Inversen eines Sperrsignals.
Die verschiedenen Ziele und Eigenschaften der Erfindung ergeben sich klarer aus der nachfolgenden Beschreibung und den beigefügten Figuren, in welchen:
- Fig. 1 eine Zelle zur Speicheradressierung wie vorstehend beschrieben zeigt;
- Fig. 2 ein allgemeines Schaltbild der erfindungsgemäßen Schaltung zeigt;
- die Fig. 3 bis 5 ein Ausführungsbeispiel zeigen, in welchem die erfindungsgemäße Schaltung in den Betrieb der Schaltung zum Vergleich einer Hauptspeicheradresse mit einer Fehlerspeicheradresse eingreift;
- Fig. 6 eine Anwendung der Erfindung auf die Speicherschaltung gemäß Fig. 1 zeigt; und
- Fig. 7 eine Ausführungsvariante der Erfindung zeigt, die beispielhaft auf die Schaltung gemäß Fig. 1 angewandt wurde.
Unter Bezugnahme auf Fig. 2 wird zunächst ein vereinfachtes Ausführungsbeispiel der erfindungsgemäßen Vorrichtung beschrieben.
Ein Hauptspeicher MP umfaßt eine große Anzahl von in der Figur nicht einzeln ausgewiesenen Speicherbereichen. Diese Bereiche können auf herkömmliche Weise in Zeilen und Spalten angeordnet sein. Jeder Bereich wird mit Hilfe einer Adressiervorrichtung (oder einem Adreßdekoder) DEC ausgewählt (oder adressiert). Die Adressiervorrichtung DEC empfängt eine Adresse ADD und ermöglicht, auf einen bestimmten Bereich des Hauptspeichers MP zuzugreifen. Eine oder mehrere Bereiche können als defekt ermittelt werden und müssen durch Hilfsbereiche, die sich in einem sogenannten Redundanzspeicher MR befinden, ersetzt werden.
Die Bereiche des Hauptspeichers MP, die als defekt erfaßt werden, haben ihre Adresse, die der Einfachheit halber als Fehler- oder Defektadresse bezeichnet wird, in einem Speicher nach Art eines wie vorstehend beschriebenen CAM-Speichers gespeichert.
Erfindungsgemäß braucht dann, wenn der gesamte Hauptspeicher MP beispielsweise frei von Defekten ist, kein Gebrauch vom CAM-Speicher gemacht werden. Hierzu wird eine Sperrschaltung IN in eine Situation versetzt derart, daß sie die Funktion des CAM-Speichers unterbindet, indem sie ein Signal INH an diesen übermittelt. Falls dieses Signal nicht übermittelt wird, so bedeutet dies, daß der CAM-Speicher verwendet werden kann. Beispielsweise wird durch die Schaltung IN ein Gültigkeitssignal VAL bereitgestellt. Wenn dann eine Adresse ADD an den Dekoder DEC übermittelt wird, so wird diese auch an den CAM-Speicher übermittelt, der die Adresse ADD mit allen Defektadressen vergleicht, die er in seinem Speicher hält. Im Übereinstimmungsfall gibt der CAM-Speicher ein Signal ADR ab, um die Adressierung des Speicherbereichs der Adresse ADD im Hauptspeicher zu verhindern und statt dessen einen Speicherbereich des Redundanzspeichers MR zu adressieren.
Dies kann durch jedes mit den Adressierungsmitteln des Hauptspeichers MP kompatible Mittel erfolgen. In Fig. 2 liefert im Fall einer solchen Übereinstimmung vereinfacht eine Schaltung NADD ein Signal an den Dekoder DEC, um diesem zu untersagen, den Speicher MP zu adressieren.
Falls demgegenüber anstelle des Gültigkeitssignals VAL das Sperrsignal INH durch die Schaltung IN abgegeben wird, kann der Adressenvergleich (Hauptspeicheradresse und Defektadresse) nicht erfolgen oder wird wirkungslos gemacht, so daß die Adressierung des Speichers MP auf normale Weise erfolgt.
Fig. 3 zeigt eine Ausführungsform der Vorrichtung gemäß Fig. 2. Der hier mit MAD bezeichnete Fehleradressenspeicher wurde getrennt von einer Koinzidenzschaltung ET dargestellt, weiche Gewißheit darüber ermöglicht, daß die verschiedenen Bit von Adressen ADD mit den Bit von in dem Speicher MAD enthaltenen Adressen identisch sind. Bei jedem Empfang einer Adresse ADD wird diese Adresse mit den verschiedenen, im Speicher MAD enthaltenen Adressen ADE1 bis ADEn verglichen, indem Exklusiv-ODER-Operationen über die verschiedenen Adreßbit ausgeführt werden. Im Fall einer Identität bei einem Vergleich liefert die Schaltung ET ein Signal ADR1 bis ADRn, um einerseits die Adressierung des Speichers MP an der Adresse ADD zu verhindern, und um andererseits einen Bereich des Redundanzspeichers MR zu adressieren. Diese Funktionsweise ist möglich bei Fehlen des Sperrsignals INH oder dann, wenn der Schaltung ET ein in Fig. 3 nicht dargestelltes Gültigkeitssignal VAL (s. oben) zugeführt wird.
Falls demgegenüber die Sperrschaltung IN ein Sperrsignal abgibt (oder das vorstehende Gültigkeitssignal VAL nicht abgibt), kann die Schaltung ET das Adressignal ADR1 bis ADRn nicht abgeben, und die Adressierung des Hauptspeichers erfolgt auf normale Art und Weise. Wie dies in Fig. 4 dargestellt ist, umfaßt die Koinzidenzschaltung eine Koinzidenzschaltung ET1, ET2 pro durch den Speicher MAD gelieferter Defektadresse. Gemäß der Darstellungsweise der Fig. 4 wird nicht das Signal INH auf einen Eingang jeder der Schaltungen ET1, ET2 gegeben, sondern ein Urnkehrsignal VAL, welches die Funktion der Schaltungen ET1, ET2 in Übereinstimmung mit der UND-Funktion ermöglicht.
Im einzelnen zeigt Fig. 5, daß ein Fehleradressenspeicher MAD1 eine Adresse ADD1 empfängt. Dieser Speicher MAD1 vergleicht Bit für Bit die Adresse ADD1 und die in dem Speicher MAD1 enthaltene Defektadresse. Dieser Vergleich erfolgt mit Hilfe beispielsweise einer Exklusiv-ODER-Logik. Der Ausgang jeder Vergleichsschaltung ist mit einem Eingang einer Koinzidenzschaltung, im Beispiel die Schaltung ET1, verbunden. Sind die beiden verglichenen Adressen identisch, liegen die Eingänge der Schaltung auf einem Logikpegel 1, und die Schaltung ET1 gibt ein Steuersignal ADR1 ab.
Außerdem empfängt erfindungsgemäß ein zusätzlicher Eingang der Koinzidenzschaltung ET1 ein Gültigkeitssignal, welches der Schaltung ET1 erlaubt, das Signal ADR1 abzugeben. Bei Fehlen des Gültigkeitssignals VAL ist erfindungsgemäß vorgesehen, daß die Schaltung ET1 gesperrt wird und kein Steuersignal ADR1 abgibt.
Die Erfindung ist auf eine Ausführungsform eines wie in Fig. 1 dargestellten und wie vorstehend beschriebenen CAM-Speichers anwendbar. Gemäß Fig. 6 umfaßt in diesem Fall ein dem Speicher MAD1 und der Schaltung ET1 aus Fig. 5 entsprechender CAM-Speicher 35 die Inverter INV2 der verschiedenen Adreßbits des Speichers MAD1 als Ausgangsschaltung. Ein Exklusiv-ODER-Tor vergleicht paarweise die Bit von Adressen des Hauptspeichers ADD1 und des Fehleradressenspeichers. Und schließlich sind die Eingänge einer Konzidenzschaltung ET1 mit den Ausgängen der Exklusiv-ODER-Tore eines einzelnen Speichers MAD1 verbunden. Ein zusätzlicher Eingang der Schaltung ET1 empfängt das Gültigkeitssignal VAL.
In den Ausführungsbeispielen gemäß den Fig. 4 bis 6 ist vorgesehen, daß die Schaltung IN ein Gültigkeitssignal VAL abgibt, welches die Funktion der Koinzidenzschaltung ET freigibt. Ohne den Ränmen der Erfindung zu verlassen und unter Vorsehen eines anderen Logiktyps könnte jedoch das Sperrsignal INH zum Sperren der Funktion der Schaltung ET oder auch das Fehlen des Signals INH zum Freigeben der Funktion der Schaltung ET verwendet werden.
Gemäß einer Ausführungsvariante ist auch vorgesehen, durch Unterbrechen seiner elektrischen Versorgung die Funktion des CAM-Speichers zu sperren. Aus diesem Grund ist in Fig. 7 eine Schaltung CC zum Unterbrechen der Versorgung vorgesehen, die in der Versorgungsleitung des Potentials Vcc liegt. Die Schaltung CC wird durch das Signal INH gesteuert und unterbricht die Zuführ des Potentials Vcc, wenn entschieden wird, daß der CAM- Speicher außer Betrieb gesetzt werden soll. Ebenfalls erfindungsgemäß ist der Typ der Sperrschaltung gleich wie der der Schaltungen des CAM-Speichers. Beispielsweise ist sie wie die Schaltung gemäß Fig. 1 mit Transistoren mit schwebendem Gate ausgeführt. Das Signal OUT gemäß Fig. 1 stellt dann beispielsweise das Sperrsignal INH und das Signal NOUT das Gültigkeitssignal VAL dar.
Das erfindungsgemäße Verfahren besteht demzufolge darin, den Hauptspeicher (MP) zu prüfen. Falls kein Defekt erfaßt wird, wird die Sperrschaltung IN in eine Situation versetzt derart, daß sie das Sperrsignal INH und nicht länger das Gültigkeitssignal VAL abgibt.
Die Zuführ des Sperrsignals INH oder des Inversen des Signals VAL setzt die Adressierungsschaltung des Redundanzspeichers außer Betrieb. Dieses Außerbetriebsetzen resultiert entweder aus dem Sperren der Funktion der Schaltung CAM oder aus dessen Funktionsverbot.

Claims

1. Speicherredundanzschaltung für einen Hauptspeicher (MP) mit mehreren, jeweils mittels einer Speicheradresse zuganglichen Speicherbereichen, wobei die Speicherredundanzschallung einen Redundanzspeicher umfäßt, der mittels eines Fehleradressenspeichers des durch seinen Inhalt adressierbaren Typs (CAM) adressierbar ist, welcher dazu vorgesehen ist, verschiedene, Fehlerbereichen des Hauptspeichers entsprechende Fehleradressen zu enthalten und welcher bei jeder Adressierung des Hauptspeichers die Hauptspeicheradresse mit jeder Fehleradresse vergleicht, um im Übereinstimmungsfäll die Adressierung des Hauptspeichers zu untersagen und einen Bereich des Redundanzspeichers zu adressieren, dadurch gekennzeichnet, daß sie eine Sperrschaltung (IN) umfaßt mit zumindest einem ersten Zustand, in welchem sie dem Fehleradressenspeicher (CAM) em Sperrsignal (INH) zuflirt, um dessen Funktion zu unterbinden oder wirkungslos zu machen derart, daß die Adressierung des Hauptspeichers auf normale Weise erfolgt, wenn dieser letztgenannte keinerlei Fehler zeigt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperrschaltung (IN) emen zweiten möglichen Zustand umfaßt, in welchem sie die Funktion des Fehleradressenspeichers bestätigt oder freigibt.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperrschaltung (IN) eme bistabile Schaltung ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Fehleradressenspeicher eine Koinzidenzschaltung (ET) wnflißt, die zumindest ein Vergleichssignal einer Hauptspeicheradresse und einer Fehlerspeicheradresse empfängt, wobei die Sperrschaltung (IN) entsprechend ihres Zustands die Funktion der Koinzidenzschaltung (ET) sperrt oder freigibt.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Koinzidenzschaltung (ET) eine logische Schaltung (ET1. 1, ET1.m) umfäßt, welche eine logische UND- Funktion pro Adresse realisiert und welche zumindest einen Eingang pro Bit eines Vergleichs eines Fehleradressen-Informationselements (ADE 1) mit einem Hauptspeicheradressen-Informationselement (ADR) sowie einen zusätzlichen Eingang für ein Freigabesignal (VAL) oder das Inverse des Sperrsignals aufweist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet daß sie eine Koinzidenzschaltung (ET) pro Fehleradresse (ADR1, ADRn) umfaßt.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Fehleradressenspeicher zumindest eine Schaltung umlaßt, weiche zwei Transistoren mit schwebendem Gate (TGF1, TGF2) aufweist, die nach Art eines bistabilen Kippglieds aufgebaut sind, dessen Zustand durch Programmierung eines der Transistoren festgelegt und durch den Zustand eines mit dem Drain-Anschluß (oder dem Source-Anschluß) eines der Transistoren verbundenen Ausgangs angezeigt wird, wobei dieser Ausgang mit einer Vergleichsschaltung (EXKLUSIV-ODER) verbunden ist, die darüber hinaus ein Hauptspeicheradreseen Informationselement (ADD1) empfängt und ein Vergleichssignal abgibt; und daß eine Koinzidenzschaltung (ET) mit ihren Eingangen mit mehreren Ausgängen von Vergleichsschaltungen (EXKLUSIV-ODER) verbunden ist, um im Falle einer Identität einer Hauptspeicheradresse (ADD1) mit einer Fehleradresse ein Signal abzugeben, wobei die Koinzidenzschaltung ferner einen zusätzlichen Eingang zum Empfangen des Inversen des Sperrsignals (INH) aufweist.

8. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperrschaltung auf die Spannungsversorgungsschaltung (Vcc) des Fehleradressenspeichers (CAM) einwirkt, um dessen Funktion zu unterbinden.

9. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Sperrschaltung zwei Transistoren mit schwebendem Gate aufweist, die nach Art eines bistabilen Kippglieds aufgebaut sind, dessen Zustand durch Programmierung eines der Transistoren festgelegt und durch den Zustand eines mit dem Drain-Anschluß (oder dem Source-Anschluß) eines der Transistoren verbundenen Ausgangs angezeigt wird, und an diesem Ausgang das Sperrsignal (INH) oder dessen Inverses abgibt.

10. Verfähren zur Verwendung eines auf die Schaltung nach einem der Ansprüche 1 bis 9 anwendbaren Hauptspeichers, dadurch gekennzeichnet, daß nach der Prüfung des Hauptspeichers vorgesehen ist, die Sperrschaltung (IN) in eine Situation derart zu versetzen, daß diese dann, wenn der Speicher keinerlei Fehler zeigt, die Funktion des Fehleradressenspeichers unterbindet oder wirkungslos macht.