TWI316714B - On-chip ee-prom programming waveform generation - Google Patents
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Description
1316714 九、發明說明: 【發明所屬之技術領域】 於在積體電路上產生波形, 除可編程唯讀記憶體儲存 尤其關 (EE - 本發明大致上係關 於產生用於電性可抹 PROM)之精確波形。 【先前技術】 θ ^ # ^ m f只肢电峪干的非揮發性資料
储存疋極其有用的。它們對於性六 叶 u ^ 料f池f理裝置+的^ 資料、參考值和電位計特別有用。 糸、-先 但是,ΕΕ—醜利用非常高的電壓進行編程,例如14 伏,這比正常操作期間積體電路可獲得的電源㈣高 多。此外’期望用於_EE_pR〇M的波形具有特定的特性。 例如,峰值電壓需精確’太高的電壓會破壞或損壞個別儲 存單元,而太低的電壓會造成不可靠的編程。 此外..扁&電塵從關閉狀態過渡到編程電麈的速率是 很重要的。明確言之,過快的上升和下降緣速率會破壞 EE PROM單元上的氧化物層。避免該氧化物破壞的一個解 決方案是簡單地放慢邊緣速率。不幸地,這會導致過多的 編私時間。例如,如果可在2秒中編程大儲存器',則放慢 邊緣速率來避免氧化物破壞會導致5 一丨〇秒的編程時間。 在日曰片刀類或隶終測試時進行編程,則該過多的編程時間 會導致測試時間增加和測試處理量減少。在系統級進行規 劃時’ I亥過多的規劃時間會破壞系統性能。 因此’需要一種電路、方法和裝置,其係用於產生規 6 1316714 ,si EE PRQM中使用的波形,以及波形可控制重複上升和下 降時間和非常接近期望值的峰值電壓的其它應用。 * 【發明内容】 口此’本發明的實施例提供電路、方法和裝置,以提 供具有受控制的上升和下降時間以及精確峰值電壓和開關 時間的波形。本發明的實例性實施例係提供產生針對晶載 (on chip )電谷變化而加以調整的時脈訊號和電流的電 φ '、也可針對電阻、參考電壓和其它變化而加以調整。 隧後t机和&脈訊號用於產生精確的及受控良好的 波形。特別是,電流被用於產生其上升和下降緣。此外, 時脈訊號精確地確定波形從上升到峰值和從峰值到下降部 分的轉變的時序。帶隙或類似的參考電壓被用於確定波形 的峰值電壓。 使用放大器電路以增益精癌產生的波形。放大器電路 的輪出被使用作為EE_P_的規劃電壓波形。該實例性實 • %例進—步使用不相重疊的時脈來驅動電荷i,其被使用 方、產生用於放大器電路的遠超出可用晶載電源電麼的電源 …雖然本發明的實施㈣㈣合於詩規劃㈣細的 形可以理解的是,本發明的實施例可用於爲其它鹿用 產生波形。本發明的實施㈣結合於此描述的各種特點中 的一項或多項。 讀㈣===== = 1316714 實施例或者申請專利範圍。 波形具有 '線11 °指出的初始值。該初始值可以是灾, 即接地或VSS,哎去^人A 值T以疋零, 者其匕合適的電壓。例如,110處的值 了以导方;在有源步r署φ —Μ 裝置㈣料通所要求的負電壓。在該特 疋貫例中,在時pa T , c〇 才門τ] 1 62内,波形保持近似該初始值。 士在L 162後,波形的電屡增加,如12〇所示。該電壓 在叶間Τ2 164增加到如13〇所示的最終值。較好地控制該 ::緣120。亦即,在具有不同晶載電容值的不同晶片上 :,不同裝置都具有近似相等的邊緣速率。控制該上升 :間疋恨重要的’特別是如果波形被用於規劃EE-PROM單 兀°如果上升時間太快’則儲存器單元上的氧化物會受壓 和破壞。如果卜# ± 守馮太ix,則需要額外的時間量用於規 劃整個儲存器。 、古例如’通過用加以調整以補償晶載電容器值變化的電 :?电谷态充電來控制上升時間。該電流也可被調整以補 ί貝曰曰载電阻II值的變化和它們的溫度係數。例如通過使用 Ε卿ΟΜ暫存器、炫絲、齊納管、熔通或其它合適的結構可 ^正aB裁電阻II。此外’可組合具有不同溫度係數的不同 電阻益類型,以減小總電阻器溫度係數。例如,具有正溫 度係數的電阻器可與具有負溫度係數的電阻器組合。或 :可以使用外部電阻器。本發明的實施例也可結合對補 償溫度消隱的進一步改進措施。 在時間T3 165期間,波形維持峰值,如130所示。在 本么明的特定實施例中,該峰值是規劃EE_pR〇M儲存器單 9 1316714 凡斤而的電塵。例如,在—個實施例中,該電屡近似η 伏。可利用多個帶隙電塵精確地設定這個電屋。在各 施例中’電壓130可以通過保持電容器上的 或者通過推動電容器上的電屢到固定電位來維持。、、 —=:13°表示的高《的時間…被精確設 疋。口果該日』太短,則單元沒有被完全規劃並會出現錯 二如果該時間太長,則用於整個儲存器的規劃: Γ在述’這會導致測試處理量的問題或者系統錯 :在本發明㈣定實施财,透過計數時脈週期數來精 ===持續時間。在該實施例t,調整時 補 容器變化。如前所述,本發明的進-步實施例; 可補彳員電阻器、電壓和溫度變化。 J也 二:是,在一個實施例中’當上升緣120開始 計數時脈週期。在第-數量的時脈週期後,期望 所:、-130所表不的電壓。此時’波形被保持或推動到 開始。…⑽。在第二數量的時脈週期後,下降緣U0 如上升緣12〇 —叔, 各 免氧化物受屡,同…I :被調整到足夠慢以避 門τ 以允㈣存㈣速編程。在時 媒4 , 皮形再次達到其低值,這裏由150表示一 或其量的時脈週期後,波形被保持或強制為零Ϊ 高或=意就=ΓΤ“65和Τ"69期間將波形推 -沈“成波形中的“步階,、不連續。特別是, 10 1316714 如果波形在時間Τ2 1 64的末端處沒有達到其峰值,則線1 2〇 就具有到線13〇的斷開或梯級。此外,該額外速率會破壞 儲存器單元。因此,本發明的實例性實施例將120的上升 盼間設定爲比在時間I 1 64的末端處達到峰值電壓1 3〇所 而的上升時間更快。按這種方式,可消除或減少可能的不 連續。類似地’本發明的實施例可調整14〇的下降緣速率。 圖2是與本發明實施例一致的波形產生器的示意圖。 Λ包括波形整形電路210、放大器220和有關電路,以及電 荷泵230。 波形整形電路接收大量控制輸入,其每一個都可以是 類比或數位信號。在該特定實施例中,接收四個數位輸入, 即線212上的S0,線214上的S1,線216上的S2,以及 線218上的S3。在線211上接收偏壓電流。該波形整形電 路在線225上提供波形整形信號給放大器22〇。 在本發明的特定實施例中,到波形整形電路21〇的四 _個數位控制輸入中的每一個是接連有效的。特別是,線212 上的S0在一時間間隔内高準位有效,此後線2丨4上的Μ 高準位有效,之後是線216上的S2,接著是線218上的S3。 在該實施例中,波形發生以線212上的s〇有效開始。 如上所述,這使得線225上的波形整形信號值爲零或其它 合適的電壓。在若干時間後,線214上的S1有效,且線 上的波形整形彳G號的電壓增加到峰值。 在特定持續時間後,例如在—定數量的時脈週期後, 線216上的S2有效。此時,線225上的波形整形信號被 11 B16714 保持方、最大值。在預定數量的時脈週期後’線218上的S3 有效。當線218 I- c 〇 > 工的S3有效時,線225上的波形整形信 5虎的值從其峰值電壓降回到零。在另一個預時序間間隔或 者預疋數里的4脈週期後,、線212上的%重新有效,且 保持低電壓直到另—加·„ _ 另個早凡要規劃。在這些時間中的每一 個期間’放大器雷aa 〇 〇 c 、-1 2 2 5上的波形整形信號增益到線 2 7 5上的可規劃電壓。 卜:,器220從波形整形電路21〇接收線2託上的波形 1开^號’將其增益到線275上用於EE-P_ VPRqg的可 」电£ #別疋’放大器22〇和有關電路 接收的波形整形信號並將其作爲 1上 ,、丨f舄踝275上的規劃電壓輸出
M?9進行提供’其中所述有關電路包括電晶體Ml 240和 250 ’ 電阻器 R〇 264、R 和R2 260,以及補償電 ♦ w C1 266 和電阻器 R4 267。
和線接收差分不相重疊的線232上的時脈则 上的VCLK2,並將提供-電壓,該電壓高於提供 ㈣玄波形產生電路的積體電路的電源電屡。線m上 :何泵的輸出由電阻器R3 28〇隔離,其接著輕合到線 上的輸出VPR0G。 圖3A-3D說明圖!波形的各部分 的箝儿… 土刑間圖2電路 β化电路模型。圖Μ中,S0有效。在這 Μ Q〇r <裡棋式中,貼 325將電容器CX312短路到接地,從而 出電墨爲零。 使線315上的輪 圖3β中,S1有效。開關345 提供的電 12 1316714 以實現預定頻率。隨後’振盪器可用作時脈,確定所產生 的波形各部分的持續時間。類似地, 斤產 可用於机—m κ, 、·裏211上的電流Ibias T用於叹疋用於所產生波形的上升和 電流。 緣的充電和放電 圖6是用作圖2電路中的電荷泉或本發明盆它 :的化示意圖,荷泵:括二 由二極體連接的電晶體们6ig、M2 62q,m3 640,M5650 和 ΜΘ660,以及電容 , 645, C5 655 和 C6 665 構成。 , 電荷泵接收不相重疊的時脈’特別是線⑽上 和線234上的VCLK2。這些時脈_合到交替的電㈣ 具體地,、線232上的VCLK1連接到C2 625,C4 64m〇c_, 而線234上的VCLK2連接到Cl叩,C3 635和C5邮。、言 些電容器的另一個端子連接到二極體串中的電晶體= 中間節點。
該結構基本形成“桶組”,其中電容器將電荷知入二 極體串’增加、線275上的電塵ν_,高於線6〇5 壓 VCC。 在所示實施例中,使用了六個二極體和六個電容器。 在本發明的其它實施例中…使用其它數量的電容器和 二極體。此外,雖然二極體連接的電晶體被示出用於該1 極體串,但也可使用其它類型的二極體,例如可以使用P —η接面。 圖7是可用於圖2的放大器或本發明其它實施例中的 17 -1316714 後,可使電容器到第一電壓。此外,如果如此實施,爲了 避免波形中的不連續,第三電流稍許大於波形在第三持續 時間内達到第一電壓所需的電流。
本發明的實例性實施例的以上描述用於說明和描述。 其不意欲排他或限制本發明於所描述精確形式,且許多修 改和變型都在以上教導的範圍之内。選擇和描述了實施 例’以便最佳地說明本發明的原理和其實際應用,從而使 該項技術中的熟習技術人M能最佳地在錢實施例中和以 適於特殊使用的各種修改來使用本發明。 【圖式簡單說明】 圖1說明本發明實施例可產生的波形; 圖2是與本發明實施例一致的波形產生器的示意圖; ♦圖3A-3D說明圖1部分波形的產生期間圖2電路的簡 化電路模型’而圖3E㈣對於產生波形的每個部分料 效的簡化模型電路; 圖4是目皮形產生器使用的波形整形冑路或者作 爲本發明的其它實施例使用的波形整形電路的示意圖; —立圖5疋本發明的實施例可使料t流調整電路的 示意圖; B p圖^是使料為圖2電路中的電荷栗或者作爲本發明 “匕貫施例中的電荷i的電荷系的簡化示意圖; —圖7是可使用作為圖2中的放大器或者作爲本發明其 匕霄苑例中的放大器的放大器的簡化示意目·以及 圖8是根據本發明實施例的波形產生方法的流程圖。 19 1316714 【主要元件符號說明】 102 X 軸
103 Y 軸 110線 162時間 164時間 165時間 167時間 21 0波形整形電路 220放大器 230電荷泵 212線 214線 216線 218線
2 2 5線 240電晶體 250電晶體 260、262、264 電阻器 266補償電容器 2 6 7電阻器 232線 234線 285線 20 1316714 525線 512線 514線 610、620,630, 640, 650 和 660 電晶體 615, 625, 635,645,655 和 665 電容器 770反相器 780及785 開關 # 鲁 22
Claims (1)
1316714 申請專利範困 該 1'種規劃電性可抹除可編程唯讀$憎_ Μ 方法包括: 己憶體的方法, 藉由以下步驟產生第一波形: 調整第一電流,以補償電容值的製程變異; 產生與第一電流成比例的第二電流; 產生與第一電流成比例的第三電流; 利用第二電流在第一持續時間内對電 充電到第二電壓; 從第—電壓 在第二持續時間内將電容器保持於第二電壓.γ 利用第三電流在第三持續時間内對電容器從第= 放電到第一電壓。 弟一電壓 2. 如申請專利範圍第i項所述的方法,其進—步勺 調整時脈訊號的頻率以補償電容值的製程變異广括. 使用該時脈訊號來確定第二持續時間。 , 3. 如申請專利範圍第2項所述的方法,其進一步勺 在至少第四持續時間内將電容器保持於第一電屬匕括. 4. 如申請專利範圍第2項所述时法,其藉由鏡射 一電流產生第二電流》 ’第 5. 如申請專利範圍第2項所述的方法,其中,第一 續時間大於出現明顯的氧化物受壓的持續時間。 、 6. 如申請專利範圍第2項所述的方法, 壓是零。 ,、中’第-電 7. 如申請專利範圍第2項所述的方法, ,、甲’第一波 23 1316714 .2-4. 形是電壓波形。 8. 如申請專利範圍第2項所述的方法,其中,第一波 形被放大以產生第二波形。 9. 如申請專利範圍第8項所述的方法,其中,第二竣 形用於規劃電性可抹除可編程唯讀記憶體中的儲存位置。 10. 如申請專利範圍第1項所述的方法,其中,利用— 方法調整第一電流,該方法包括: 測量第一信號的第一頻率;及 調整該第一信號的該第一頻率。 11. 如申請專利範圍第10項所述的方法,其中,藉由 修整第一電流來調整第一信號的第一頻率。 12. —種包含一個規劃電路之積體電路,該規劃電路係 用於規劃一個記憶體,該規劃電路係包括:
益,其係建構成接收第一波形和產生第二波形; 波形整形電路, 放大器,其係驾 電荷泵,其係建構成向放大器提供
升緣速率和下降緣速率不會明顯變化, 其中,該波形整形電路係包含:
24 1316714 6, 日修正替换頁 一個第一電流源,其係對該電容器充電,以產生咳 升緣; 一個第二開關,其係連接該第二節點及一個第二供應 終端;及 ‘' 一個第二電流源’其係對該電容器放電,以產生該 降緣。 μ下 13. 如申請專利範圍第12項所述的積體電路,其中, 第一波形進一步包括上升緣之後和下降緣之前的高準位時 間間隔,其中該高準位時間間隔具有一持續時間,且其中 該持續時間補償積體電路上的電容變化。 14. 如申請專利範圍第12項所述的積體電路,其中, 第一波形和第二波形是電壓波形。 15. 如申請專利範圍第14項所述的積體電路,其中, 第二波形係使用於規劃電性可抹除可編程唯讀記憶體的儲 存位置。 16. 如申睛專利範圍第15項所述的積體電路,其中, 電荷泵被配置成接收多個不相重疊的時脈訊號,且第—電 源電壓並進一步被配置成產生第二電源電壓,該第二電源 電壓比第一電源電壓高。 17. —種包含一個規劃電路之積體電路,該規劃電路係 用於規劃一個記憶體,該規劃電路包括: 波形整形電路,其具有多個控制輸入和一輸出; 放大器電路,其係耦合到該波形整形電路的輸出; 電荷泵,其係耦合到放大器;以及 25
1316714 電流調整電路’其係耦合到該波形整形電路, 其中所述電流調整電路提供電流給波形整形電路,該 電流針對電容製程變異而予以調整。 18_如申請專利範圍第17項所述的積體電路,其中, 電友調整電路k供電流給波形整形電流,該電流也針對電 阻製程變異而加以調整。 19. 如申請專利範圍第17項所述的積體電路,其中, 波形整形電路的控制輸人由具有_頻率的時脈訊號計時, 其中針對電容製程變異調整時脈訊號的頻率。 20. 如申請專利範圍第19項所述的積體電路,其中, 也針對電阻製程變異調整時脈訊號的頻率。 、 21. 如申請專鄕圍帛19項所述的積體電路,其中, 波形整形電路提供由能隙參考位準較的峰值電壓。 Η一、圈式: • 如次頁 26 1316714 1/9
第1圖 1316714 2/9 9i
eg蛛 —Λ §Λ 1316714 3/9
Βαε觖 凾oco躲
凾gco蛛
β ®vco贱 1316714 4/9
時間 392
1316714 5/9
szrs 1316714 6/9
VSW
1316714 7/9
VCC Ml M2 M3 M4 M5 M6 VCLK1 232 J VCLK2 234 J . ίΤ615~~ r625 1^-635 z:645 ]^655 Lt665 ~Ci (2 C3 C4 C5 Ci 610 620 630 640 650 660 第6圖 605 1316714
8/9
1346714 9/9
第8圖
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US58104404P | 2004-06-17 | 2004-06-17 | |
US11/044,948 US7158412B2 (en) | 2004-06-17 | 2005-01-26 | On-chip EE-PROM programming waveform generation |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200627465A TW200627465A (en) | 2006-08-01 |
TWI316714B true TWI316714B (en) | 2009-11-01 |
Family
ID=35924762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094119969A TWI316714B (en) | 2004-06-17 | 2005-06-16 | On-chip ee-prom programming waveform generation |
Country Status (4)
Country | Link |
---|---|
US (2) | US7158412B2 (zh) |
KR (1) | KR100626799B1 (zh) |
CN (1) | CN100570748C (zh) |
TW (1) | TWI316714B (zh) |
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-
2005
- 2005-01-26 US US11/044,948 patent/US7158412B2/en not_active Expired - Fee Related
- 2005-06-16 TW TW094119969A patent/TWI316714B/zh not_active IP Right Cessation
- 2005-06-16 KR KR1020050051963A patent/KR100626799B1/ko not_active IP Right Cessation
- 2005-06-17 CN CNB2005100795724A patent/CN100570748C/zh not_active Expired - Fee Related
-
2006
- 2006-11-30 US US11/565,039 patent/US7502264B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1725380A (zh) | 2006-01-25 |
US7158412B2 (en) | 2007-01-02 |
US7502264B2 (en) | 2009-03-10 |
KR100626799B1 (ko) | 2006-09-25 |
KR20060086798A (ko) | 2006-08-01 |
US20050281115A1 (en) | 2005-12-22 |
US20080037325A1 (en) | 2008-02-14 |
TW200627465A (en) | 2006-08-01 |
CN100570748C (zh) | 2009-12-16 |
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