CN105842602B - 自主式通道级老化监控装置和方法 - Google Patents

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Abstract

一种老化监控电路，提供对电路和/或电路通道中的老化和/或延迟的更准确的估计。该老化监控电路使用具有驱动和接收触发器(FF)和可调节复制电路(TRC)的单独的老化通道，来实现只通过应力晶体管或其它电路元件来传播的单转变DC应力通道延迟的测量。在老化监控电路中的有限状态机(FSM)被配置成响应于由接收FF输出的误差信号来调整由数字控制振荡器(DCO)输出的时钟信号的频率。误差信号响应于单转变DC应力通道延迟而产生，并因此实现对时钟信号的频率的调整以对应于延迟的量或影响。

Description

自主式通道级老化监控装置和方法
本申请为分案申请，其原申请是2014年3月28日进入中国国家阶段、国际申请日为2011年9月28日的国际专利申请PCT/US2011/053790，该原申请的中国国家申请号是201180073867.4，发明名称为“自主式通道级老化监控装置和方法”。
技术领域
本公开内容通常涉及电子电路。更具体地但不排它地，本公开内容涉及用于监控影响电路延迟的老化的电路。
背景信息
因为晶体管随着时间和由于定期使用而老化，因此构成晶体管的材料的物理/电特性可能发生改变。材料的物理/电特性中的变化可例如使晶体管的切换速度随着时间而变得更慢(更延迟)。
在当前微处理器中，管芯上监控器一般使用环形振荡器(RO)设计，来测量晶体管老化对电路延迟的影响。RO设计的特征是RO简单地集成到现有的产品设计流程中，这是因为RO通常是自主式电路(例如，时钟信号是不需要的)。然而，RO设计的问题是严重低估晶体管老化对电路延迟的影响。
关于微处理器中的电路通道，来自晶体管老化的最坏状况延迟恶化出现在DC状态期间通道老化时，在该通道上节点接收恒定DC电压以保持通道中的特定晶体管导通(例如接收恒定逻辑高电平电压以保持N型晶体管导通和/或接收恒定逻辑低电平电压以保持P型晶体管导通)，且因此这些晶体管经常处于促成晶体管老化的DC应力下。在DC状态期间的这种DC应力是对于微处理器中的大多数通道所预期的老化状况。通常，增大DC电压的电平将导致较快的老化。
由于DC应力而引起的通道延迟变化相当大地取决于被提供到电路通道的输入信号的转变。考虑到例如多对N型和P型晶体管串联耦合的电路通道，使得第一对晶体管包括N型晶体管和P型晶体管，第二对晶体管包括另一N型晶体管和另一P型晶体管，等等。到电路通道的单转变输入(例如从逻辑高转变到逻辑低的输入二进制信号，反之亦然)将使对中的晶体管之一导通，而在每对中的另一晶体管被截止。
只通过应力晶体管传播的单转变DC应力通道延迟代表最坏状况通道延迟恶化。相比之下，由于在通道中的应力和无应力晶体管之间的减少的争用，只通过无应力晶体管传播的相反的单转变无应力通道延迟可实际上导致延迟改善。在常规RO设计中，RO的延迟测量对来自两个转变的通道延迟(例如，应力和无应力通道延迟)取平均，从而明显低估延迟恶化。
因此，即使常规RO设计允许简单地集成到现有的产品设计流程中，常规RO设计严重低估老化对电路通道延迟的影响，这是因为来自应力和无应力转变的通道延迟被平均。因此，当前的管芯上基于RO的老化监控器对测量老化对微处理器或其它电路中的通道延迟的影响是不够的。
附图说明
参考附图来描述非限制性和非详尽的实施例，其中相同的附图标记在整个视图中表示相同的部件，除非另有规定。
图1示出根据一个实施例的老化监控电路。
图2示出根据一个实施例操作图1的老化监控电路的流程图。
图3是示出适于实施各种实施例的所公开的老化监控电路和方法的示例性计算机系统的框图。
具体实施方式
本文描述了老化监控电路和方法的实施例。在下面的描述中，给出很多特定的细节以提供对实施例的彻底理解。实施例可在没有一个或多个特定细节的情况下或使用其它方法、部件、材料等被实施。在其它实例中，没有详细示出或描述公知的结构、材料或操作以避免使实施例的方面难理解。
在整个说明书中对“一个实施例”或“实施例”的提及意指关于该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在整个说明书中的不同地方的出现并不一定都指同一实施例。此外，在一个或多个实施例中，可以用任何合适的方式组合特定的特征、结构或特性。
一个实施例提供了老化监控电路和对应的方法，其比上面讨论的传统环形振荡器(RO)设计提供对老化和/或延迟更准确的估计。在实施例中，老化监控电路使用具有驱动和接收触发器(FF)和可调节复制电路(TRC)的单独的老化通道，来实现只通过应力晶体管或其它电路元件来传播的单转变DC应力通道延迟的测量。与低估或以另外方式不准确地估计老化/延迟的常规RO设计相比，因为这种常规RO设计在其老化/延迟的估计中将无应力通道延迟列为重要因素或以另外方式包括无应力通道延迟，因此老化监控电路的这个实施例更准确地捕获由于晶体管老化的通道延迟恶化。在老化监控电路中的有限状态机(FSM)配置成响应于误差信号来调整从数字控制振荡器(DCO)输出的时钟信号的频率。误差信号由接收FF来产生，并响应于单转变DC应力通道延迟而从接收FF输出，并因此使时钟信号的频率的调整能够对应于延迟的量或影响。
一个实施例提供一种装置，其包括：配置成产生对应于延迟的输出误差信号的老化通道；以及响应于输出误差信号来调整时钟频率的有限状态机(FSM)，所调整的时钟频率指示引起延迟的老化。
根据一个实施例，该装置还包括数字控制振荡器(DCO)，该数字控制振荡器(DCO)耦合到FSM，以接收由FSM产生的选择信号来调整时钟频率，该时钟频率是由DCO输出的时钟信号的频率，并响应于老化通过由FSM进行的调整而减小。
根据该装置的一个实施例，该老化通道包括：用于产生输出信号的驱动触发器(FF)；耦合到驱动FF以接收输出信号并复制针对老化而被监控的电路的可调节复制电路(TRC)；以及耦合到驱动FF以接收由驱动FF产生的输出信号并耦合到TRC的接收FF，该接收FF配置成响应于由驱动FF产生的输出信号的转变而产生输出误差信号中的转变，该输出信号的转变对应于引起老化的DC应力状态。
根据装置的一个实施例，接收FF还配置成响应于无应力状态而维持输出误差信号的先前逻辑值。
根据装置的一个实施例，老化只沿着DC应力通道而不是沿着无应力通道来确定。
一个实施例提供包括该装置的系统，其中系统还包括：用于针对老化而被监控的电路；用于接收表示所调整的时钟频率的输出信号的计数器，该计数器由所接收的输出信号驱动以产生计数器值；以及耦合到计数器并配置成根据计数器所产生的计数器值来确定所监控的电路的老化的处理器。
根据系统的一个实施例，该装置被配置为位于测试设备中的老化监控电路。
根据系统的一个实施例，该装置被配置为老化监控电路，该老化监控电路用于能够响应于由老化监控电路在系统的使用寿命期间确定的老化而对系统的操作设定进行调整。
一个实施例提供一种方法，其包括：将老化监控电路设定为DC应力模式，以使得在老化监控电路中的可调节复制电路中的特定晶体管能够置于DC应力状态中；以及将老化监控电路设定为测量模式，以使得能够针对DC应力状态确定晶体管中的由于老化而造成的延迟。
根据该方法的一个实施例，将老化监控电路设定为测量模式包括：根据时钟信号来切换信号；根据在所切换的信号中的与晶体管的老化相对应的转变来启用接收触发器(FF)，并根据在所切换的信号中的与晶体管的无应力状态相对应的转变来禁用接收FF；如果接收FF被启用则产生误差信号；以及响应于所产生的误差信号来调整时钟信号的频率，其中时钟信号的频率的调整表示晶体管中的由于老化而造成的延迟。
根据一个实施例，该方法还包括：使用所调整的时钟信号来驱动老化监控电路的输出信号；以及对输出信号的脉冲的数量进行计数以获得计数器值；其中时钟信号的频率的调整包括由于延迟而造成的时钟信号的频率的减小；以及其中时钟信号的频率的减小导致降低的计数器值。
根据一个实施例，该方法还包括响应于晶体管中的由于老化而造成的所测量的延迟而动态地适应正由可调节复制电路模拟的电路的操作设定。
根据该方法的一个实施例，在测量模式中，延迟的确定不包括在晶体管中当处于无应力状态时的延迟。
根据一个实施例，该方法还包括将可调节复制电路调节到正由可调节复制电路模拟的电路的最坏状况下的延迟情况。
一个实施例提供包括非临时计算机可读介质的制品，非临时计算机可读介质具有在其上存储的由处理器可执行的计算机可读指令，所述计算机可读指令用于：产生输入信号以将老化监控电路设定为DC应力模式或测量模式；其中将老化监控电路设定为DC应力模式使得在老化监控电路中的可调节复制电路中的特定晶体管能够置于DC应力状态中；并且其中将老化监控电路设定为测量模式，使得能够针对DC应力状态确定晶体管中的由于老化而造成的延迟；以及响应于老化监控电路的指示由于老化而造成的延迟的输出信号来适应正由可调节复制电路模拟的电路的操作设定。
根据制品的一个实施例，计算机可读介质还包括在其上存储的由处理器可执行的指令，所述指令用于产生重置信号以在进入DC应力模式和测量模式之前将老化监控电路的有限状态机启动到初始状态。
根据制品的一个实施例，计算机可读介质还包括在其上存储的由所述处理器可执行的指令，所述指令用于产生选择信号以将可调节复制电路设定到由可调节复制电路模拟的电路的最坏状况下的延迟情况。
根据制品的一个实施例，输出信号源自时钟信号并驱动产生计数器值的计数器，且其中如果时钟信号响应于由于老化而造成的延迟而减小，则计数器值具有降低的值。
图1示出根据一个实施例的老化监控电路100。一个实施例的老化监控电路100包括老化通道102。老化通道102又可包括驱动触发器(FF)104、耦合到驱动FF 104的可调节复制电路(TRC)106、以及耦合到TRC 106并检测单转变DC应力通道的定时误差的接收FF 108。一个实施例的TRC 106可以是严密复制或以另外方式模拟随着时间并通过使用而老化的实际电路(例如微处理器中的电路)的物理结构和/或电子行为的电路。因此，当TRC 106被加应力/老化时，TRC 106这样的加应力和老化通常类似于被模拟的实际电路所遇到的加应力/老化。此外在一个实施例中，TRC 106的调节能力使得能够执行硅延迟后调节，以便跟踪可由于制造变化而发生改变的通道延迟。在另一实施例中，可在一段时间内执行一次或多次调节。
一个实施例的老化监控电路100还包括单调可编程数字控制振荡器(DCO)110和耦合到DCO 110的有限状态机(FSM)112。在一个实施例中，老化监控电路100的输入和输出信号可与RO设计中的输入/输出信号相同或相似，从而能够简单地集成到已将以其它方式使用RO设计的现有产品设计流程中。这些输入信号可包括重置输入信号RESET、老化使能输入信号AGEEN、可调节复制电路选择输入信号TRCSEL和振荡器输出信号OSCOUT。
更详细地，输入信号RESET被提供到FSM 112的输入端子“reset”中，而输入信号AGEEN被提供到FSM 112的输入端子“ageen”中。FSM 112进一步输出来自输出端子“testen”的测试使能输出信号TESTEN和来自输出端子“Clksel”的选择输出信号S。
输出信号TESTEN被提供到第一与非门114的第一输入端子。与非门的输出端子耦合到驱动FF 104的输入端子“d”。与非门114的第二输入端子耦合到驱动FF 104的输入端子“q”，以便接收由驱动FF 104经由其输出端子q提供的输入信号DIN。
驱动FF 104的输出端子q进一步耦合到TRC 106的第一输入端子“a”，以便接收来自驱动FF 104的输入信号DIN。TRC 106的第二输入端子“Sel”接收输入信号TRCSEL，且TRC106的输出端子“o”耦合到第二与非门116的第一输入端子。在一个实施例中，信号TRCSEL经由M位线提供到TRC 106的输入端子Sel，使得输入信号TRCSEL可以具有扫描输入TRCSEL[M-1:0]的形式，该扫描输入TRCSEL[M-1:0]代表用于在测试时间对TRC 106中的延迟进行编程以跟踪最坏情况通道延迟的M个位。通过例如对最坏情况通道延迟的TRC 106进行编程，老化监控电路100可因此配置成监控最坏情况是否/何时出现在被TRC 106模拟/复制的实际电路中的条件。
与非门116的第二输入端子耦合到驱动FF 104的输出端子q，以便接收输入信号DIN。接收FF 108包括耦合到与非门116的输出端子以接收输出信号DOUT的输入端子“d”。接收FF 108还包括耦合到驱动FF 104的输出端子q以便接收输入信号DIN的使能输入端子“en”和(经由反相器118)耦合到FSM 112的输出端子testen以接收输出信号TESTEN的反相版本的重置输入端子“rst”。接收FF 105的输出端子“q”耦合到FSM 112的输入端子“error”，以便向输入端子error提供输出信号ERROR。
DCO 110具有耦合到驱动FF 104、接收FF 108和FSM 112的时钟输入端子的输出端子“clkout”，以便向其提供输出时钟信号CLK。时钟输出信号CLK进一步被提供到缓冲器120的输入端子，缓冲器120又具有输出端子以提供输出信号OSCOUT。同样，输出信号OSCOUT因此源自(DCO 110的)输出时钟信号CLK并由该输出时钟信号CLK驱动，该输出时钟信号CLK也是老化通道102的时钟信号。
在一个实施例，老化监控电路100可位于与被监控的电路相同的集成电路(IC)上。在其它实施例中，老化监控电路100可位于在被监控的电路所位于的某个其它电路板上的不同芯片或芯片组上。在另一个实施例中，老化监控电路100可位于测试设备(例如可在制造过程期间被使用)中，以测试/估计包含在将被提供给消费者/用户的电子产品中的电路的老化。在其它实施例中，老化监控电路100可物理地存在于将被提供给消费者/用户的电子产品自身中，使得老化监控电路100可在正常操作期间和电子产品的使用寿命期间被使用。因此，鉴于从老化监控电路100的输出信号OSCOUT确定的老化的影响，由老化监控电路100提供的信息可用于动态地调整被监控的电路的操作特征/设定和/或体现被监控的电路的电子产品的操作特征/设定。
图2是根据各种实施例操作老化监控电路100的方法200的流程图。在流程图中示出的操作不需要必须以所示的确切顺序出现。而且，在各种实施例中，某些操作可被添加、移除、修改、组合等。在一个实施例中，在流程图中示出的一些操作可由软件或存储在有形计算机可读介质上并由处理器可执行的其它计算机可读指令执行或使得由软件或其它计算机可读指令执行。例如，一个实施例可包括控制器或其它处理器，其可执行软件或固件以产生被提供到老化监控电路100的输入信号TRCSEL、RESET和AGEEN和/或解释由老化监控电路100提供的输出信号OSCOUT。
在根据一个实施例的操作中，在块202，输入信号RESET以已知的初始状态启动FSM112。输入信号AGEEN通知FSM 112，以在块204实现DC应力模式或在块206实现测量模式。在DC应力模式中，在块208，将(输入信号DIN的)逻辑高值提供到TRC 106，以便例如通过导通在这样的电路和/或电路通道中的晶体管来将在其中的电路和/或电路通道置于DC应力状态中。在测量模式中，在TRC 106中的这种电路和/或电路通道中的延迟被测量或以另外方式确定。在这两个操作模式(例如，DC应力模式或测量模式)期间，DCO 110产生老化通道102的输出时钟信号CLK。
如果老化监控电路100处于DC应力模式中，则输出信号TESTEN可具有逻辑低值，从而导致由驱动FF 104的输出端子q提供的信号DIN的逻辑高值。在块208，信号DIN又被提供到TRC 106的输入端子，从而确保TRC 106中的电路和/或电路通道的DC应力条件。
如果老化监控器100处于在块206的测量模式中，则输出信号TESTEN可具有逻辑高值，从而允许在块210在被提供到驱动FF 104的时钟信号CLK的每个周期对信号DIN进行切换。因为在块212将信号DIN提供到接收FF 108的使能输入端子en，只有与信号DIN的逻辑低到逻辑高转变相对应的通道延迟由接收FF 108测量或以另外方式由接收FF 108检测。因为逻辑低到逻辑高转变(对应于应力状态)通过应力晶体管传播，因此接收FF 108配置成捕获由于晶体管老化而造成的DC应力通道-延迟恶化。
在块214由接收FF产生输出信号ERROR。在一个实施例中，如果通道延迟小于时钟信号CLK的一个周期，则接收FF 108的输出信号ERROR可以是逻辑低值。否则，如果通道延迟大于时钟信号CLK的一个周期，则输出信号ERROR变成逻辑高值。因此，一个实施例的接收FF108作为误差检测时序电路来运转，以用于DIN信号的逻辑低到逻辑高转变。
对于DIN信号的逻辑高到逻辑低转变(对应于无应力状态)，接收FF108在块212被禁用。因此，无应力通道延迟并不由接收FF 108测量，且输出信号ERROR维持以前的逻辑值。
在一个实施例中，在测量模式期间，FSM 112可经由选择输出信号S动态地校准DCO110，该选择输出信号S在一个实施例中作为在N位线上的选择信号S[N-1:0]被提供到DCO110中。选择信号S[N-1:0]由FSM 112提供，以响应于信号ERROR并通过在块216由FSM 112监控该信号ERROR来使(由DCO 110输出的时钟信号CLK的)时钟频率最大化或以另外方式适应于老化通道102。例如，如果通道延迟大于当前时钟信号CLK的一个周期(从而指示出显著程度的通道延迟)，则从接收FF 108输出的信号ERROR具有逻辑高值。ERROR信号的逻辑高值使FSM 112输出选择信号S[N-1:0]，以在块218降低或以另外方式改变时钟信号CLK的当前最大频率(即，增大时钟信号CLK的周期)。FSM 112可在块216在整个测量模式中连续地评估ERROR信号。
由DCO 110输出的时钟信号CLK驱动输出信号OSCOUT，其又驱动计数器。在一个实施例中，在块220，输出信号OSCOUT中的脉冲数量在目标采样时间(例如20微秒)内由计数器测量/计数。对于TRC 106的给定扫描设定，一个实施例的计数器值可对应于DCO 110的时钟信号CLK的当前最大频率。当电路和/或电路通道由于DC应力而老化时，通道延迟增大，从而导致时钟信号CLK的较低的最大频率(以及对应地，输出信号OSCOUT的脉冲的减少数量)。因此，导致计数器的值的减小。
因此，一个实施例的老化监控电路100被配置成通过测量单转变DC应力通道延迟，来更正确地测量或以另外方式便于基于通道的CLK信号的最大频率的恶化来确定晶体管老化的影响。一个实施例的老化监控电路100也可以是自主式的，因为老化监控电路100可方便地集成在或使用在电路或系统中，其中传统RO设计可以以另外方式被使用。例如，老化监控电路100可使用RO设计已将使用的类似或相同的输入/输出(I/O)接口。
本文描述的老化监控电路100的实施例可以在很多实现和应用中被使用。例如，移动设备——包括但不限于智能电话、台式机、平板计算机和其它互联网设备(MID)——可具有遭受由于老化而造成的延迟的电路。在这样的实现方式中，老化监控电路100可在产品发布之前在制造过程期间的检验/测试阶段被使用，和/或可物理地存在于设备中，使得设备的操作设定可在设备的使用寿命期间被动态地适应，这是因为老化的影响由老化监控电路100检测。
图3是示出适于实施各种实施例的所公开的老化监控电路/方法的示例性计算机系统300的框图。
如所示，计算机系统300可包括电源单元302、多个处理器或处理器核心304、存储有处理器可读和处理器可执行指令308的系统存储器306、也可存储指令308的大容量存储设备310、以及通信接口312。为了本申请(包括权利要求)的目的，术语“处理器”和“处理器核心”可被认为是同义的，除非上下文明确地另有要求。
在本公开的各种实施例中，至少一个处理器304(包括控制器)可产生或使得产生被提供到老化监控电路100的输入信号。此外在各种实施例中，处理器304之一可耦合到或包括接收OSCOUT信号的计数器，从而使这样的处理器304能够分析计数器的输出(计数器值)，以确定老化和延迟。
一个或多个大容量存储设备310和/或存储器306可包括有形非临时计算机可读存储设备(例如磁盘、硬盘驱动器、光盘只读存储器(CDROM)、硬件存储单元等)。存储在大容量设备310和/或存储器306中的指令308可由一个或多个处理器304执行，来进行或使得进行在例如图2的方法200中描述的操作。
计算机系统300还可包括输入/输出设备314(例如键盘、显示屏、光标控制等)。在各种实施例中且纯粹作为示例，I/O设备314自身可包括例如在图3中作为示例示出的老化监控电路100。老化监控电路100可以可选地或附加地位于计算机系统300中的其它地方，并可包括集成电路的部分或全部。
图3的各种元件可经由系统总线316耦合到彼此，系统总线316代表一个或多个总线。在多个总线的情况下，它们可由一个或多个总线桥(未示出)来桥接。数据可通过I/O设备314经由系统总线316例如在老化监控电路100和处理器304之间传递。
系统存储器306和大容量存储设备310可用来存储实现一个或多个操作系统、固件模块或驱动器、应用等的在本文被共同表示为308的编程指令的工作拷贝和永久拷贝。编程指令的永久拷贝可通过例如分布介质(未示出)(例如光盘(CD))或通过通信接口312(来自分布服务器(未示出))放置在工厂中或在现场中的永久存储器中。
根据各种实施例，系统300的一个或多个所示出的部件和/或其它元件可包括键盘、LCD屏幕、非易失性存储端口、多个天线、图形处理器、应用处理器、扬声器或其它相关的移动设备元件(包括摄像机)。
计算机系统300的各种元件的其余构成是已知的，且因此将不进一步详细地描述。
所示实施例的上面描述(包括在摘要中描述的内容)并不旨在是详尽的或被限制到所公开的精确形式。虽然在本文为了例证性目的描述了特定的实施例和示例，各种修改是可能的。例如，上面在信号的高/低值、对信号的上升/下降沿的响应、使信号反相的反相器、P型和N型晶体管、特定类型的逻辑门和/或逻辑配置等的环境中描述了在各种实施例中的某些元件的配置和连接。在其它实施例中，鉴于N型晶体管是否代替P型晶体管来使用、某些信号是否被反相、状态中的某些变化是否响应于下降沿而不是上升沿被触发或反之亦然、不同的逻辑门配置等，可提供不同的配置。
可根据上面详述的描述来做出这些和其它修改。在下面的权利要求中使用的术语不应被解释为限于在说明书中公开的特定实施例。

Claims (7)

1.一种老化监控装置，包括：
驱动触发器FF；
可调节复制电路TRC，其耦合到所述驱动触发器；
接收触发器，其耦合到所述驱动触发器和所述可调节复制电路，其中基于在根据时钟信号所切换的信号中的与晶体管的老化相对应的转变来启用所述接收触发器，并基于在根据时钟信号所切换的信号中的与所述晶体管的无应力状态相对应的转变来禁用所述接收触发器，在所述接收触发器被启用的情况下产生误差信号；以及
有限状态机FSM，其响应于所产生的误差信号而调整所述时钟信号的频率，所述时钟信号的频率的调整表示所述可调节复制电路中的应力晶体管中的由于老化而造成的延迟。
2.如权利要求1所述的老化监控装置，还包括数字控制振荡器DCO，所述数字控制振荡器DCO耦合到所述有限状态机以接收由所述有限状态机产生的选择信号来调整所述时钟信号的频率，所述时钟信号的频率是由所述数字控制振荡器输出的时钟信号的频率并响应于老化通过由所述有限状态机进行的调整而减小。
3.如权利要求1所述的老化监控装置，其中所述接收触发器还配置成响应于无应力状态而维持所产生的误差信号的先前逻辑值。
4.如权利要求1或2所述的老化监控装置，其中所述老化仅沿着DC应力通道而不是沿着无应力通道来确定。
5.一种包括权利要求1或2所述的老化监控装置的系统，所述系统还包括：
用于针对所述老化而被监控的电路；
计数器，其用于接收表示所调整的时钟频率的输出信号，所述计数器由所接收的输出信号驱动以产生计数器值；以及
处理器，其耦合到所述计数器并配置成根据所述计数器产生的所述计数器值来确定所监控的电路的老化。
6.如权利要求5所述的系统，其中所述老化监控装置被配置为位于测试设备中的老化监控电路。
7.如权利要求5所述的系统，其中所述老化监控装置被配置为老化监控电路，所述老化监控电路用于能够响应于由所述老化监控电路在所述系统的使用寿命期间确定的老化而对所述系统的操作设定进行调整。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050168255A1 (en) * 2004-02-04 2005-08-04 Gauthier Claude R. Compensation technique to mitigate aging effects in integrated circuit components
CN101573870A (zh) * 2006-12-26 2009-11-04 松下电器产业株式会社 Pll老化电路以及半导体集成电路
US20090319202A1 (en) * 2008-06-19 2009-12-24 International Business Machines Corporation Delay-Based Bias Temperature Instability Recovery Measurements for Characterizing Stress Degradation and Recovery
CN101669037A (zh) * 2007-04-30 2010-03-10 国际商业机器公司 监视数字系统的可靠性
US20100194400A1 (en) * 2009-02-02 2010-08-05 Thomas Baumann Circuit Arrangement With A Test Circuit And A Reference Circuit And Corresponding Method
US20110101990A1 (en) * 2009-10-30 2011-05-05 Date Jan Willem Noorlag Compensating for Aging in Integrated Circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050168255A1 (en) * 2004-02-04 2005-08-04 Gauthier Claude R. Compensation technique to mitigate aging effects in integrated circuit components
CN101573870A (zh) * 2006-12-26 2009-11-04 松下电器产业株式会社 Pll老化电路以及半导体集成电路
CN101669037A (zh) * 2007-04-30 2010-03-10 国际商业机器公司 监视数字系统的可靠性
US20090319202A1 (en) * 2008-06-19 2009-12-24 International Business Machines Corporation Delay-Based Bias Temperature Instability Recovery Measurements for Characterizing Stress Degradation and Recovery
US20100194400A1 (en) * 2009-02-02 2010-08-05 Thomas Baumann Circuit Arrangement With A Test Circuit And A Reference Circuit And Corresponding Method
US20110101990A1 (en) * 2009-10-30 2011-05-05 Date Jan Willem Noorlag Compensating for Aging in Integrated Circuits

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