KR20150084268A - 전하 펌프 회로 및 이를 포함하는 위상 고정 루프 - Google Patents

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Abstract

본 발명의 실시 예에 따른 전하 펌프 회로는 복수의 제 1 저항들 및 제 1 스위치들을 포함하며, 바이어스 전류에 대응하는 스위칭 제어 신호에 응답하여, 상기 복수의 제 1 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 1 스위치들을 구동하여, 출력단의 전압 레벨을 조절하는 제 1 전압 조절부, 복수의 제 2 저항들 및 제 2 스위치들을 포함하며, 상기 스위칭 제어 신호에 응답하여, 상기 복수의 제 2 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 2 스위치들을 구동하여, 상기 제 1 전압 조절부의 출력단 전압에 대응되도록 출력단의 전압 레벨을 조절하는 제 2 전압 조절부, 상기 제 1 전압 조절부의 출력단 전압 레벨에 기반하여, 외부 커패시터에 전압을 충전 또는 방전하는 출력부를 포함한다.

Description

전하 펌프 회로 및 이를 포함하는 위상 고정 루프{CHARGE PUMP CIRCUIT AND PHASE LOCKED LOOP COMPRISING THE CHARGE PUMP CIRCUIT}
본 발명은 위상 고정 루프에 관한 것으로, 더 상세하게는 전류 매칭 특성을 향상시키는 전하 펌프 회로 및 이를 포함하는 위상 고정 루프에 관한 것이다.
신호가 주파수 도메인으로 표현되는 경우, 신호의 세기를 나타내는 크기 성분과, 시간적인 특성을 나타내는 위상(phase) 성분으로 구분된다. 이러한 신호의 위상 성분은 온도나 주변 회로 등의 영향에 민감하기 때문에, 신호의 위상, 즉, 주파수가 쉽게 변경된다. 예를 들어, 디지털 신호의 전송에 있어서, 클럭 신호는 신호 경로에 따라 신호 지연(delay)가 발생된다. 신호 지연의 발생에 따라, 신호의 위상이 변하된다. 따라서, 클럭 신호의 시작과 끝이 불분명해지므로, 클럭 신호의 시작과 끝을 동기화시키는 회로가 필요하게 된다.
위상 고정 루프(Phase Locked Loop, 이하: PLL) 회로는 외부 입력 신호의 주파수에 동기(synchronization)되는, 임의의 주파수 신호를 안정되게 출력하는 주파수 피드백(feedback) 회로이다. 이러한 위상 고정 루프(PLL) 회로는 아날로그 및 디지털 전자 회로 시스템에 널리 사용되고 있다.
예시적으로, 위상 고정 루프(PLL) 회로는, 무선 통신 시스템에서 신호의 송수신을 위해, 국부 발진 회로의 발진 주파수를 안정되게 공급하는데 사용된다. 또한, 위상 고정 루프(PLL) 회로는, 마이크로프로세서 등과 같은 디지털 회로에서 디지털 신호 처리에 요구되는, 안정된 기준 클럭 신호를 생성하는데 사용된다.
그러나, 위상 고정 루프(PLL)는 외부 환경에 따라, 신호의 출력 특성이 변화될 수 있다. 예를 들어, 주변 온도, 전원 전압, 및 공정 변동 등의 외부 환경에 따라, 위성 고정 루프(PLL)의 출력 특성이 변화된다. 특히, 위상 고정 루프(PLL)는 전하 펌프(Chare Pump, 이하: CP)의 전류 매칭 특성에 따라, 출력 특성이 변화되는 문제점을 가진다.
본 발명의 목적은 전류 매칭 특성이 향상된 전하 펌프 회로 및 이를 포함하는 위상 고정 루프를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전하 펌프 회로는 복수의 제 1 저항들 및 제 1 스위치들을 포함하며, 바이어스 전류에 대응하는 스위칭 제어 신호에 응답하여, 상기 복수의 제 1 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 1 스위치들을 구동하여, 출력단의 전압 레벨을 조절하는 제 1 전압 조절부, 복수의 제 2 저항들 및 제 2 스위치들을 포함하며, 상기 스위칭 제어 신호에 응답하여, 상기 복수의 제 2 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 2 스위치들을 구동하여, 상기 제 1 전압 조절부의 출력단 전압에 대응되도록 출력단의 전압 레벨을 조절하는 제 2 전압 조절부, 상기 제 1 전압 조절부의 출력단 전압 레벨에 기반하여, 외부 커패시터에 전압을 충전 또는 방전하는 출력부를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 위상 고정 루프는 기준 주파수와 발진 주파수의 위상 및 주파수 차이에 기반하여, 제어 신호들을 생성하는 위상 주파수 검출기, 바이어스 전류를 수신하며, 상기 업 및 다운 신호들에 응답하여 상기 바이어스 전류를 기반으로 하는 업 및 다운 전류들을 출력하는 전하 펌프, 상기 업 및 다운 전류들의 출력에 응답하여 전압을 생성하는 루프 필터, 상기 루프 필터의 출력 전압에 응답하여 상기 발진 주파수를 출력하는 전압 제어 발진기를 포함하되, 상기 전하 펌프는 복수의 저항들 및 복수의 스위치들을 포함하며, 상기 바이어스 전류에 대응하는 스위칭 제어 신호에 응답하여, 상기 복수의 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 스위치들을 구동하여, 출력단의 전압 레벨을 조절한다.
본 발명의 실시 예에 따르면, 전하 펌프 회로의 전류 매칭 특성이 향상됨에 따라, 전하 펌프의 출력 전압 범위가 향상될 수 있다. 또한, 전하 펌프의 전류 특성 조절에 따라, 위상 고정 루프(PLL)의 출력 특성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 2는 일반적인 전하 펌프의 출력 특성을 보여주는 그래프이다.
도 3은 본 발명의 실시 예에 따른 전하 펌프를 보여주는 회로도이다.
도 4는 본 발명의 다른 실시 예에 따른 전하 펌프를 보여주는 회로도이다.
도 5 및 도 6은 도 4에 도시된 전하 펌프의 NMOS 및 PMOS 트랜지스터부의 일 예를 보여주는 회로도이다.
도 7은 본 발명의 다른 실시 예에 따른 전하 펌프를 보여주는 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 위상 고정 루프와, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다. 도 1을 참조하면, 위상 고정 루프(100)는 위상 검출기(110), 전하 펌프(120), 제어부(130), 루프 필터(140), 전압 제어 발진기(150), 및 분주기(160)를 포함한다.
위상 검출기(110)는 외부로부터 기준 주파수(Fref) 및 분주기(160)로부터 분주된 발진 신호(Fdiv)를 수신한다. 예시적으로, 기준 주파수(Fref)는 수정 발진기(crystal oscillator)로부터 제공될 수 있다. 위상 검출기(110)는 기준 주파수(Fref) 및 분주된 발진 신호(Fdiv)의 위상 또는 주파수 차이를 각각 검출한다.
위상 검출기(110)는 검출된 위상 또는 주파수 차이에 기반하여, 전하 펌프(120)에 인가할 업 신호(up) 및 다운 신호(down)를 생성한다. 위상 검출기(110)는 전하 펌프(120)와 전기적으로 연결되며, 생성된 제어 신호들(up, down)을 전하 펌프(120)에 전달한다.
전하 펌프(120)는 위상 검출기(110)로부터 전달되는 제어 신호들(up, down)에 응답하여, 전하 또는 전류를 발생한다. 즉, 전하 펌프(120)는 외부 환경에 따른 위상 고정 루프(100)의 루프 대역폭(bandwidth)을 일정하게 유지하기 위해, 전류 레벨을 변화시킬 수 있다. 외부 환경으로는 주변 온도, 전원 전압, 및 공정 변동 등이 있을 수 있다.
예시적으로, 전하 펌프(120)는 분주된 발진 신호(Fdiv)의 주파수가 기준 주파수 신호(Fref)의 주파수가 보다 높은 경우, 전류를 유출(sink)할 수 있다. 이와 반대로, 전하 펌프(120)는 분주된 발진 신호(Fdiv)의 주파수가 기준 주파수 신호(Fref)의 주파수보다 낮은 경우, 전류를 공급(source)할 수 있다.
제어부(130)는 전하 펌프(120)의 동작을 제어하는 제어 신호를 생성한다. 제어부(130)는 생성된 제어 신호를 전하 펌프(120)에 전달한다. 예시적으로, 제어 신호는 클럭 신호로서 구현되어, 전하 펌프(120)의 전반적인 동작을 제어할 수 있다.
루프 필터(140)는 커패시터를 포함한다. 루프 필터(140)의 커패시터는 전하 펌프(120)로부터 출력되는 전류 특성에 따라 충전 또는 방전된다. 루프 필터(140)는 커패시터에 충전 또는 방전되는 전하량에 따라, 전압을 생성한다. 예시적으로, 루프 필터(140)는 전하 펌프(120)로부터 전류가 유출되는 경우, 낮은 전압을 생성한다. 이와 반대로, 루프 필터(140)는 전하 펌프(120)로부터 전류가 공급되는 경우, 높은 전압을 생성한다. 실시 예에 있어서, 루프 필터(140)는 전하 펌프(120)로부터 출력되는 전류 신호의 고주파 성분을 걸러내기 위한 저주파 통과 필터(lowpass filter)일 수 있다.
전압 제어 발진기(150)는 루프 필터(140)의 출력 전압에 응답하여 발진 신호(Fout)를 생성한다. 생성된 발진 신호(Fout)는 루프 필터(140)의 출력 전압에 대응하는 주파수를 가질 수 있다. 예시적으로, 전압 제어 발진기(140)의 이득이 클 경우, 위상 고정 루프(100)는 넓은 주파수를 갖는 발진 신호를 출력할 수 있다. 또한, 예시적으로, 전압 제어 발진기(150)는 버퍼를 통한 발진 신호(Fout’)를 분주기(160)로 전달할 수 있다.
분주기(160)는 전압 제어 발진기(150)로부터 출력되는 발진 신호(Fout’)를 수신하고, 수신된 발진 신호(Fout’)의 주파수를 분주비(Dividing ratio)만큼 낮춘다. 분주기(160)는 주파수가 낮추어진 즉, 분주된 발진 신호(Fdiv)를 위상 검출기(110)로 제공한다.
상술된 바와 같이, 위상 고정 루프(100)는 주파수 신호, 즉 발진 신호(Fout)를 외부로 안정되게 출력하는 주파수 피드백(feedback) 회로이다. 그러나, 일반적으로, 전하 펌프로부터 출력되는 전류의 레벨 특성에 따라, 발진 신호(Fout)에 노이즈가 발생할 수 있다. 따라서, 외부 환경에 따른 위상 고정 루프(100)의 루프 대역폭을 일정하게 유지하기 위해서, 전하 펌프에 인가되는 바이어스 전류를 변화시킬 필요가 있다. 예시적으로, 전하 펌프에 인가되는 바이어스 전류에 응답하여, 위상 고정 루프의 루프 이득이 변화될 수 있다.
그러나, 전하 펌프에 인가되는 바이어스 전류의 레벨 변화에 따라, 전하 펌프에 포함된 트랜지스터들이 오동작하는 경우가 발생할 수 있다.
실시 예에 있어서, 본 발명에 따른 전하 펌프(120)는 제어부(130)로부터 인가되는 제어 신호에 따라, 트랜지스터들에 인가되는 전류의 양을 조절할 수 있다. 예를 들어, 전하 펌프(120)는 복수의 저항들을 이용한 전압 강하 방식 방식 또는 트랜지스터의 사이즈를 변화시키는 방식으로서, 상술된 전류의 양을 조절할 수 있다. 이에 대해서는, 도 3 및 도 5를 통해 자세히 설명한다.
도 2는 도 1에 도시된 전하 펌프의 일반적인 출력 특성을 보여주는 그래프이다. X 축은 전하 펌프의 출력 노드 전압(Vout)을 나타낸다. Y 축은 전하 펌프의 업 및 다운 전류들(Iup, Idown)에 따른 출력 특성을 나타낸다.
도 2를 참조하면, 예시적으로, 전하 펌프에 인가되는 바이어스 전류로 25uA, 50uA, 75uA, 100uA, 325uA, 350uA, 375uA, 400uA가 설정된 것으로 가정한다. 또한, 전하 펌프의 업 및 다운 전류 출력 특성은 상술된 바이어스 전류에 기초하여, 1:4 비율로 미러링되는 것으로 가정한다. 따라서, 업 및 다운 전류들(Iup, Idown)은 100uA, 200uA, 300uA, 400uA, 1300uA, 1400uA, 1500uA, 1600uA의 출력 특성을 가진다.
일반적으로, 전하 펌프의 출력단 전류 이득이 이상적일 경우, 업 및 다운 전류들(Iup, Idown)이 동일한 매칭값을 가진다. 즉, 업 및 다운 전류들(Iup, Idown)이 동일한 매칭값을 갖는 구간이 넓어질수록, 전하 펌프의 출력 전압 범위가 향상될 수 있다. 따라서, 전압 제어 발진기의 입력 전압 범위도 향상될 수 있다.
그러나, 도 2에 도시된 그래프를 살펴보면, 바이어스 전류(IB)가 높게 설정될 때, 업 및 다운 전류들(Iup, Idown)의 매칭 부분이 줄어드는 것을 볼 수 있다. 따라서, 전압 제어 발진기의 입력 전압 범위가 감소될 수 있다.
도 3은 본 발명의 실시 예에 따른 전하 펌프를 보여주는 회로도이다. 도 3을 참조하면, 전하 펌프(200)는 바이어스 전류(IB), 제 1 및 제 2 전압 조절부들(210, 220), 제 1 내지 제 5 미러부들(230, 240, 250, 260, 270), 및 출력부(280)를 포함한다. 실시 예에 있어서, 제 1 내지 제 3 미러부들(230, 240, 250)에 포함된 트랜지스터는 NMOS 트랜지스터로 구현될 수 있으며, 제 4 및 제 5 미러부들(260, 270)에 포함된 트랜지스터는 PMOS 트랜지스터로 구현될 수 있다.
바이어스 전류(IB)는 위상 고정 루프(100, 도1 참조)의 이득(Gain)을 변화시키기 위해, 다양한 값으로서 구현될 수 있다. 예시적으로, 바이어스 전류(IB) 값이 높게 설정됨에 따라, 출력부(280)로부터 출력되는 전류 레벨이 높아질 수 있다. 바이어스 전류(IB)는 내부 전압원 또는 외부 전압원에 따라 변화될 수 있다.
제 1 전압 조절부(210)는 제 1 내지 3 스위치들(S1, S2, S3) 및 제 1 내지 제 4 저항들(R1, R2, R3, R4)을 포함한다. 그러나, 제 1 전압 조절부(210)에 포함된 저항 및 스위치의 개수는 이에 국한되지 않는다.
제 1 저항(R1)은 바이어스 전류 단자와 제 2 저항(R2) 사이에 위치하며, 제 2 및 제 3 및 제 4 저항들(R2, R3, R4)은 제 1 저항(R1)에 순차적으로 직렬 연결된다. 또한, 제 1 스위치(S1)는 바이어스 전류 단자와 제 1 및 제 2 저항들(R1, R2) 사이에 위치한다. 제 2 스위치(S2)는 바이어스 전류 단자와 제 2 및 제 3 저항들(R2, R3) 사이에 위치한다. 제 3 스위치(S3)는 바이어스 전류 단자와 제 3 및 제 4 저항들(R3, R4) 사이에 위치한다.
제 1 미러부(230)는 제 1 및 제 2 트랜지스터들(M1, M2)을 포함한다. 예시적으로, 제 1 및 제 2 트랜지스터들(M1, M2)은 캐스코드(cascode) 형태로 구현될 수 있다.
제 1 트랜지스터(M1)의 드레인 단자는 제 4 저항(R4)과, 게이트 단자는 전류 바이어스 단자와, 그리고 소스 단자는 제 2 트랜지스터(M2)의 드레인 단자와 각각 연결된다. 제 2 트랜지스터(M2)의 소스 단자는 접지 단자와 연결되며, 게이트 단자는 제 4 저항(R4)과 연결된다.
또한, 실시 예에 있어서, 제 1 전압 조절부(210)가 제 1 내지 제 4 저항들(R1, R2, R3, R4)을 포함함에 따라, 바이어스 전류(IB)는 외부 제어에 따라 4 단계로 설정될 수 있다. 즉, 외부로부터 설정된 바이어스 전류(IB)에 따라, 저항을 이용한 전압 강하 방식이 조절될 수 있다. 바이어스 전류(IB)가 4 단계로 설정됨에 따라, 제 1 내지 제 4 단계의 전류 레벨이 전하 펌프(200)로부터 출력될 수 있다. 예시적으로, 바이어스 전류(IB) 및 전하 펌프(200)로부터 출력되는 레벨은, 제 1 단계에 따른 전류 레벨이 가장 크며, 제 2 단계, 제 3 단계, 그리고 제 4 단계로 갈수록 전류 레벨이 적어질 수 있다.
종래의 전하 펌프 경우에 있어서, 제 1 전압 조절부(210)가 단일 저항으로 구현됨으로써, 바이어스 전류(IB)의 설정된 값에 따라, 제 1 전류 미러부에 인가되는 전류량이 조절되지 못하였다. 예를 들어, 바이어스 전류(IB)가 높게 설정된 경우, 제 2 트랜지스터(M2)의 게이트 단자에 인가되는 전압 레벨이 문턱 전압(Vth)보다 낮아져, 제 2 트랜지스터(M2)가 동작하지 못하는 경우가 발생한다. 자세하게, 제 2 트랜지스터(M2)의 게이트 전압은 제 2 전압 조절부(210)의 출력단 전압일 수 있다. 즉, 제 2 트랜지스터(M2)의 게이트 전압은 제 2 전압 조절부(210)의 입력단 전압 레벨에서 바이어스 전류(IB)와 저항들의 곱을 뺀 것일 수 있다.
본 발명에 따른 제 1 전압 조절부(210)는 스위칭 제어 신호에 따라 동작되는 제 1 내지 제 3 스위치들(S1, S2, S3)을 통해, 출력단의 전압 레벨을 조절할 수 있다. 즉, 제 2 트랜지스터(M2)의 게이트 단자에 인가되는 전압이 조절될 수 있다. 자세하게, 바이어스 전류(IB)가 4 단계로 설정된 것에 기초하여, 제 1 전압 조절부(210)의 동작을 설명한다.
실시 예에 있어서, 전류 바이어스(IB)의 값이 가장 큰 1 단계로 설정된 경우, 제 3 스위치(S3)만 턴-온(Turn-on)될 수 있다. 이 때, 전하 펌프(200)로부터 제 1 단계에 따른 가장 큰 전류 레벨이 출력될 수 있다.
실시 예에 있어서, 전류 바이어스(IB)의 값이 2 단계로 설정된 경우, 제 2 스위치(S2)만 턴-온(Turn-on)될 수 있다. 이 때, 전하 펌프(200)로부터 제 2 단계에 따른 전류 레벨이 출력될 수 있다.
실시 예에 있어서, 전류 바이어스(IB)의 값이 3 단계로 설정된 경우, 제 1 스위치(S1)만 턴-온(Turn-on)될 수 있다. 이 때, 전하 펌프(200)로부터 제 3 단계에 따른 전류 레벨이 출력될 수 있다.
실시 예에 있어서, 전류 바이어스(IB)의 값이 4 단계로 설정된 경우, 제 1 내지 제 3 스위치들(S1, S2, S3) 모두 턴-오프(Turn-off)될 수 있다. 이 때, 전하 펌프(200)로부터 제 4 단계에 따른 가장 적은 전류 레벨이 출력될 수 있다.
상술된 바와 같이, 제 1 전압 조절부(210)는 전류 바이어스(IB)의 설정된 값에 응답하여, 출력단에 인가되는 전압 레벨을 조절할 수 있다. 또한, 제 1 내지 제 3 스위치들(S1, S2, S3)은 제어부(130, 도 1 참조)로부터 인가되는 스위칭 제어 신호에 응답하여 각각 동작될 수 있다.
제 2 전압 조절부(220)는 제 1 전압 조절부(210)와 동일한 방식으로서 구현될 수 있다. 제 2 및 제 3 미러부들(240, 250)은 제 1 미러부(230)와 미러링된 구조로써, 제 1 미러부(230)와 동일한 전압 특성에 따라 동작될 수 있다. 이에 기반하여, 제 4 미러부(260)는 바이어스 전류(IB)와 동일한 값을 제 2 전압 조절부(220)에 인가할 수 있다. 따라서, 제 2 전압 조절부(220)의 전압 강하 방식에 따라, 제 2 전압 조절부(220)의 출력단 전압은 제 1 전압 조절부(210)의 출력단 전압 레벨과 동일할 수 있다.
자세하게, 제 2 전압 조절부(220)는 제 4 내지 6 스위치들(S4, S5, S6) 및 제 5 내지 제 8 저항들(R5, R6, R7, R8)을 포함한다. 그러나, 제 2 전압 조절부(220)에 포함된 저항 및 스위치의 개수는 이에 국한되지 않는다.
제 5 저항(R5)은 제 2 미러부(240)와 제 6 저항(R6) 사이에 위치하며, 제 6 및 제 7 및 제 8 저항들(R6, R7, R8)은 제 5 저항(R5)에 순차적으로 직렬 연결된다. 또한, 제 4 스위치(S4)는 제 2 미러부(240)와 제 5 및 제 6 저항들(R5, R6) 사이에 위치한다. 제 5 스위치(S5)는 제 2 미러부(240)와 제 6 및 제 7 저항들(R6, R7) 사이에 위치한다. 제 6 스위치(S6)는 제 2 미러부(240)와 제 7 및 제 8 저항들(R7, R8) 사이에 위치한다.
자세하게, 제 1 전압 조절부(210)와 마찬가지로, 전류 바이어스(IB)의 값이 가장 큰 1 단계로 설정된 경우, 제 6 스위치(S6)가 턴-온(Turn-on)될 수 있다. 이 때, 제 6 스위치(S6)는 제 3 스위치(S3)와 동일하게 동작될 수 있다.
전류 바이어스(IB)의 값이 2 단계로 설정된 경우, 제 5 스위치(S5)가 턴-온(Turn-on)될 수 있다. 이 때, 제 5 스위치(S5)는 제 2 스위치(S2)와 동일하게 동작될 수 있다.
전류 바이어스(IB)의 값이 3 단계로 설정된 경우, 제 4 스위치(S1)가 턴-온(Turn-on)될 수 있다. 이 때, 제 4 스위치(S4)는 제 1 스위치(S1)와 동일하게 동작될 수 있다.
마지막으로, 전류 바이어스(IB)의 값이 4 단계로 설정된 경우, 제 4 내지 제 6 스위치들(S4, S5, S6) 모두 턴-오프(Turn-off)될 수 있다. 이 때, 제 1 내지 제 3 스위치들(S1, S2, S3) 또한 모두 턴-오프(Turn-off)될 수 있다.
실시 예에 있어서, 제 1 내지 제 4 저항들(R1, R2, R3, R4)의 비는 1:1:1:1로 구현될 수 있으나, 이는 이에 국한되지 않으며 다양한 비로서 구현될 수 있다. 또한, 제 5 내지 제 8 저항들(R5, R6, R7, R8)의 비도 1:1:1:1로 구현될 수 있으나, 이에 국한되지 않으며 다양한 비로서 구현될 수 있다. 또한, 또한, 제 4 내지 제 6 스위치들(S4, S5, S6)은 제어부(130)로부터 인가되는 스위칭 제어 신호에 응답하여 각각 동작될 수 있다.
상술된 바와 같이, 제 2 전압 조절부(220)는 제 4 미러부(250)로부터 인가되는 전류 레벨에 응답하여, 출력단에 인가되는 전압 레벨을 조절할 수 있다.
제 3 미러부(250)는 제 5 및 제 6 트랜지스터들(M5, M6)을 포함하며, 제 2 미러부(240)와 서로 미러링된 구조를 가질 수 있다. 제 3 미러부(250)는 출력부(280)와 접지 단자 사이에 위치하며, 출력부(280) 단자에 연결된 커패시터(C)의 전압을 방전할 수 있다. 커패시터(C)는 루프 필터(140, 도1 참조)에 포함될 수 있다.
제 4 미러부(260)는 제 7 및 제 8 트랜지스터들(M7, M8)을 포함한다. 제 4 미러부(260)는 전원 단자와 제 2 전압 조절부(220) 사이에 위치하며, 제 2 전압 조절부(220)에 바이어스 전류(IB)와 대응하는 전류 레벨을 인가한다.
제 5 미러부(270)는 제 9 및 제 10 트랜지스터들(M9, M10)을 포함한다. 제 5 미러부(270)는 전원 단자와 출력부(280) 사이에 각각 위치하며, 제 4 미러부(260)와 서로 미러링된 구조를 가진다. 제 5 미러부(270)는 출력부(280) 단자에 연결된 커패시터(C)에 전압을 충전할 수 있다.
또한, 실시 예에 있어서, 제 3 및 제 5 미러부들(250, 270)에 포함된 트랜지스터들의 크기는 제 1 및 제 2 및 제 4 미러부들(230, 240, 260)에 포함된 트랜지스터들의 크기보다 4배 클 수 있다. 따라서, 전하 펌프(200)는 외부 설정에 따른 바이어스 전류(IB)에 응답하여, 바이어스 전류(IB)보다 4 배 이상 증가된 전류 레벨을 출력할 수 있다. 그러나, 제 3 및 제 5 미러부들(250, 270)에 포함된 트랜지스터의 크기는 이는 이에 국한되지 않으며 다양하게 구현될 수 있다.
출력부(280)는 제 11 내지 제 14 트랜지스터들(M11, M12, M13, M14) 및 증폭기(281)를 포함한다. 실시 예에 있어서, 제 11 및 제 12 트랜지스터들(M11, M12)은 PMOS 트랜지스터로 구현될 수 있으며, 제 13 및 제 14 트랜지스터들(M13, M14)은 NMOS 트랜지스터로 구현될 수 있다. 출력부(280)는 제 5 미러부(270)로부터 인가되는 업 전류(Iup)와, 제 3 미러부(250)를 통해 방전되는 다운 전류(Idown)에 응답하여, 루프 필터(140, 도1 참조)에 포함된 커패시터(C)에 전압을 충전 또는 방전한다.
또한, 실시 예에 있어서, 제 11 및 제 12 트랜지스터들(M11, M12)과, 제 13 및 제 14 트랜지스터들(M13, M14) 각각은 서로 상보적으로 동작될 수 있다. 또한, 제 1 및 제 2 제어 신호들(Up, Upb)과, 제 3 및 제 4 제어 신호들(Dn, Dnb)은 위상이 서로 반대되는 클럭 신호로서 각각 구현될수 있다.
루프 필터(140)의 커패시터(C)에 전압을 충전하는 경우, 제 11 트랜지스터(M11)는 제 1 제어 신호(Upb)의 로우 레벨에 응답하여 턴-온되며, 제 5 미러부(270)로부터 인가된 업 전류(Iup)를 기반으로 커패시터(C)에 전압을 충전한다. 이 때, 제 12 트랜지스터(M12)는 제 2 제어 신호(Up)의 하이 레벨에 응답하여 턴-오프 된다. 또한, 제 13 트랜지스터(M13)는 제 3 제어 신 호(Dn)의 로우 레벨에 응답하여, 턴-오프 된다. 마찬가지로, 제 14 트랜지스터(M14)는 제 4 제어 신호(Dnb)의 하이 레벨에 응답하여, 턴-온 된다. 즉, 출력부(280)는 커패시터(C)에 전압을 충전하되, 방전하는 동작은 수행하지 않는다.
루프 필터(140)의 커패시터(C)에 전압을 충전 및 방전하는 경우, 제 11 트랜지스터(M11)는 제 1 제어 신호(Upb)의 로우 레벨에 응답하여 턴-온되며, 제 12 트랜지스터(M12)는 제 2 제어 신호(Up)의 하이 레벨에 응답하여 턴-온된다. 이 때, 제 13 트랜지스터(M13)는 제 3 제어 신호(Dn)의 하이 레벨에 응답하여, 턴-온된다. 따라서, 출력부(280)는 제 3 미러부(250)를 통해 커패시터(C)의 전압을 방전할 수 있다.
예시적으로, 업 및 다운 전류들(Iup, Idown)에 따라 커패시터(C)에 전압이 충전 또는 방전될 때, 업 및 다운 전류들(Iup, Idown)의 전류 레벨이 동일할 때, 커패시터(C)는 동일한 전하를 유지할 수 있다. 즉, 업 및 다운 전류들(Iup, Idown)이 동일한 매칭값을 가짐으로써, 전하 펌프(200)의 출력 전압 범위가 향상될 수 있다. 본 발명에 따른, 제 1 및 제 2 전압 조절부들(210, 220)은 바이어스 전류(IB)에 따른 출력단의 전압 레벨을 서로 동일하게 조절함으로써, 업 및 다운 전류들(Iup, Idown)의 매칭값이 동일하도록 제어할 수 있다.
루프 필터(140)의 커패시터(C)에 전압을 방전하는 경우, 제 11 트랜지스터(M11)는 제 1 제어 신호(Upb)의 하이 레벨에 응답하여 턴-오프된다. 이 때, 제 12 트랜지스터(M12)는 제 2 제어 신호(Up)의 로우 레벨에 응답하여 턴-온 된다. 제 5 미러부(270)로부터 인가되는 업 전류(Iup)는 제 12 트랜지스터(M12)를 통해
또한, 제 13 트랜지스터(M13)는 제 3 제어 신호(Dn)의 하이 레벨에 응답하여, 턴-온 된다. 제 13 트랜지스터(M13)가 턴-온됨에 따라, 커패시터(C)에 충전된 전하들, 즉 다운 전류(Idown)가 제 3 미러부(250)를 통해 방전될 수 있다. 제 14 트랜지스터(M14)는 제 4 제어 신호(Dnb)의 로우 레벨에 응답하여, 턴-오프 된다.
증폭기(281)는 두 입력 단자의 전압 값을 비교해서 소정 범위 내의 동일한 값을 가질 수 있도록 한다
상술된 바와 같이, 전하 펌프(200)는 바이어스 전류(IB)의 설정된 값에 따라, 제 1 및 제 2 전압 조절부들(210, 220)의 전압 강하 방식에 기반하여, 업 및 다운 전류들(Iup, Idown)의 전류 매칭 특성을 높일 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 전하 펌프를 보여주는 회로도이다. 도 4 를 참조하면, 전하 펌프(300)는 바이어스 전류(IB), 제 1 및 제 2 저항들(R1, R2), 제 1 내지 제 5 미러부들(310, 320, 330, 340, 350), 및 출력부(360)를 포함한다. 전하 펌프(300)의 전반적인 동작은 도 3에 도시된 전하 펌프(200)의 동작 방식과 동일할 수 있다.
그러나, 전하 펌프(300)는 도 3에 도시된 전하 펌프(200)와 비교하여 복수의 저항들을 이용한 전압 강하 방식이 아닌, 복수의 트랜지스터들의 동작에 기반하여, 각 미러부에 동일한 전압을 인가할 수 있다.
제 1 내지 제 3 미러부들(310, 320, 330)은 서로 미러링된 구조를 가지며, 복수의 NMOS 트랜지스터들을 포함한 제 1 및 제 2 트랜지스터부들을 각각 포함할 수 있다. 제 4 및 제 5 미러부들(340, 350)은 서로 미러링된 구조를 가지며, 복수의 PMOS 트랜지스터들을 포함한 제 1 및 제 2 트랜지스터부들을 각각 포함할 수 있다. 또한, 각 미러부의 제 1 및 제 2 트랜지스터부들은 캐스코드(cascode) 형태의 구조를 가질 수 있다.
실시 예에 있어서, 제 3 및 제 5 미러부들(330, 350)에 포함된 제 1 및 제 2 트랜지스터부들의 크기는 제 1 및 제 2 및 제 4 미러부들(310, 320, 340)에 포함된 제 1 및 제 2 트랜지스터부의 크기보다 4 배 클 수 있다. 즉, 외부 설정에 따른 바이어스 전류(IB)에 응답하여, 제 4 및 제 5 미러부들(340, 350)은 바이어스 전류(IB)보다 4 배 큰 전류를 출력부(360)로 인가 및 수신할 수 있다.
실시 예에 있어서, 각 트랜지스터부는 복수의 트랜지스터들 및 복수의 스위치들을 포함하며, 복수의 스위치들은 외부 제어 신호에 응답하여 턴-온 및 턴-오프 동작을 각각 수행한다. 즉, 바이어스 전류(IB)의 설정된 값에 따라, 복수의 스위치들에 따른 동작이 조절될 수 있다. 외부 제어 신호는 제어부(130, 도1 참조)로부터 인가될 수 있다.
도 5 및 도 6은 도 4에 도시된 전하 펌프의 NMOS 및 PMOS 트랜지스터부의 일 예를 보여주는 회로도이다. 도 5에 도시된 트랜지스터부는 제 1 내지 제 3 미러부들(310, 320, 330)에 포함된 트랜지스터부들 중 어느 하나인 것으로 가정한다. 실시 예에 있어서, 제 1 내지 제 3 미러부들(310, 320, 330)에 포함된 트랜지스터부들은 동일한 구조를 가질 수 있다. 또한, 도 6에 도시된 트랜지스터부는 제 4 및 제 5 미러부들(340, 350)에 포함된 트랜지스터부들 중 어느 하나인 것으로 가정한다. 마찬가지로, 실시 예에 있어서, 제 4 및 제 5 미러부들(340, 350)에 포함된 트랜지스터부들은 동일한 구조를 가질 수 있다.
도 5 및 도 6을 참조하면, 실시 예에 있어서, 제 1 내지 제 5 미러부들(310, 320, 330)에 포함된 각 트랜지스터부는 제 1 내지 제 4 NMOS 트랜지스터들(M1a, M2a, M3a, M4a)을 포함한다. 제 1 내지 제 4 NMOS 트랜지스터들(M1a, M2a, M3a, M4a)은, 제 1 내지 제 3 스위치들(P1, P2, P3)을 기반으로 동작될 수 있다.
자세하게, 제 1 NMOS 트랜지스터(M1a)는 제 1 스위치(P1)에 응답하여, 제 2 NMOS 트랜지스터(M2a)는 제 2 스위치(P2)에 응답하여, 그리고 제 3 NMOS 트랜지스터(M3a)는 제 3 스위치(P3)에 응답하여 출력 단자로 전류를 각각 출력할 수 있다. 제 4 NMOS 트랜지스터(M4a)는 스위치와 연결되는 구조 없이 전류를 출력 단자로 출력할 수 있다.
제 4 및 제 5 미러부들(340, 350)에 포함된 각 트랜지스터부는 제 1 내지 제 4 PMOS 트랜지스터들(M1b, M2b, M3b, M4b)을 포함한다. 마찬가지로, 제 1 내지 제 4 PMOS 트랜지스터들(M1b, M2b, M3b, M4b)은, 제 1 내지 제 3 스위치들(P1, P2, P3)을 기반으로 동작될 수 있다.
자세하게, 제 1 PMOS 트랜지스터(M1b)는 제 1 스위치(P1)에 응답하여, 제 2 PMOS 트랜지스터(M2b)는 제 2 스위치(P2)에 응답하여, 그리고 제 3 PMOS 트랜지스터(M3b)는 제 3 스위치(P3)에 응답하여 출력 단자로 전류를 각각 출력할 수 있다. 제 4 NMOS 트랜지스터(M4b)는 스위치와 연결되는 구조 없이 전류를 출력 단자로 출력할 수 있다.
실시 예에 있어서, 제 1 내지 제 5 미러부들(310, 320, 330, 340, 350)에 포함된 각 트랜지스터부의 제 1 내지 제 3 스위치들(P1, P2, P3)은, 제어부(130, 도1 참조)로 인가되는 제어 신호에 응답하여 동일하게 동작될 수 있다. 예를 들어, 바이어스 전류(IB)가 가장 크게 설정된 경우, 각 트랜지스터부에 포함된 제 1 내지 제 3 스위치들(P1, P2, P3)은 모두 턴-온 될 수 있다.
이와 반대로, 바이어스 전류(IB)가 가장 적게 설정된 경우에는, 제 1 내지 제 3 스위치들(P1, P2, P3)은 모두 턴-오프 될 수 있다. 즉, 제 4 NMOS 및 제 4 PMOS 트랜지스터들(M4A, M4b)을 통해서만 전류가 외부로 출력된다.
본 발명의 설명에 있어서, 각 트랜지스터부에 포함된 복수의 트랜지스터들의 개수로 4개가 설명되었으나, 이는 이에 국한되지 않는다. 또한, 각 트랜지스터부에 포함된 스위치의 개수 또한 3개로 설명되었으나, 이는 이에 국한되지 않는다. 즉, 바이어스 전류(IB)의 레벨 변화에 따라, 각 트랜지스터부에 포함된 트랜지스터 및 스위치의 개수는 조절될 수 있다.
또한, 실시 예에 있어서, 제 1 내지 제 4 PMOS 및 NMOS 트랜지스터들의 크기 비는 1:1:1:1 일 수 있다. 그러나, 트랜지스터의 크기 비는 이에 국한되지 않으며, 다양하게 구현될 수 있다.
상술된 바와 같이, 전하 펌프(300)는 바이어스 전류(IB)의 설정된 값에 따라, 제 1 내지 제 3 스위치들(P1, P2, P3)의 동작을 조절할 수 있다. 즉, 제 1 내지 제 3 스위치들(P1, P2, P3)을 조절에 따른 복수의 트랜지스터들의 전압값에 따라, 제 1 및 제 2 저항들(R1, R2)의 입력 및 출력단 전압 레벨이 조절될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 전하 펌프를 보여주는 회로도이다. 도 7을 참조하면, 전하 펌프(400)는 도 3 및 도 4에 도시된 저항값 조절에 따른 전류 조절 방식 및 트랜지스터의 크기 조절에 따른 전류 조절 방식을 결합한 것이다. 따라서, 전하 펌프(400)는 도 3 및 도 4에 도시된 전하 펌프들보다 업 및 다운 전류들(Iup, Idown)의 전류 이득 매칭을 증가시킬 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 위상 검출기
120: 전하 펌프
130: 제어부
140: 루프 필터
150: 전압 제어 발진기
160: 분주기

Claims (12)

  1. 전류 미러 구조를 갖는 전하 펌프 회로에 있어서,
    복수의 제 1 저항들 및 제 1 스위치들을 포함하며, 바이어스 전류에 대응하는 스위칭 제어 신호에 응답하여, 상기 복수의 제 1 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 1 스위치들을 구동하여, 출력단의 전압 레벨을 조절하는 제 1 전압 조절부;
    복수의 제 2 저항들 및 제 2 스위치들을 포함하며, 상기 스위칭 제어 신호에 응답하여, 상기 복수의 제 2 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 제 2 스위치들을 구동하여, 상기 제 1 전압 조절부의 출력단 전압에 대응되도록 출력단의 전압 레벨을 조절하는 제 2 전압 조절부; 및
    상기 제 1 전압 조절부의 출력단 전압 레벨에 기반하여, 외부 커패시터에 전압을 충전 또는 방전하는 출력부를 포함하는 전하 펌프 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 조절부 및 접지 단자 사이에 위치하는 제 1 미러부;
    상기 제 2 전압 조절부 및 상기 접지 단자 사이에 위치하는 제 2 미러부;
    상기 출력부 및 상기 접지 단자 사이에 위치하는 제 3 미러부;
    전원 단자 및 상기 제 2 전압 조절부 사이에 위치하는 제 4 미러부; 및
    상기 전원 단자 및 상기 출력부 사이에 위치하는 제 5 미러부를 더 포함하되,
    상기 제 1 내지 제 5 미러부들은 상기 제 1 전압 조절부의 출력단 전압 레벨에 기초하여 동작하는 전하 펌프 회로.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 5 미러부들은 제 1 및 제 2 트랜지스터들을 각각 포함하되,
    상기 제 3 및 제 5 미러부들에 포함된 상기 제 1 및 제 2 트랜지스터들은, 상기 제 1 및 제 2 및 제 4 미러부들에 포함된 상기 제 1 및 제 2 트랜지스터들보다 소정 비율만큼 크게 제작되는 전하 펌프 회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들은 캐스코드 구조를 갖는 전하 펌프 회로.
  5. 제 3 항에 있어서,
    상기 제 1 내지 제 3 미러부들에 포함된 상기 제 1 및 제 2 트랜지스터들은 NMOS 트랜지스터로 각각 구현되는 전하 펌프 회로.
  6. 제 3 항에 있어서,
    상기 제 4 및 제 5 미러부들에 포함된 상기 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터로 각각 구현되는 전하 펌프 회로.
  7. 제 2 항에 있어서,
    상기 제 1 내지 제 5 미러부들은 제 1 및 제 2 트랜지스터부들을 각각 포함하되, 각 미러부의 상기 제 1 및 제 2 트랜지스터부들은 복수의 트랜지스터들을 각각 포함하는 전하 펌프 회로.
  8. 제 7 항에 있어서,
    상기 출력부는 제 1 내지 제 4 출력 트랜지스터부들을 포함하되, 각 출력 트랜지스터부는 복수의 트랜지스터들을 포함하는 전하 펌프 회로.
  9. 제 8 항에 있어서,
    상기 각 미러부의 상기 제 1 및 제 2 트랜지스터부들 및 상기 출력부의 제 1 내지 제 4 출력 트랜지스터부들은 복수의 스위치들을 각각 포함하되,
    상기 각 미러부 및 상기 출력부의 복수의 스위치들은 상기 바이어스 전류의 설정된 값에 따라 동일하게 동작되는 전하 펌프 회로.
  10. 제 1 항에 있어서,
    상기 제 1 전압 조절부는, 상기 바이어스 전류의 레벨이 크게 설정될 경우, 상기 복수의 제 1 저항들에 따른 전압 강하 방식을 통해 상기 출력단의 전압 레벨이 적어지게 동작하며,
    상기 바이어스 전류의 레벨이 적게 설정될 경우, 상기 복수의 제 1 저항들에 따른 전압 강하 방식을 통해 상기 출력단의 전압 레벨이 커지도록 동작하는 전하 펌프 회로.
  11. 기준 주파수와 발진 주파수의 위상 및 주파수 차이에 기반하여, 제어 신호들을 생성하는 위상 주파수 검출기;
    바이어스 전류를 수신하며, 상기 업 및 다운 신호들에 응답하여 상기 바이어스 전류를 기반으로 하는 업 및 다운 전류들을 출력하는 전하 펌프;
    상기 업 및 다운 전류들의 출력에 응답하여 전압을 생성하는 루프 필터; 및
    상기 루프 필터의 출력 전압에 응답하여 상기 발진 주파수를 출력하는 전압 제어 발진기를 포함하되,
    상기 전하 펌프는 복수의 저항들 및 복수의 스위치들을 포함하며, 상기 바이어스 전류에 대응하는 스위칭 제어 신호에 응답하여, 상기 복수의 저항들을 통하는 전류 경로가 바이패스 되도록 상기 복수의 스위치들을 구동하여, 상기 전하 펌프의 출력단 전압 레벨을 조절하는 위상 고정 루프.
  12. 제 11 항에 있어서,
    상기 스위칭 제어 신호를 생성하는 제어부를 더 포함하는 위상 고정 루프.


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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018110871A1 (ko) * 2016-12-14 2018-06-21 포항공과대학교 산학협력단 주파수 오차 보상 루프를 이용한 직교 위상 이완 발진기
KR20200132143A (ko) * 2019-05-15 2020-11-25 삼성전기주식회사 Ldo 레귤레이터 없는 네가티브 전압 생성회로
CN114142578A (zh) * 2022-01-30 2022-03-04 深圳英集芯科技股份有限公司 Eoc电流设置电路、芯片及电子设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379717B2 (en) * 2013-11-08 2016-06-28 Intel Corporation Apparatus to reduce power of a charge pump
US9413363B2 (en) * 2014-08-05 2016-08-09 Sandisk Technologies Llc Charge pump with matched currents
CN106559072B (zh) * 2015-09-25 2020-03-31 中芯国际集成电路制造(上海)有限公司 自偏置锁相环
TWI624839B (zh) 2017-05-04 2018-05-21 華邦電子股份有限公司 電壓產生器及其快閃記憶體
CN109167599B (zh) * 2018-08-06 2022-03-22 重庆邮电大学 一种用于锁相环的快速响应电荷泵电路
US11355164B2 (en) 2020-04-02 2022-06-07 Micron Technology, Inc. Bias current generator circuitry

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08307258A (ja) * 1995-05-08 1996-11-22 Hitachi Denshi Ltd 周波数シンセサイザ
US20030122626A1 (en) * 2002-01-03 2003-07-03 Alcatel Load pump with an extremely wide output voltage
US20050195003A1 (en) * 2004-03-05 2005-09-08 Soe Zaw M. Charge pump circuit using active feedback controlled current sources
KR20070078735A (ko) * 2006-01-27 2007-08-01 로무 가부시키가이샤 차지 펌프 회로 및 이것을 포함한 전기 기기

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118346A (en) * 1998-05-20 2000-09-12 National Semiconductor Corp. Dynamic matching of up and down currents in charge pumps to reduce spurious tones
KR100416589B1 (ko) 2001-01-06 2004-02-05 삼성전자주식회사 스위칭 특성을 개선하고 누설전류를 감소시키는 전하펌프회로 및 이를 구비하는 위상동기 루프
JP2002217723A (ja) * 2001-01-23 2002-08-02 Mitsubishi Electric Corp 小数点分周方式ｐｌｌ周波数シンセサイザ
US7038552B2 (en) * 2003-10-07 2006-05-02 Analog Devices, Inc. Voltage controlled oscillator having improved phase noise
KR100639677B1 (ko) * 2004-11-08 2006-10-30 삼성전자주식회사 위상 및 지연 동기 루프와 이를 구비한 반도체 메모리 장치
US20070132491A1 (en) * 2005-12-12 2007-06-14 Chang-Fu Kuo Phase-locked loop with compensated loop bandwidth
US7471157B2 (en) * 2006-06-20 2008-12-30 Intel Corporation Low power/zero-offset charge pump circuits for DLLs and PLLs
KR100905836B1 (ko) 2007-06-28 2009-07-02 삼성전기주식회사 루프 안정도가 향상된 위상 동기 루프
CN101588178B (zh) * 2008-05-23 2011-08-17 中芯国际集成电路制造(上海)有限公司 自偏置锁相环
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US8274317B2 (en) 2009-12-21 2012-09-25 Electronics And Telecommunications Research Institute Phase-locked loop circuit comprising voltage-controlled oscillator having variable gain
TWI466448B (zh) * 2012-02-01 2014-12-21 Novatek Microelectronics Corp 鎖相迴路系統
US8487677B1 (en) * 2012-03-30 2013-07-16 Freescale Semiconductor, Inc. Phase locked loop with adaptive biasing
US9083359B2 (en) * 2013-03-27 2015-07-14 Mediatek Singapore Pte. Ltd. Lock detector based on charge pump
CN104601168B (zh) * 2013-10-31 2018-07-10 中芯国际集成电路制造(上海)有限公司 自偏置锁相环

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08307258A (ja) * 1995-05-08 1996-11-22 Hitachi Denshi Ltd 周波数シンセサイザ
US20030122626A1 (en) * 2002-01-03 2003-07-03 Alcatel Load pump with an extremely wide output voltage
US20050195003A1 (en) * 2004-03-05 2005-09-08 Soe Zaw M. Charge pump circuit using active feedback controlled current sources
KR20070078735A (ko) * 2006-01-27 2007-08-01 로무 가부시키가이샤 차지 펌프 회로 및 이것을 포함한 전기 기기

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018110871A1 (ko) * 2016-12-14 2018-06-21 포항공과대학교 산학협력단 주파수 오차 보상 루프를 이용한 직교 위상 이완 발진기
US10666236B2 (en) 2016-12-14 2020-05-26 Postech Academy-Industry Foundation Quadrature relaxation oscillator using frequency error compensation loop
KR20200132143A (ko) * 2019-05-15 2020-11-25 삼성전기주식회사 Ldo 레귤레이터 없는 네가티브 전압 생성회로
CN114142578A (zh) * 2022-01-30 2022-03-04 深圳英集芯科技股份有限公司 Eoc电流设置电路、芯片及电子设备
CN114142578B (zh) * 2022-01-30 2022-04-26 深圳英集芯科技股份有限公司 Eoc电流设置电路、芯片及电子设备

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