JPH09294055A - リングオシレータ装置 - Google Patents
リングオシレータ装置Info
- Publication number
- JPH09294055A JPH09294055A JP8107269A JP10726996A JPH09294055A JP H09294055 A JPH09294055 A JP H09294055A JP 8107269 A JP8107269 A JP 8107269A JP 10726996 A JP10726996 A JP 10726996A JP H09294055 A JPH09294055 A JP H09294055A
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- Japan
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- ring oscillator
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Abstract
(57)【要約】
【課題】発振の開始、停止、再開においてその２値化出
力レベルがハイ（High）であるかロウ（Low ）であるか
が特定でき、また発振状態の保存もでき、停止されたと
きの状態で再開することができるリングオシレータ装置
を提供することを目的とする。 【解決手段】 リングオシレータ回路１２を構成する
各々のＳＲＡＭセル１１−１…１１−（２ｎ＋１）は発
振の開始、停止、再開においてその２値化出力レベルを
保持し、その２値化出力レベルがハイ（High）であるか
ロウ（Low ）であるをセンスアンプＳＡで特定し、この
センスアンプＳＡの出力を用いて停止されたときの状態
で発振を再開することができるように構成される。
力レベルがハイ（High）であるかロウ（Low ）であるか
が特定でき、また発振状態の保存もでき、停止されたと
きの状態で再開することができるリングオシレータ装置
を提供することを目的とする。 【解決手段】 リングオシレータ回路１２を構成する
各々のＳＲＡＭセル１１−１…１１−（２ｎ＋１）は発
振の開始、停止、再開においてその２値化出力レベルを
保持し、その２値化出力レベルがハイ（High）であるか
ロウ（Low ）であるをセンスアンプＳＡで特定し、この
センスアンプＳＡの出力を用いて停止されたときの状態
で発振を再開することができるように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、奇数個のＳＲＡ
Ｍセルで構成されたリングオシレータ装置に関する。
Ｍセルで構成されたリングオシレータ装置に関する。
【０００２】
【従来の技術】従来のリングオシレータ装置は例えばＣ
ＭＯＳインバータを奇数段リング状に接続して構成さ
れ、ＬＳＩ（Large Scale Integrated Circuit）回路に
内蔵されたクロック発生回路として用いられている。Ｌ
ＳＩ回路のクロックとしては発振の開始、停止、再開に
おいてその２値化出力レベルがハイ（High）であるか
（Low ）であるかが重要であるが、従来のＣＭＯＳイン
バータを用いて構成されたリングオシレータ装置はその
２値化出力レベルが不定であり、発振状態の保存もでき
なかった。
ＭＯＳインバータを奇数段リング状に接続して構成さ
れ、ＬＳＩ（Large Scale Integrated Circuit）回路に
内蔵されたクロック発生回路として用いられている。Ｌ
ＳＩ回路のクロックとしては発振の開始、停止、再開に
おいてその２値化出力レベルがハイ（High）であるか
（Low ）であるかが重要であるが、従来のＣＭＯＳイン
バータを用いて構成されたリングオシレータ装置はその
２値化出力レベルが不定であり、発振状態の保存もでき
なかった。
【０００３】
【発明が解決しようとする課題】従来のリングオシレー
タ装置は発振の開始、停止、再開においてその２値化出
力レベルが不定であるため、たとえばＬＳＩ回路のクロ
ックとして用いる際に種々の不都合があった。
タ装置は発振の開始、停止、再開においてその２値化出
力レベルが不定であるため、たとえばＬＳＩ回路のクロ
ックとして用いる際に種々の不都合があった。
【０００４】そこで、この発明は、発振の開始、停止、
再開においてその２値化出力レベルがハイ（High）であ
るかロウ（Low ）であるかが特定でき、また発振状態の
保存もできるリングオシレータ装置を提供することを目
的とする。
再開においてその２値化出力レベルがハイ（High）であ
るかロウ（Low ）であるかが特定でき、また発振状態の
保存もできるリングオシレータ装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】この発明のリングオシレ
ータ装置は、奇数個のＳＲＡＭセルと、この奇数個のＳ
ＲＡＭセルをリング状に接続してリングオシレータ回路
を構成する手段と、前記リングオシレータ回路を発振状
態に設定する手段と、前記リングオシレータ回路の発振
状態を停止させる停止手段と、前記発振状態が停止され
たリングオシレータ回路における所定のＳＲＡＭセルの
出力レベルを検出するレベル検出手段とから構成されて
いる。
ータ装置は、奇数個のＳＲＡＭセルと、この奇数個のＳ
ＲＡＭセルをリング状に接続してリングオシレータ回路
を構成する手段と、前記リングオシレータ回路を発振状
態に設定する手段と、前記リングオシレータ回路の発振
状態を停止させる停止手段と、前記発振状態が停止され
たリングオシレータ回路における所定のＳＲＡＭセルの
出力レベルを検出するレベル検出手段とから構成されて
いる。
【０００６】上記の構成によりリングオシレータ回路を
構成する各々のＳＲＡＭセルは発振の開始、停止、再開
においてその２値化出力レベルを保持しているので、そ
の２値化出力レベルがハイ（High）であるかロウ（Low
）であるかが特定でき、また発振状態の保存もでき、
停止されたときの状態で再開することができるリングオ
シレータ装置を提供することができる。
構成する各々のＳＲＡＭセルは発振の開始、停止、再開
においてその２値化出力レベルを保持しているので、そ
の２値化出力レベルがハイ（High）であるかロウ（Low
）であるかが特定でき、また発振状態の保存もでき、
停止されたときの状態で再開することができるリングオ
シレータ装置を提供することができる。
【０００７】
【発明の実施の形態】以下、この発明の第１の実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【０００８】図１はこの発明の１実施例の回路構成を示
す図であって、奇数個のＳＲＡＭセル１１−１、１１−
２、…１１−（２ｎ＋１）によってリングオシレータ回
路１２が構成される。
す図であって、奇数個のＳＲＡＭセル１１−１、１１−
２、…１１−（２ｎ＋１）によってリングオシレータ回
路１２が構成される。
【０００９】ＳＲＡＭセル１１−１は２個のＣＭＯＳイ
ンバータ１１−１Ａ，１１−１Ｂで構成されたフリップ
フロップ回路である。一方のＣＭＯＳインバータ１１−
１Ａは互いに反対導電型チャネルを有する２個のＭＯＳ
トランジスタＴｒ１，Ｔｒ２が直列に電源ＶＤＤ、Ｇの
間に接続された構成を有する。他方のＣＭＯＳインバー
タ１１−１Ｂも同様に２個のＭＯＳトランジスタＴｒ
３，Ｔｒ４が直列に電源ＶＤＤ、Ｇの間に接続された構
成を有する。ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲー
トの接続点はＭＯＳトランジスタＴｒ３，Ｔｒ４のドレ
イン・ソースの接続点に接続され、同様にＭＯＳトラン
ジスタＴｒ３，Ｔｒ４のゲートの接続点はＭＯＳトラン
ジスタＴｒ１，Ｔｒ２のドレイン・ソースの接続点に接
続される。
ンバータ１１−１Ａ，１１−１Ｂで構成されたフリップ
フロップ回路である。一方のＣＭＯＳインバータ１１−
１Ａは互いに反対導電型チャネルを有する２個のＭＯＳ
トランジスタＴｒ１，Ｔｒ２が直列に電源ＶＤＤ、Ｇの
間に接続された構成を有する。他方のＣＭＯＳインバー
タ１１−１Ｂも同様に２個のＭＯＳトランジスタＴｒ
３，Ｔｒ４が直列に電源ＶＤＤ、Ｇの間に接続された構
成を有する。ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲー
トの接続点はＭＯＳトランジスタＴｒ３，Ｔｒ４のドレ
イン・ソースの接続点に接続され、同様にＭＯＳトラン
ジスタＴｒ３，Ｔｒ４のゲートの接続点はＭＯＳトラン
ジスタＴｒ１，Ｔｒ２のドレイン・ソースの接続点に接
続される。
【００１０】ＭＯＳトランジスタＴｒ１，Ｔｒ２のドレ
イン・ソースの接続点はＳＲＡＭセル１１−１の入力端
子として用いられ、ＭＯＳトランジスタＴｒ３，Ｔｒ４
のドレイン・ソースの接続点は出力端子として用いられ
る。この出力端子はＳＲＡＭセル１１−１の後段に設け
られた同様の構成を有するＳＲＡＭセル１１−２の入力
端子に接続され、その出力端子はＳＲＡＭセル１１−２
の後段に設けられた図示しないＳＲＡＭセルの入力端子
に接続される。以下同様に接続され、（２ｎ＋１）個目
のＳＲＡＭセル１１−（２ｎ＋１）の出力端子が最初の
ＳＲＡＭセル１１−１の入力端子に２段のインバータ回
路ＩＮＶを介して接続される。この２段のインバータ回
路ＩＮＶの電源回路はスイッチトランジスタＴｒ−ＳＷ
を介して電源ＶＤＤに接続される。このようにして、奇
数個のＳＲＡＭセル１１−１、１１−２、…１１−（２
ｎ＋１）によってリングオシレータ回路１２が構成され
る。
イン・ソースの接続点はＳＲＡＭセル１１−１の入力端
子として用いられ、ＭＯＳトランジスタＴｒ３，Ｔｒ４
のドレイン・ソースの接続点は出力端子として用いられ
る。この出力端子はＳＲＡＭセル１１−１の後段に設け
られた同様の構成を有するＳＲＡＭセル１１−２の入力
端子に接続され、その出力端子はＳＲＡＭセル１１−２
の後段に設けられた図示しないＳＲＡＭセルの入力端子
に接続される。以下同様に接続され、（２ｎ＋１）個目
のＳＲＡＭセル１１−（２ｎ＋１）の出力端子が最初の
ＳＲＡＭセル１１−１の入力端子に２段のインバータ回
路ＩＮＶを介して接続される。この２段のインバータ回
路ＩＮＶの電源回路はスイッチトランジスタＴｒ−ＳＷ
を介して電源ＶＤＤに接続される。このようにして、奇
数個のＳＲＡＭセル１１−１、１１−２、…１１−（２
ｎ＋１）によってリングオシレータ回路１２が構成され
る。
【００１１】更に、ＳＲＡＭセル１１−１の入力端子は
入力トランジスタＴｒ−ＩＮを介して入力端子ＩＮに接
続される。この入力端子ＩＮは更に検出トランジスタＴ
ｒ−Ｄを介してセンスアンプＳＡのセンス入力端子に接
続され、このセンスアンプＳＡの基準入力端子には基準
電圧Ｖｒｅｆが供給される。
入力トランジスタＴｒ−ＩＮを介して入力端子ＩＮに接
続される。この入力端子ＩＮは更に検出トランジスタＴ
ｒ−Ｄを介してセンスアンプＳＡのセンス入力端子に接
続され、このセンスアンプＳＡの基準入力端子には基準
電圧Ｖｒｅｆが供給される。
【００１２】最終段のＳＲＡＭセル１１−（２ｎ＋１）
の出力端子はさらに、１段のインバータ回路１３および
２段のインバータ回路１４を並列に介して選択回路１５
の選択入力端子に接続される。
の出力端子はさらに、１段のインバータ回路１３および
２段のインバータ回路１４を並列に介して選択回路１５
の選択入力端子に接続される。
【００１３】次に、この様に構成された実施例のリング
オシレータ装置の動作を説明する。今、電源投入の後
で、ＬＳＩに組み込まれたＣＰＵからの信号を夫々のゲ
ートに供給することにより、スイッチトランジスタＴｒ
−ＳＷおよび検出トランジスタＴｒ−Ｄをオフにした状
態で入力トランジスタＴｒ−ＩＮをオンにし、入力端子
ＩＮにハイ（High）またはロウ（Low ）の信号を入力す
ると、この入力されたレベルに応じて奇数個のＳＲＡＭ
セル１１−１、１１−２、…１１−（２ｎ＋１）の出力
の状態が順次決まって行く。
オシレータ装置の動作を説明する。今、電源投入の後
で、ＬＳＩに組み込まれたＣＰＵからの信号を夫々のゲ
ートに供給することにより、スイッチトランジスタＴｒ
−ＳＷおよび検出トランジスタＴｒ−Ｄをオフにした状
態で入力トランジスタＴｒ−ＩＮをオンにし、入力端子
ＩＮにハイ（High）またはロウ（Low ）の信号を入力す
ると、この入力されたレベルに応じて奇数個のＳＲＡＭ
セル１１−１、１１−２、…１１−（２ｎ＋１）の出力
の状態が順次決まって行く。
【００１４】この状態で検出トランジスタＴｒ−Ｄおよ
び入力トランジスタＴｒ−ＩＮをオフとし、スイッチト
ランジスタＴｒ−ＳＷをオンとすると、リングオシレー
タ回路１２の発振が始まる。この後、スイッチトランジ
スタＴｒ−ＳＷをオフとすると、リングオシレータ回路
１２の発振が停止される。このとき、ＳＲＡＭセル１１
−１、１１−２、…１１−（２ｎ＋１）の各々はその状
態を記憶したままで保持される。この状態は電源が投入
されている限り維持される。
び入力トランジスタＴｒ−ＩＮをオフとし、スイッチト
ランジスタＴｒ−ＳＷをオンとすると、リングオシレー
タ回路１２の発振が始まる。この後、スイッチトランジ
スタＴｒ−ＳＷをオフとすると、リングオシレータ回路
１２の発振が停止される。このとき、ＳＲＡＭセル１１
−１、１１−２、…１１−（２ｎ＋１）の各々はその状
態を記憶したままで保持される。この状態は電源が投入
されている限り維持される。
【００１５】ここで、入力トランジスタＴｒ−ＩＮをオ
ンにし、検出トランジスタＴｒ−Ｄをオンにすると、初
段のＳＲＡＭセル１１−１の入力端子に保持されている
レベルがこれらの２個のトランジスタＴｒ−ＩＮ、Ｔｒ
−Ｄを通して読み出され、センスアンプＡＳのセンス入
力端子に供給される。このセンスアンプＡＳの基準電圧
端子にはハイ（High）、ロウ（Low ）を区別する基準電
圧Ｖｒｅｆが供給されているから、このセンスアンプＡ
Ｓの出力端子には初段のＳＲＡＭセル１１−１の入力端
子に保持されているレベルがハイ（High）あるいはロウ
（Low ）を示す信号が得られる。したがって、リングオ
シレータ回路１２の発振を再開するときの指定された出
力に応じて入力端子ＩＮにハイ（High）またはロウ（Lo
w ）の信号を入力すればよいことになる。
ンにし、検出トランジスタＴｒ−Ｄをオンにすると、初
段のＳＲＡＭセル１１−１の入力端子に保持されている
レベルがこれらの２個のトランジスタＴｒ−ＩＮ、Ｔｒ
−Ｄを通して読み出され、センスアンプＡＳのセンス入
力端子に供給される。このセンスアンプＡＳの基準電圧
端子にはハイ（High）、ロウ（Low ）を区別する基準電
圧Ｖｒｅｆが供給されているから、このセンスアンプＡ
Ｓの出力端子には初段のＳＲＡＭセル１１−１の入力端
子に保持されているレベルがハイ（High）あるいはロウ
（Low ）を示す信号が得られる。したがって、リングオ
シレータ回路１２の発振を再開するときの指定された出
力に応じて入力端子ＩＮにハイ（High）またはロウ（Lo
w ）の信号を入力すればよいことになる。
【００１６】なお、この基準電圧Ｖｒｅｆとしては最終
段のＳＲＡＭセル１１−（２ｎ＋１）の出力を用いても
よい。このようにして、つぎにリングオシレータ回路１
２が発振を始めるときに得られるクロックレベルがハイ
（High）であるかロウ（Low）であるかが分かることに
なる。したがって、最終段のＳＲＡＭセル１１−（２ｎ
＋１）の出力がわかるから、これをそのまま出力する場
合はセンスアンプＡＳの出力を選択回路１５に与えて、
２段のインバータ回路１４からの出力を選択すればよ
い。また、反転して出力する場合は１段のインバータ回
路１３からの出力を選択すればよい。例えば選択回路１
５の出力端にハイ（High）でオンするデバイスとロウ
（Low ）でオンするデバイスを接続しておけば、オン状
態となるデバイスの順序を指定できることになる。
段のＳＲＡＭセル１１−（２ｎ＋１）の出力を用いても
よい。このようにして、つぎにリングオシレータ回路１
２が発振を始めるときに得られるクロックレベルがハイ
（High）であるかロウ（Low）であるかが分かることに
なる。したがって、最終段のＳＲＡＭセル１１−（２ｎ
＋１）の出力がわかるから、これをそのまま出力する場
合はセンスアンプＡＳの出力を選択回路１５に与えて、
２段のインバータ回路１４からの出力を選択すればよ
い。また、反転して出力する場合は１段のインバータ回
路１３からの出力を選択すればよい。例えば選択回路１
５の出力端にハイ（High）でオンするデバイスとロウ
（Low ）でオンするデバイスを接続しておけば、オン状
態となるデバイスの順序を指定できることになる。
【００１７】また、リングオシレータ回路１２の発振出
力をＬＳＩに設けられたカウンタで計数する場合に、発
振出力のハイ（High）あるいはロウ（Low ）状態も管理
できるので、カウンタの出力を用いて種々の回路の動作
制御を行う場合に、従来に比べてよりきめの細かい制御
が可能となる。
力をＬＳＩに設けられたカウンタで計数する場合に、発
振出力のハイ（High）あるいはロウ（Low ）状態も管理
できるので、カウンタの出力を用いて種々の回路の動作
制御を行う場合に、従来に比べてよりきめの細かい制御
が可能となる。
【００１８】ところで、この初段のＳＲＡＭセル１１−
１の入力端子に保持されているレベルを読み出す際には
この初段のＳＲＡＭセル１１−１の状態が変化しないよ
うに、いわゆる非破壊読みだしを行う必要があるが、こ
れは通常のＳＲＡＭの読みだし方法で可能である。
１の入力端子に保持されているレベルを読み出す際には
この初段のＳＲＡＭセル１１−１の状態が変化しないよ
うに、いわゆる非破壊読みだしを行う必要があるが、こ
れは通常のＳＲＡＭの読みだし方法で可能である。
【００１９】上記の実施例では最初からリングオシレー
タ回路１２を構成するためにＳＲＡＭセル１１−１、１
１−２、…１１−（２ｎ＋１）をＬＳＩの中に形成した
場合で説明したが、ＬＳＩが通常のＳＲＡＭアレイを有
する場合などは通常のＳＲＡＭアレイの中にこのリング
オシレータ回路として動作する部分を予め配置しておく
ことも可能である。この場合、各ＳＲＡＭセルのパスゲ
ートトランジスタが常にオンであるように設定しなけれ
ばならないが、たとえば、ＳＲＡＭアレイのなかのリダ
ンダンシーに使用する部分にこの様な機能を予め組み込
んでおけば、リングオシレータ付のＳＲＡＭアレイを提
供することも可能である。具体的には、所定のワードラ
インに接続された奇数個（２ｎ＋１）のＳＲＡＭセルの
互いに隣接する入出力端子を順次接続し、最終段のＳＲ
ＡＭセルの出力端子を初段のＳＲＡＭセルの入力端子に
接続すれば、この部分がリングオシレータとして構成さ
れることになる。
タ回路１２を構成するためにＳＲＡＭセル１１−１、１
１−２、…１１−（２ｎ＋１）をＬＳＩの中に形成した
場合で説明したが、ＬＳＩが通常のＳＲＡＭアレイを有
する場合などは通常のＳＲＡＭアレイの中にこのリング
オシレータ回路として動作する部分を予め配置しておく
ことも可能である。この場合、各ＳＲＡＭセルのパスゲ
ートトランジスタが常にオンであるように設定しなけれ
ばならないが、たとえば、ＳＲＡＭアレイのなかのリダ
ンダンシーに使用する部分にこの様な機能を予め組み込
んでおけば、リングオシレータ付のＳＲＡＭアレイを提
供することも可能である。具体的には、所定のワードラ
インに接続された奇数個（２ｎ＋１）のＳＲＡＭセルの
互いに隣接する入出力端子を順次接続し、最終段のＳＲ
ＡＭセルの出力端子を初段のＳＲＡＭセルの入力端子に
接続すれば、この部分がリングオシレータとして構成さ
れることになる。
【００２０】
【発明の効果】以上詳述したようにこの発明によれば、
リングオシレータ回路を構成する各々のＳＲＡＭセルは
発振の開始、停止、再開においてその２値化出力レベル
を保持しているので、その２値化出力レベルがハイ（Hi
gh）であるかロウ（Low ）であるかが特定でき、また発
振状態の保存もでき、停止されたときの状態で再開する
ことができるリングオシレータ装置を提供することがで
きる。
リングオシレータ回路を構成する各々のＳＲＡＭセルは
発振の開始、停止、再開においてその２値化出力レベル
を保持しているので、その２値化出力レベルがハイ（Hi
gh）であるかロウ（Low ）であるかが特定でき、また発
振状態の保存もでき、停止されたときの状態で再開する
ことができるリングオシレータ装置を提供することがで
きる。
【図１】図１はこの発明の一実施例の回路図を示す。
１１−１、１１−２、…１１−（２ｎ＋１）…ＳＲＡＭ
セル １１−１Ａ，１１−１Ｂ…ＣＭＯＳインバータ Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４…トランジスタ １２…リングオシレータ回路 １３…１段のインバータ回路 １４…２段のインバータ回路 １５…選択回路 ＩＮ…入力端子 Ｔｒ−ＩＮ…入力トランジスタ Ｔｒ−ＳＷ…スイッチトランジスタ Ｔｒ−Ｄ…検出トランジスタ ＳＡ…センスアンプ Ｖｒｅｆ…基準電圧 ＩＮＶ…２段のインバータ回路。
セル １１−１Ａ，１１−１Ｂ…ＣＭＯＳインバータ Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４…トランジスタ １２…リングオシレータ回路 １３…１段のインバータ回路 １４…２段のインバータ回路 １５…選択回路 ＩＮ…入力端子 Ｔｒ−ＩＮ…入力トランジスタ Ｔｒ−ＳＷ…スイッチトランジスタ Ｔｒ−Ｄ…検出トランジスタ ＳＡ…センスアンプ Ｖｒｅｆ…基準電圧 ＩＮＶ…２段のインバータ回路。
Claims (5)
- 【請求項１】 奇数個のＳＲＡＭセルと、 この奇数個のＳＲＡＭセルをリング状に接続してリング
オシレータ回路を構成する手段と、 前記リングオシレータ回路を発振状態に設定する手段
と、 前記リングオシレータ回路の発振状態を停止させる停止
手段と、 前記発振状態が停止されたリングオシレータ回路におけ
る所定のＳＲＡＭセルの出力レベルを検出するレベル検
出手段とを具備したことを特徴としたリングオシレータ
装置。 - 【請求項２】 前記レベル検出手段は、前記所定のＳＲ
ＡＭセルの出力端に接続された第１の入力端と、この第
１の入力端に現れた信号の２値化レベルを検出するため
の基準信号を受ける第２の入力端とを有するセンスアン
プを有することを特徴とした請求項１に記載のリングオ
シレータ装置。 - 【請求項３】 前記停止手段は、前記リングオシレータ
回路に挿入されたスイッチ素子を含むことを特徴とした
請求項１に記載のリングオシレータ装置。 - 【請求項４】 さらに、前記レベル検出手段の検出出力
に応じて前記リングオシレータ回路を再起動せしめる再
起動手段を具備したことを特徴とした請求項１に記載の
リングオシレータ装置。 - 【請求項５】 前記再起動手段は、リングオシレータ回
路の出力端に接続され、出力信号の２値化レベルを選択
的に指定する手段を具備したことを特徴とした請求項４
に記載のリングオシレータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107269A JPH09294055A (ja) | 1996-04-26 | 1996-04-26 | リングオシレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107269A JPH09294055A (ja) | 1996-04-26 | 1996-04-26 | リングオシレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294055A true JPH09294055A (ja) | 1997-11-11 |
Family
ID=14454786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8107269A Pending JPH09294055A (ja) | 1996-04-26 | 1996-04-26 | リングオシレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294055A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7414904B2 (en) | 2006-12-12 | 2008-08-19 | International Business Machines Corporation | Method for evaluating storage cell design using a wordline timing and cell access detection circuit |
| JP2008215906A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | タイマ装置 |
| JP2010074834A (ja) * | 2008-09-19 | 2010-04-02 | Samsung Electronics Co Ltd | オシレータ及びオシレーティング信号を生成する方法 |
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| JP2020202491A (ja) * | 2019-06-11 | 2020-12-17 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | リングオシレータ及び時間計測回路 |
-
1996
- 1996-04-26 JP JP8107269A patent/JPH09294055A/ja active Pending
Cited By (12)
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