JP2019153909A - 半導体集積回路およびクロック供給方法 - Google Patents
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Abstract
Description
パイプライン型A/D変換回路では、複数のサンプルホールド回路で構成される処理系統の中で、各回路間のサンプリングおよびホールドのタイミングを合わせる。
図1は、パイプラインADCを動作させるための半導体集積回路の構成例について説明する図であり、(A)はパイプラインADCの全体構成例、(B)は、ADCの構成例、(C)はサンプルホールド回路の構成例である。図1に示すパイプラインADCは、サンプルホールド回路がシリアルに接続されるNbit(Nは1以上の整数)の構成例である。
調整部40の遅延調整回路は、各ステージが処理したデータを最後にNbitのデジタル変換値として出力するために、各ステージにおける処理時間(クロック数)を調整する。
タイミング信号生成回路20は、クロック信号を元にした半導体集積回路内でAD変換のトリガー(開始基準)となるフレーム或いはライン同期信号を内部で生成し、必要なタイミングで、制御クロックとしてのタイミング信号(例えば、サンプルホールドクロック信号(S/Hクロック信号):shck_1、shck_2、・・・、shck_n)を出力する。タイミング信号は、S/H回路301のサンプルホールドスイッチ(S/H_SW)を制御する。
AD変換後のデータは、データ処理回路50を経由して他の図示しない処理ブロック或いは外部に出力される。
次に、制御クロックとしてのタイミング信号の供給の問題点について説明する。
複数のサンプルホールド回路で構成される処理系統の中で、各回路間のサンプルホールドのタイミングを合わせるために、ロジック回路のクロック分配方法と同様に、各回路の入力端でタイミングが一致するようにクロック配線をツリー状に分配し、各経路にバッファを挿入してクロック系を構成する技術が考えられ、既に知られている。
さらに加えて、クロック供給元に近い側のクロック供給配線に多数のバッファが挿入された場合、後段のデータ処理回路50でデータを受け取るためのタイミングマージン(セットアップタイム)が十分確保できず、高速化の足枷となる。
実施形態1では、パイプラインADCにおいて、タイミング信号を後段回路から前段回路に順番に供給する一態様を説明する。
図4は、実施形態1の半導体集積回路の構成例について説明する図である。図4は、半導体集積回路が上述した物理制約を受けた場合に、ステージ後段からタイミング信号を供給した場合のパイプラインADCを動作させるための半導体集積回路の構成例である。
半導体集積回路は、クロック生成回路10、タイミング信号生成回路21、ステージ1(30−1)からステージN(30−n)(N、nは1以上の整数、以下の各実施形態も同様)、調整部40、およびデータ処理回路50を備える。以降、ステージ1(30−1)をステージ1、ステージ2(30−2)をステージ2、以下同様にステージN(30−n)をステージNと記載する。
タイミング信号生成回路21は、基準クロック信号を受け取り、基準クロック信号に基づいて、サンプルホールド回路を動作させるタイミングを指示するタイミング信号(例えば、サンプルホールドクロック信号)を生成する。
ステージ1からステージNは、サンプルホールド回路を有する複数の処理回路の一例であり、前段回路から後段回路へシリアルに処理を実行する。
調整部40は、調整または補正を行う回路であり、例えば、遅延調整、データ補正(データコレクション)を行う。調整部40は、例えばデータ補正回路(デジタルコレクション回路)、遅延調整回路を有する。
データ処理回路50は、サンプルホールド回路を有する複数の処理回路(例えば、ステージ1からステージN)が出力した処理データを受け取り、後段に出力する。図4では、データ処理回路50は、ステージ1からステージNが出力したデータを、調整部40を介して、Nビットの処理データとして受け取る。
実施形態1では、パイプラインADCについて説明したが、サンプルホールド回路がシリアルに処理されている他の処理系統の一態様について説明する。
図6は、実施形態2の半導体集積回路の構成例について説明する図である。図6は、物理制約を受けた半導体集積回路であって、処理系統の処理後段からクロック信号を供給した場合のS/H回路を含む回路をシリアルに動作させるための半導体集積回路の構成例である。
タイミング信号生成回路22は、回路1から回路Nの後段回路から前段回路の順番にタイミング信号(例えば、サンプルホールドクロック信号)を供給するように、回路1から回路Nと接続する。
データ処理回路50は、複数の処理回路が出力した処理データ(例えば、回路1から回路Nの各回路が後段の回路へ順番に出力した処理データ)を、回路Nから受け取る。
また、サンプルホールド回路がシリアルに処理されている処理系統であれば、それが1つでも複数でもその系統内の後段からクロック信号を供給すれば、同様の効果を得ることができる。
なお、サンプルホールド回路がシリアルに処理される処理系統であれば、同じ機能ブロック内に限らず、例えばPGA(Programable Gain Amplifier)のような機能ブロックが前段に接続されていても同様の効果を得ることができる。例えば、回路1から回路Nの処理系統は、回路1がPGA、それ以降(回路2から回路Nまで)がパイプラインADCという構成であってもよい。
なお、本明細書において、前段回路から後段回路へシリアルに処理とは、処理系統内でアナログ信号を受け取る順に処理することであり、例えば、処理系統が回路1から回路Nのときには、回路1、回路2、・・・回路N−1、回路Nの順に処理することである。また、後段回路から前段回路の順番にとは、処理系統内でアナログ信号を受け取る順番とは逆の回路の順番であり、例えば、処理系統が回路1から回路Nのときには、回路N、回路N−1、・・・、回路2、回路1の順である。
実施形態3では、実施形態2の構成例に制御回路を加えた構成例を説明する。
図7は、実施形態3の半導体集積回路の構成例について説明する図である。図7は、物理制約を受けた半導体集積回路であって、処理系統の処理後段からクロック信号を供給し、S/H回路を含む制御回路への制御信号も処理後段から供給した場合の半導体集積回路の構成例である。
半導体集積回路は、クロック生成回路10、タイミング信号生成回路23、データ処理回路50、複数の処理回路としての回路1から回路N、および、複数の制御回路として制御回路1(70−1)から制御回路N(70−N)を備える。本実施形態では、制御回路1(70−1)を制御回路1、制御回路2(70−2)を制御回路2、以下同様に制御回路N(70−n)を制御回路Nと記載する。図7の半導体集積回路は、図4の構成に、制御回路1から制御回路Nを追加した構成例である。
タイミング信号生成回路23は、タイミング信号(例えば、サンプルホールドクロック信号)に基づく制御クロック信号を、後段の制御回路Nから前段の制御回路1の順番に供給するように複数の制御回路と接続する。タイミング信号生成回路23は、複数の制御回路を制御する制御クロック信号として、例えば、タイミング信号としてのサンプルホールドクロック信号を用いてもよいし、サンプルホールドクロック信号に基づいて、制御クロック信号を生成してもよい。また、タイミング信号生成回路23は、タイミング信号に基づいて制御データ(ctl_data1)を、複数の制御回路の初段回路(制御回路1)に供給するように接続する。
図7の回路1から回路Nはサンプルホールド回路を含む回路群であり、制御回路1から制御回路Nは回路1から回路Nをそれぞれ制御するための順序回路となっている。
実施形態4では、パラレルシリアル変換回路がパラレルシリアル変換したアナログ信号を、S/H回路に入力する構成例を説明する。
図8は、実施形態4の半導体集積回路の構成例について説明する図である。図9は、図8のパラレルシリアル変換回路の一例について説明する図である。図10は、実施形態4の半導体集積回路の動作例を説明するタイミングチャートである。
図8は、物理制約を受けた半導体集積回路であって、パラレルシリアル変換回路が複数のアナログ信号(Ain_1〜Ain_n)を受け、複数の制御回路がパラレルシリアル変換回路を制御し、リタイミング回路が、サンプルホールドクロック信号に基づいて(サンプルホールドクロック信号基準で)、複数の制御回路を制御する半導体集積回路の構成例である。
リタイミング回路90は、回路1の初段に供給されるサンプルホールドクロック信号shck_1(タイミング信号)を、受け取るように接続される。また、リタイミング回路90は、受け取ったサンプルホールドクロック信号shck_1に基づいて、複数の制御回路の基準信号(基準値、基準データ)としての制御データ(ctl_data2)を、複数の制御回路の初段(制御回路1)に供給するように接続される。
タイミング信号生成回路24は、制御回路1から制御回路Nへ、サンプルホールドクロック信号shck_1を基準とした制御クロック信号ck_1〜ck_nを、後段の制御回路Nから入力(供給)するように(例えば、制御クロック信号ck_n、ch_n−1、・・・、ck_1の順に供給するように)、制御回路1から制御回路Nと接続する。例えば図8のように、半導体集積回路は、タイミング信号生成回路24が、サンプルホールドクロック信号を、回路1に供給した後に、制御回路Nに供給し、順次前段の制御回路に供給するようにクロック供給線(制御クロック供給線)が配線される。
リタイミング回路90は、サンプルホールドクロック信号shck_1で同期化した制御データ(ctl_data2)を制御回路1側から入力する。これにより、図10のように、パラレルシリアル変換回路80の出力がアナログ信号(Ain)として回路1に入力され、回路1は、必ずパラレルシリアル変換が終わる前のデータをサンプルホールドすることができる。
なお、図8は、リタイミング回路90を、タイミング信号生成回路24内に配置する構成例を示したが、タイミング信号生成回路90とは別の回路として配置してもよいし、タイミング信号生成回路24がリタイミング回路90の機能を実行するように構成してもよい。
上記各実施形態では、半導体集積回路内で、サンプルホールド回路の処理系統の後段からクロック信号(例えば、タイミング信号、制御クロック信号)を供給していたが、処理系統内のブロックが更に大きく離れているときなどは、半導体集積回路の外側の配線を用いてクロック信号を供給してもよい。例えば、クロック信号を一旦半導体集積回路外に出力した後、例えばパッケージのインターポーザでクロック信号を供給してもいいし、PCB(Printed Circuit Board、プリント基板)経由でクロック信号を供給してもよい。これにより、配線(クロック供給線)とバッファとによる大幅な遅延を削減することができる。
例えば、サンプルホールド回路間、例えば各サンプルホールド回路間の距離が離れている場合には、隣り合う回路間それぞれのクロック信号の供給経路を、パッケージ内に設ける、または、PCB内に設けることが好ましい。また、例えば、回路1から回路Nのうちの隣り合う回路M−1と回路M(Mは1〜Nの整数)との間の距離が離れている場合には、回路M−1と回路Mとの間のクロック信号の供給経路を、パッケージ内に設ける、または、PCB内に設けることが好ましい。これにより、チップ内にクロック供給線の配線とバッファとを配置するより、遅延を削減することができる。
また、実施形態3、4では、複数の処理回路(例えば、回路1から回路N)と、複数の制御回路(例えば、制御回路1(70−1)から制御回路N(70−n)、または制御回路1(71−1)から制御回路N(71−n))を同数として説明したが、数が異なる場合を排除するものではなく、処理回路と制御回路の数が異なる場合であってもよい。
また、上記各実施形態は、一つまたは複数の実施形態と組み合わせることが可能である。
20〜24 タイミング信号生成回路
30−1〜30−n ステージ(ステージ1からステージN)
40 調整部
50 データ処理回路
60−1〜60−n 回路(回路1から回路N)
70−1〜70−n、71−1〜71−n 制御回路(制御回路1から制御回路N)
80 パラレルシリアル変換回路
90 リタイミング回路
Claims (7)
- サンプルホールド回路を有する複数の処理回路と、
基準クロック信号を受け取り、前記基準クロック信号に基づいて、前記サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備え、
前記複数の処理回路は、前段回路から後段回路へシリアルに処理を実行し、
前記タイミング信号生成回路は、前記タイミング信号を、前記後段回路から前記前段回路の順番に供給するように接続された
ことを特徴とする半導体集積回路。 - 前記複数の処理回路が出力した処理データを受け取るデータ処理回路をさらに備え、
前記タイミング信号生成回路は、前記タイミング信号を、前記データ処理回路へ供給するように接続されていることを特徴とする請求項1に記載の半導体集積回路。 - 順路回路を有し、シリアルに接続された複数の制御回路を、さらに備え、
前記タイミング信号生成回路は、前記タイミング信号に基づく制御クロック信号を、後段の制御回路から前段の制御回路の順番に供給するように接続された
ことを特徴とする請求項1または2に記載の半導体集積回路。 - パラレルデータをシリアルデータに変換して、前記複数の処理回路の初段に入力するパラレルシリアル変換回路と、
前記タイミング信号を、前記複数の処理回路の初段の処理回路に供給した後に受け取るように接続され、受け取った前記タイミング信号に基づいて、前記複数の制御回路の基準信号を、前記複数の制御回路の初段の制御回路に供給するように接続されたリタイミング回路と、をさらに備え、
前記複数の制御回路は、前記基準信号を用いて、前記初段の制御回路からシリアルに処理を実行して前記パラレルシリアル変換回路を制御し、
前記タイミング信号生成回路は、前記制御クロック信号として前記タイミング信号を、前記初段の処理回路に供給した後、前記複数の制御回路の後段から前段の順番に供給するように接続された
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記タイミング信号を供給する供給経路を、パッケージ内に設ける
ことを特徴とする請求項1ないし4のいずれか一項に記載の半導体集積回路。 - 前記タイミング信号を供給する供給経路を、プリント基板内に設ける
ことを特徴とする請求項1ないし4のいずれか一項に記載の半導体集積回路。 - サンプルホールド回路を有し、前段回路から後段回路へシリアルに処理を実行する複数の処理回路と、基準クロック信号を受け取り、前記基準クロック信号に基づいて、前記サンプルホールド回路を動作させるタイミングを制御するタイミング信号を生成するタイミング信号生成回路と、を備える半導体集積回路のクロック供給方法であって、
前記タイミング信号生成回路が、前記タイミング信号を、前記後段回路から前記前段回路の順番に供給する
ことを特徴とする半導体集積回路のクロック供給方法。
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