JP2002510106A

JP2002510106A - 動的電力管理環境におけるデータパスクロックスキュー管理

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Publication number: JP2002510106A
Application number: JP2000541660A
Authority: JP
Inventors: イグナティウストジャンドラスウィタ，
Original assignee: イグナティウストジャンドラスウィタ，
Priority date: 1998-04-01
Filing date: 1999-03-29
Publication date: 2002-04-02
Also published as: TW428129B; US6049883A; WO1999050821A1; EP1066620A1; CN1137425C; CN1357135A

Abstract

(57)【要約】コスト効率的でかつ節電を可能にするクロックゲーティング装置が提供される。クロックゲーティング装置は、クロックスキューの問題を防ぎながら、データを処理するために使用されるデータパスを必要に応じてイネーブルまたはディセーブルすることを可能にするように実現される。クロックゲーティング装置は、複数のクロックゲーティング回路を含む。各データパスにつき１つのクロックゲーティング回路が実現される。第１の実施形態において、データパスは全てデータを第１の方向に伝搬し、これらのデータパスは最終的にノードにおいて合流しており、一方、クロックゲーティング回路は、（第１の方向とは反対の）第２の方向にクロック信号を伝搬するようにカスケード接続されている。第２の実施形態において、互いに対して排他的な平行データパスがデータを第１の方向に伝搬し、そして、クロックゲーティング回路は、第１の方向とは反対の第２の方向にクロック信号を伝搬するようにカスケード接続されている。

Description

【発明の詳細な説明】

【０００１】（発明の属する技術分野）本発明は、広義には、コンピュータシステムに関し、より具体的にはクロック
ゲーティング回路構成を用いたコンピュータ電力管理に関する。

【０００２】（発明の背景）半導体およびコンピュータ技術の進歩によって、コンピュータシステムはより
高速になると同時にサイズが小さくなってきている。今や、デスクトップコンピ
ュータシステム、およびラップトップコンピュータシステムでさえも、小さな部
屋を埋め尽くすほどの大きさであったメインフレームコンピュータの処理速度を
有している。より普及してきている携帯情報端末（ＰＤＡ）のようなハンドヘル
ドコンピュータシステムでさえも、よりパワフルになってきている。コンピュー
タシステムがより小型化、低価格化されるのに伴って、それらに対する要求も増
大し続けている。例えば、グラフィックスおよびビデオ処理を伴うより時間のか
かる複雑なタスクを実行することが求められている。

【０００３】これと同時に、コンピュータシステムがよりパワフルかつより小型化されるの
に伴って、節電に関しても、克服し難い問題が生じている。ハンドヘルドコンピ
ュータシステムは、サイズが小さいので、動作持続時間が限られたバッテリによ
って電力供給される。より高速かつよりパワフルなプロセッサにはより大量の電
力が必要なので、電力を節約してそれによりバッテリ動作持続時間を長くするた
めに革新的な解決手段が求められている。

【０００４】各コンピュータシステム内には、メモリコントローラ、ハードディスクコント
ローラ、グラフィックス／ビデオコントローラ、通信コントローラ、およびその
他の周辺機器コントローラのような、異なる機能を果たすように設計された多数
の集積回路がある。周知であるが、これらの集積回路のそれぞれには、その集積
回路の動作を同期化する際のタイミング基準として用いられるクロック信号が供
給される。概して、集積回路がクロッキングされていることにより消費電力は増
加する。

【０００５】周期的に、ある集積回路は必要とされなくなり、このとき、システム機能に関
していえばアイドル状態になる。それ以外の時は、その集積回路内におけるデー
タの処理および転送を行うあるサブ回路（例えば、組み合わせロジックおよびデ
ータパス）が処理中であるとき、その集積回路内のその他のサブ回路はアイドル
状態である。これらの回路がクロック信号を受信し続けるので、これらの回路が
アイドル状態を保っている間も、それらに対応する集積回路は動かされ続けて大
量の電力を消費する。従って、電力を節約するために、クロックゲーティング回
路構成を用いて、アイドル状態の回路へのクロック信号はディセーブルされる。

【０００６】ここで、従来のクロックゲーティング実現例を示す図１を参照する。図１に示
すように、集積回路１００は、２つの組み合わせロジック回路１０１および１０
２から構成される。組み合わせロジック回路１０１および１０２は、それぞれ、
ビデオおよびグラフィックス回路のようなデータ処理サブ回路を表している。組
み合わせロジック回路１０１および１０２の出力は、最終的には、ミキサ等の組
み合わせロジック回路１０３によって組み合わされて１本のデータパスになる。
集積回路１００のクロックゲーティング回路構成は、ＡＮＤゲート１０７および
ラッチ１０４〜１０６から構成される。ＡＮＤゲート１０３は、入力として、イ
ネーブル信号ＥＮおよびクロック信号ＣＬＫを受信する。ＡＮＤゲート１０７の
出力は、ラッチ１０４〜１０６をトリガする際に用いられる。外部供給源からの
データは、組み合わせロジック回路１０１および１０２へデータ入力として提供
される。それらの入力を処理すると、組み合わせロジック回路１０１および１０
２は、それらの出力をそれぞれラッチ１０４および１０５に提供する。ラッチ１
０４および１０５は、それらの出力を組み合わせロジック回路１０３に提供し、
組み合わせロジック回路１０３は、この入力データを組み合わせて、処理する。
組み合わせロジック回路１０３は、その出力をラッチ１０６に提供する。動作上
、イネーブル信号ＥＮはＡＮＤゲート１０３と組み合わされて、集積回路１００
全体をイネーブルまたはディセーブルする。ＡＮＤゲート１０３およびラッチ１
０４〜１０６は、組み合わされて、集積回路１００のゲーティング回路構成とし
て機能する。

【０００７】このような従来技術によるクロックゲーティング技術においては、必ず、集積
回路全体がイネーブルまたはディセーブルされた状態である。このようなクロッ
クゲーティング回路構成の使用は、それ程複雑化をともなわずに達成できるが、
このような従来技術による方法では、サブ回路を個々にディセーブルすることが
できないので、柔軟性がなく、最も効率的な電力管理技術ではない。

【０００８】ここで、別の従来技術によるクロックゲーティング実現例を示す図２を参照す
る。図２に示されるように、集積回路２００は、２つの組み合わせロジック回路
２０１および２０２から構成される。組み合わせロジック回路２０１および２０
２は、それぞれ、ビデオおよびグラフィックス回路のようなデータ処理サブ回路
を表している。組み合わせロジック回路２０１および２０２の出力は、最終的に
は、ミキサ等の組み合わせロジック回路２０３によって組み合わされて１本のデ
ータパスになる。集積回路２００のクロックゲーティング回路構成は、ＡＮＤゲ
ート２０４〜２０６およびラッチ２０７〜２０９から構成される。ＡＮＤゲート
２０４〜２０６は、入力として、それぞれイネーブル信号ＥＮ１〜ＥＮ３、およ
びクロック信号ＣＬＫを受信する。ＡＮＤゲート２０４〜２０６の出力は、ラッ
チ２０７〜２０９をトリガする際に用いられる。外部供給源からのデータは、組
み合わせロジック回路２０１および２０２へデータ入力として提供される。それ
らの入力を処理すると、組み合わせロジック回路２０１および２０２は、それら
の出力をそれぞれラッチ２０７および２０８に提供する。ラッチ２０７および２
０８の出力は、組み合わせロジック回路２０３に提供され、組み合わせロジック
回路２０３は、入力データを組み合わせて、処理する。組み合わせロジック回路
２０３は、その出力をラッチ２０９に提供する。動作上、イネーブル信号ＥＮ１
〜ＥＮ３はＡＮＤゲート２０４〜２０６と組み合わされて、集積回路２００全体
だけでなく、個々のサブ回路をイネーブルまたはディセーブルする。ラッチ２０
７〜２０９およびＡＮＤゲート２０４〜２０６は、組み合わされて集積回路２０
０についてのクロックゲーティング回路構成として機能する。

【０００９】この従来のクロックゲーティング技術の場合、クロックゲーティング回路構成
は集積回路内の各サブ回路について実現されており、これにより、必要に応じて
選択されたサブ回路または集積回路全体に対するクロック信号をディセーブルす
る。しかし、集積回路の一部に対するクロック信号をディセーブルすると、クロ
ックゲーティング回路構成を有する２つのサブ回路間、および、クロックゲーテ
ィング回路構成を有するサブ回路とクロックゲーティング回路構成を有しないサ
ブ回路との間において、クロックスキュー（即ち、非同期性）を引き起こし得る
。周知であるが、クロックスキューは、無効または間違ったデータのラッチを引
き起こし得る。遅延またはインバータ回路構成を使用することによってクロック
スキューを整流し、これにより、クロックゲーティング回路構成と元のクロック
信号が同期化されていることを確実にすることが可能である。例えば、遅延２１
１〜２１２は、それぞれ、ＡＮＤゲート２０４〜２０５の出力に配置され得る。
これらの遅延は、クロックスキューの問題を最小限に抑える機能を果たす。代替
例においては、インバータ２１０は、ＡＮＤゲート２０６の出力に配置され得る
。インバータ２１０を使用すれば、処理時間が約半クロック分だけ低減され、こ
れにより、クリティカルパスが導入される。しかし、遅延またはインバータ回路
構成２１０〜２１２を使用するということは、集積回路の製造においてさらなる
ハードウェアコストが生じるということを意味する。さらに、遅延２１１〜２１
２のような遅延回路構成を使用すると、集積回路の設計においてコストのかかる
遅延をも引き起こし得る。なぜなら、概して、その集積回路に対してプレース・
ルート処理（ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅｏｐｅｒａｔｉｏｎｓ）を行う
まではクロックスキュー量は求められないからである。

【００１０】従って、効率的でかつコスト効果的なクロックゲーティング電力管理のシステ
ム、装置および方法が必要とされている。

【００１１】（発明の要旨）従って、本発明は、効率的でかつコスト効果的なクロックゲーティング電力管
理のシステム、装置および方法を提供する。

【００１２】本発明は、互いに結合された複数のデータパスに接続されたクロックゲーティ
ング装置を用いて上記の必要性を満たす。データパスを用いて、全てのデータが
第１の方向に伝搬するようにデータを処理する。クロックゲーティング装置自体
は、クロック信号が第１の方向とは反対の第２の方向に伝搬するように、互いに
カスケード接続されたクロックゲーティング回路を備えている。各クロックゲー
ティング回路は、複数のデータパスのうちの対応するデータパスに結合され、こ
れにより、必要に応じて、クロックゲーティング回路構成が対応するデータパス
をイネーブルまたはディセーブルすることが可能になる。

【００１３】ある実施形態において、最終的に合流して１本のデータパスになるデータパス
な平行データパスである。さらに、この実施形態において、データは、あらゆる
所与の時点において、平行データパスの２つ以上に沿って処理および伝搬可能で
ある。別の実施形態において、データパスは共通ノードから分岐する。さらに、
データは、あらゆる所与の時点において、分岐したデータパスの１つに沿っての
み処理および伝搬可能である。

【００１４】各クロックゲーティング回路構成は、ラッチ回路およびロジックゲートをさら
に備えている。ラッチ回路は、対応するデータパスに接続されている。ラッチ回
路の出力は、第１の方向において後段ステージのデータパスに接続されている。
ロジックゲートは、入力として、カスケード化されたクロック信号、および、イ
ネーブルまたはディセーブル信号を受信する。ロジックゲートは、第２の方向に
おいてラッチ回路および後段ステージクロックゲーティング回路構成をクロッキ
ングするための出力を提供する。

【００１５】本発明の全ての特徴および利点は、添付の図面と組み合わせて考慮されるべき
以下の本発明の好適な実施形態の詳細な説明から明らかになるだろう。

【００１６】（発明の詳細な説明）以下の本発明の詳細な説明においては、本発明が完全に理解されるように、多
数の具体的な細部を記載する。しかし、これらの具体的な細部がなくても、本発
明を実施することが可能であることは、当業者には自明である。別の例として、
本発明の局面を不必要に分かり難くしないように、周知である方法、手順、部材
および回路については詳細に説明していない。以下の本発明の詳細な説明では、
グラフィックス／ディスプレイコントローラおよびフラットパネルインターフェ
ースが関与する分野における用途を記載しているが、通信、コアロジック、中央
処理装置（ＣＰＵ）等のような複数のデータパスが関与するいかなる用途にも本
発明が適用可能であることが理解されるだろう。

【００１７】本発明の第１の実施形態によれば、共通ノードにおいて最終的に合流する全て
のデータパスおよびサブパスにおけるデータの伝搬方向とは反対の方向に伝搬す
るカスケード式クロックゲーティング回路構成を実現することによって、必要に
応じて個々のデータパスおよびサブパスを選択的にディセーブルおよびイネーブ
ルすることができる。この実施形態において、互いに平行な１つ以上のデータパ
スが、あらゆる所与の時点において、データを処理および伝搬することができる
。本発明の第１の実施形態によれば、データパスおよびサブパスのクロックスキ
ューが予測可能かつ所望の順序で生じるので、無効なデータをラッチさせ得るク
ロックスキューの問題を制御するために遅延回路構成を設ける必要がない。

【００１８】この実施形態（即ち、グラフィックス／ディスプレイコントローラ）において
、本発明は、動的電力管理を提供する。なぜなら、本発明は、ビデオ、グラフィ
ックスまたはカーソルデータパスを必要に応じて個々にイネーブルまたはディセ
ーブルすることを可能にするからである。これは、データパス（例えば、ビデオ
、グラフィックスおよびカーソルデータパス）の全てがオンまたはオフのいずれ
かである現状の従来技術とは対照的である。このような従来技術は、電力効率が
低い。従来技術の非効率さの一例として、グラフィックス／ディスプレイにおけ
るカーソルデータパスを考える。一般に、カーソル領域は非常に小さい。より具
体的には、各ディスプレイライン上において、カーソルデータはディスプレイラ
イン幅の１％〜２％しか必要としない。よって、本発明においては、カーソル領
域の外側（例えば、ディスプレイライン幅の９８％〜９９％）において、カーソ
ルデータパスを駆動するクロックを動的にパワーダウンして、これにより、大量
の電力を節約することができる。本発明のこの局面を、カーソルデータパスが常
に（例えば、ディスプレイライン全体について）クロッキングされる従来技術と
比較してみればよい。しかし、本発明の節電に関する局面と同じくらい重要なの
は、従来技術によるクロックゲーティング回路の場合に通常問題となるクロック
スキューの問題を防ぐという本発明の局面である。

【００１９】図３は、一例として、本発明を実現または実施できるコンピュータシステム３
００のハイレベル図を示す。より具体的には、コンピュータシステム３００は、
ラップトップまたはハンドヘルドコンピュータシステムであり得る。コンピュー
タシステム３００は例示的なものに過ぎず、本発明が、デスクトップコンピュー
タシステム、汎用コンピュータシステム、埋め込まれたコンピュータシステム等
を含む多数の異なるコンピュータシステム内で動作し得ることが理解される。

【００２０】図３に示すように、コンピュータシステム３００は、集積型プロセッサ回路３
０１、周辺機器コントローラ３０２、リードオンリーメモリ（ＲＯＭ）３０３、
およびランダムアクセスメモリ（ＲＡＭ）３０４を含む、高集積度システムであ
る。この高集積度アーキテクチャによって、電力が節約できる。コンピュータシ
ステムアーキテクチャ３００は、集積型プロセッサ回路３０１に設けられていな
い複雑および／または高ピン周辺機器とのインターフェースする必要がある場合
には、周辺機器コントローラをも含み得る。

【００２１】一端において、周辺機器コントローラ３０２が集積型プロセッサ回路３０１に
接続されており、他端においては、ＲＯＭ３０３およびＲＡＭ３０４が集積型プ
ロセッサ回路３０１に接続されている。集積型プロセッサ回路３０１は、処理装
置３０５と、メモリインターフェース３０６、グラフィックス／ディスプレイコ
ントローラ３０７、ダイレクトメモリアクセス（ＤＭＡ）コントローラ３０８、
エンコーダ／デコーダ（ＣＯＤＥＣ）インターフェース３０９、パラレルインタ
ーフェース３１０、シリアルインターフェース３１１、入力デバイスインターフ
ェース３１２、およびフラットパネルインターフェース（ＦＰＩ）３１３を含む
コアロジック機能部とを備えている。処理装置３０５は、中央処理装置（ＣＰＵ
）、メモリ管理装置（ＭＭＵ）を命令／データキャッシュと統合する。

【００２２】ＣＯＤＥＣインターフェース３０９は、オーディオソースおよび／またはモデ
ムを集積型プロセッサ回路３０１に対して接続するためのインターフェースを提
供する。パラレルインターフェース３１０は、ハードディスク、プリンタ等のよ
うなパラレル入力／出力（Ｉ／Ｏ）デバイスの集積型プロセッサ回路３０１への
接続を可能にする。シリアルインターフェース３１１は、汎用非同期受信機送信
機（ＵＡＲＴ）のようなシリアルＩ／Ｏデバイスをパラレルインターフェース３
１０に接続するためのインターフェースを提供する。入力デバイスインターフェ
ース３１２は、キーボード、マウスおよびタッチパッドのような入力デバイスを
集積型プロセッサ回路３０１に接続するためのインターフェースを提供する。

【００２３】ＤＭＡコントローラ３０８は、メモリインターフェース３０６を介してＲＡＭ
３０４に格納されたデータにアクセスし、このデータを、ＣＯＤＥＣインターフ
ェース３０９、パラレルインターフェース３１０、シリアルインターフェース３
１１または入力デバイスインターフェース３１２に接続された周辺デバイスに提
供する。グラフィックス／ディスプレイコントローラ３０７は、メモリインター
フェース３０６を介して、ＲＡＭ３０４からビデオ／グラフィックスデータを要
求し、これにアクセスする。その後、グラフィックス／ディスプレイコントロー
ラ３０７は、このデータを処理し、処理済みデータをフォーマットし、そして、
フォーマットされたデータを、液晶ディスプレイ（ＬＣＤ）、陰極線管（ＣＲＴ
）またはテレビジョン（ＴＶ）モニタのようなディスプレイデバイスに送信する
。ディスプレイデバイスがＬＣＤの場合、グラフィックス／ディスプレイコント
ローラ３０７からの処理済みデータは、ＬＣＤに伝達する前に、先ずフラットパ
ネルインターフェース３１３に送信される。フラットパネルインターフェース３
１３は、表示用の異なる色相またはグレイスケールをさらに加えることによって
、このデータをさらに処理する。さらに、薄膜トランジスタ（ＴＦＴ）ＬＣＤ（
アクティブマトリクスＬＣＤとも呼ばれる）を用いるのか、あるいは、スーパー
ツイスティッドネマティック（ＳＴＮ）ＬＣＤ（パッシブマトリクスＬＣＤとも
呼ばれる）を用いるのかに応じて、フラットパネルインターフェース３１３は、
このディスプレイのタイプに合うようにデータをフォーマットする。さらに、モ
ノクロＬＣＤが用いられる場合には、ＦＰＩ３１３は、カラーデータからモノク
ロデータへの変換を可能にする。ディスプレイデバイスが陰極線管（ＣＲＴ）の
場合、処理済みデータは、ＣＲＴに送信される前に、デジタル−アナログコンバ
ータ（ＤＡＣ）に提供される。コンピュータシステム３００において、集積型プ
ロセッサ回路３０１をＲＯＭ３０３およびＲＡＭ３０４に接続するのに１本のメ
モリバスを用いている。

【００２４】第１の実施形態の場合、本発明は、グラフィックス／ディスプレイコントロー
ラ３０７の一部として実現される。以下、グラフィックス／ディスプレイコント
ローラ３０７をより詳細に示す図４を参照する。おおまかに言って、グラフィッ
クス／ディスプレイコントローラ３０７は、メモリインターフェース３０６を介
してメモリ（即ち、ＲＯＭ３０３またはＲＡＭ３０４）から受信された対応する
ビットマップデータタイプを処理するために使用されるハードウェアカーソル４
０１、グラフィックス４０２、およびビデオ４０３の３つのモジュールから構成
される。従って、グラフィックス／ディスプレイコントローラ３０７は、３本の
別々の内部データパスを有する。

【００２５】本発明の第１の実施形態によれば、ハードウェアカーソル、グラフィックスお
よびビデオに関連付けられたビットマップデータは、合流してミキサ４０４に提
供される前に、別々に処理される。ミキサ４０４は、ハードウェアカーソル（例
えば、マウスの位置）、グラフィックス（例えば、ソフトウェア生成されたイメ
ージおよびバックグラウンド）、およびビデオ（例えば、動画およびイメージ）
間の優先表示スキームを実現する。ミキサ４０４の出力は、ＦＰＩ３１３への表
示データの流れを制御するラッチ回路４０５に提供される。フラットパネルディ
スプレイの代わりに陰極線管（ＣＲＴ）が用いられる場合、ＤＡＣ４０７のよう
なＤＡＣを組み込めば、ディスプレイ表示データを表示用アナログ信号に変換す
ることができる。

【００２６】ラッチ回路４０５は、ＦＰＩ３１３からの伝搬クロック信号およびイネーブル
信号ＥＮ１を入力として受信するＡＮＤゲート４０６によってクロッキングされ
る。その際、ＡＮＤゲート４０６は、伝搬クロック信号およびイネーブル信号Ｅ
Ｎ１が共にハイであればハイ信号を出力する。そうでなければ、ＡＮＤゲート４
０６は、ロー信号を出力する。換言すれば、ラッチ回路４０５およびＡＮＤゲー
ト４０６は組み合わされて、グラフィックス／ディスプレイコントローラ３０７
（または第１ステージとして知られる）をイネーブルまたはディセーブルするク
ロックゲーティング回路構成として機能する。イネーブル信号ＥＮ１は、処理装
置３０５のＣＰＵによってプログラムされる制御レジスタ（図示せず）、あるい
は、電力管理回路（これも図示せず）を発信源とし得る。本実施形態によれば、
表示データの流れる方向は、伝搬クロック信号とは反対である。本発明における
クロックゲーティング回路構成はＡＮＤゲートおよびイネーブル信号（例えば、
ＡＮＤゲート４０６およびイネーブル信号ＥＮ１）を用いて実現されているが、
このクロックゲーティング回路構成が、ＯＲゲートおよびディセーブル信号、あ
るいは、他のロジックゲートの組み合わせを用いても等価に実現できることは当
業者には明らかである。

【００２７】以下、ハードウェアカーソルモジュール４０１をより詳細に示す図５を参照す
る。図５に示すように、ハードウェアカーソルモジュール４０１は、シリアライ
ザ（ｓｅｒｉａｌｉｚｅｒ）５０１と、ラッチ回路５０２と、ＡＮＤゲート５０
３とを含む。好適な実施形態において、ラッチ回路５０２は、Ｄタイプラッチ回
路である。しかし、他のマスタ−スレーブラッチタイプを同様に用いてもよいこ
とが理解される。

【００２８】シリアライザ５０１は、メモリインターフェース３０６からの情報データ信号
を入力として受信する。メモリインターフェースは任意の幅を有し得るが、本実
施形態においては、メモリインターフェース３０６は、１２８ビット幅のインタ
ーフェースを有する。本実施形態において、ハードウェアカーソルの各ピクセル
は、２ビットのデータによって表される。従って、１２８データビット中に６４
ピクセルが存在する。従って、シリアライザ５０１は、１２８ビット幅のデータ
ストリームを２ビット幅のシリアルデータストリームに変換し、ここで、シリア
ライザ５０１は、各クロックサイクル毎に２ビットのデータを出力する。シリア
ライザ５０１の出力は、ＡＮＤゲート５０３の出力によって駆動されるラッチ回
路５０２に入力として提供される。ＡＮＤゲート５０３は、その入力として、Ａ
ＮＤゲート４０６からの伝搬クロック信号およびイネーブル信号ＥＮ２を有する
。ラッチ回路５０２は、同時に２ビットのデータを処理する能力を有する。ラッ
チ回路５０２が、Ｄタイプラッチまたは他のタイプのラッチの組み合わせを用い
て容易に設計され得ることが当業者には明らかなはずである。

【００２９】対応物であるイネーブル信号ＥＮ１と同様に、イネーブル信号ＥＮ２は、処理
装置３０５のＣＰＵによってプログラムされる制御レジスタ（図示せず）内のビ
ット、あるいは、カーソルアクティブ領域の間にカーソルロジックをイネーブル
する電力管理回路（図示せず）を発信源とし得る。ＡＮＤゲート５０３は、伝搬
クロック信号およびイネーブル信号ＥＮ１が共にハイであればハイ信号を発生す
る。そうでなければ、ＡＮＤゲート５０３は、ロー信号を出力する。従って、Ａ
ＮＤゲート５０３およびラッチ回路５０２は組み合わされて、ハードウェアカー
ソルモジュール４０１を必要に応じてイネーブルまたはディセーブルすることを
可能にするハードウェアカーソルモジュール４０１（または第２ステージ）のた
めのクロックゲーティング回路構成として機能する。ラッチ回路５０２の出力は
、ミキサ４０４に提供される。

【００３０】以下、グラフィックスモジュール４０２をより詳細に示す図６を参照する。図
６に示すように、グラフィックスモジュール４０２は、シリアライザ６０１と、
シリアライザ６０２と、ラッチ回路６０３と、ラッチ回路６０４と、ＡＮＤゲー
ト６０５と、ＡＮＤゲート６０６と、マルチプレクサ６０７と、ラッチ回路６０
８と、ＡＮＤゲート６０９と、カラーパレット６１０と、ラッチ回路６１１と、
ＡＮＤゲート６１２とを含む。好適な実施形態において、ラッチ回路６０３、６
０４、６０８および６１１は、Ｄタイプラッチである。しかし、他のラッチタイ
プも使用可能であることが理解される。

【００３１】ＡＮＤゲート６０５、６０６、６０９および６１２は、互いにカスケード接続
されている。より詳細には、ＡＮＤゲート６０５および６０６は、入力として、
ＡＮＤゲート６０９の出力を受信する。ＡＮＤゲート６０９は、入力として、Ａ
ＮＤゲート６１２の出力を受信する。ＡＮＤゲート６１２は、一方の入力として
、ＡＮＤゲート４０６の出力を受信する。ＡＮＤゲート６０５、６０６、６０９
および６１２の他方の入力は、それぞれ、イネーブル信号ＥＮ５、ＥＮ６、ＥＮ
４およびＥＮ３に接続されている。以下により詳細に説明するように、ＡＮＤゲ
ート６０５、６０６、６０９および６１２の出力は、それぞれ、ラッチ回路６０
３、６０４、６０８および６１１を駆動するために用いられる。ＡＮＤゲート６
０５および６０６によって駆動されるサブ回路をまとめて第４ステージと呼び、
ＡＮＤゲート６０９によって駆動されるサブ回路をまとめて第３ステージと呼び
、ＡＮＤゲート６１２によって駆動されるサブ回路をまとめて第２ステージと呼
ぶ。よって、イネーブル信号ＥＮ３〜ＥＮ６を用いて、グラフィックスモジュー
ル４０２の異なるステージを選択的にディセーブルすることができる。図示のよ
うに、表示データの流れる方向は、伝搬クロック信号の方向の反対である。

【００３２】シリアライザ６０１および６０２は、入力として、メモリインターフェース３
０６からの情報データ信号を受信する。上述のように、メモリインターフェース
３０６は任意の幅を有し得るが、本実施形態においては、迅速なデータ転送およ
びボトルネックの低減を確実にするために、メモリインターフェース３０６は１
２８ビット幅のインターフェースを有する。本実施形態において、グラフィック
スモジュール４０２は、１ビット／ピクセルおよび２ビット／ピクセルを含む異
なる解像度モードを処理するように設計されている。従って、グラフィックスモ
ジュール４０２は多数のデータサブパスを有する。ここで、各データサブパスは
、異なる解像度モードでグラフィックスデータを処理するために使用される。グ
ラフィックスモジュール４０２を改変して８ビット、１６ビット、２４ビット、
３２ビット／ピクセル等のような他の解像度モードを処理できるようにすること
が容易であることは当業者には明らかなはずである。

【００３３】従って、シリアライザ６０１は、１２８ビット幅のデータストリーム入力を２
ビット幅のシリアルデータストリーム出力に変換するために用いられ、シリアラ
イザ６０２は、１２８ビット幅のデータストリーム入力を１ビット幅のシリアル
データストリーム出力に変換するために用いられている。シリアライザ６０１の
出力は、ＡＮＤゲート６０５の出力によって駆動されるラッチ回路６０３に入力
として提供される。ラッチ回路６０３は、同時に２ビットのデータを処理する能
力を有する。ラッチ回路６０３が、Ｄタイプラッチまたは他のタイプのマスタ−
スレーブラッチの組み合わせを用いて容易に設計され得ることが当業者には明ら
かなはずである。

【００３４】ＡＮＤゲート６０５は、その入力として、（ＡＮＤゲート６０９からの）伝搬
クロック信号と、処理装置３０５のＣＰＵによってプログラムされる制御レジス
タ（図示せず）内のビット、あるいは、電力管理回路（図示せず）を発信源とし
得るイネーブル信号ＥＮ５とを有する。ＡＮＤゲート６０５は、伝搬クロック信
号およびイネーブル信号ＥＮ５が共にハイであればハイ信号を出力する。そうで
なければ、ＡＮＤゲート６０５は、ロー信号を出力する。従って、ＡＮＤゲート
６０５およびラッチ回路６０３は組み合わされて、グラフィックスモジュール４
０２内部にある２ビット／ピクセルデータパス（第４ステージの一部）用のクロ
ックゲーティング回路構成として機能する。ラッチ回路６０３の出力は、マルチ
プレクサ６０７の入力として提供される。

【００３５】同様に、シリアライザ６０２の出力は、ＡＮＤゲート６０６の出力によって駆
動されるラッチ回路６０４に入力として提供される。ＡＮＤゲート６０６は、入
力として、（ＡＮＤゲート６０９からの）伝搬クロック信号と、処理装置３０５
のＣＰＵによってプログラムされる制御レジスタ（図示せず）内のビット、ある
いは、電力管理回路（図示せず）を発信源とし得るイネーブル信号ＥＮ６とを有
する。ＡＮＤゲート６０６は、伝搬クロック信号およびイネーブル信号ＥＮ６が
共にハイであればハイ信号を発生する。そうでなければ、ＡＮＤゲート６０６は
、ロー信号を出力する。従って、ＡＮＤゲート６０６およびラッチ回路６０４は
組み合わされて、グラフィックスモジュール４０２内部にある２ビット／ピクセ
ルデータパス（第４ステージの一部）用のクロックゲーティング回路構成として
機能する。ラッチ回路６０４の出力は、マルチプレクサ６０７への第２の入力と
して提供される。

【００３６】選択信号ＳＥＬによって示される選択されたモードに応じて、マルチプレクサ
６０７は、ラッチ回路６０３の出力またはラッチ回路６０４の出力のいずれかを
、その出力に通過させる。選択信号ＳＥＬは、ＣＰＵによってプログラムされる
制御レジスタ（図示せず）を発信源とし得る。好適な実施形態において、選択信
号ＳＥＬがハイであり、所望のグラフィックス解像度モードが２ビット／ピクセ
ルである場合、ラッチ回路６０３の出力が出力に通過する。一方、選択信号ＳＥ
Ｌがローであり、所望のグラフィックス解像度モードが１ビット／ピクセルであ
る場合、ラッチ回路６０４の出力が出力に通過することを可能にする。

【００３７】マルチプレクサ６０７の出力は、ＡＮＤゲート６０９の出力によって駆動され
るラッチ回路６０８への入力として提供される。ラッチ回路６０８が、Ｄタイプ
ラッチまたは他のタイプのラッチの組み合わせを用いて容易に設計され得ること
が当業者には明らかなはずである。ＡＮＤゲート６０９は、その入力として、（
ＡＮＤゲート６１２からの）伝搬クロック信号と、処理装置３０５のＣＰＵによ
ってプログラムされる制御レジスタ（図示せず）内のビット、あるいは、電力管
理回路（図示せず）を発信源とし得るイネーブル信号ＥＮ４とを有する。ＡＮＤ
ゲート６０９は、伝搬クロック信号およびイネーブル信号ＥＮ４が共にハイであ
ればハイ信号を発生する。そうでなければ、ＡＮＤゲート６０９は、ロー信号を
出力する。従って、ＡＮＤゲート６０９およびラッチ回路６０８は組み合わされ
て、マルチプレクサ６０７（第３ステージ）用のクロックゲーティング回路構成
として機能する。

【００３８】ラッチ回路６０８の出力は、カラーマップグラフィックスデータに対するカラ
ーパレット６１０への入力として提供される。好適な実施形態において、カラー
パレット６１０は、ランダムアクセスメモリ（ＲＡＭ）を用いて実現されるルッ
クアップテーブルである。ラッチ回路６０８からのグラフィックスデータをイン
デックスとして用いて、カラーパレット６１０は、対応するカラーグラフィック
スピクセルデータをルックアップするために用いられる。好ましくは、カラーパ
レット６１０から検索された各カラーグラフィックスピクセルは、赤８ビット、
緑８ビットおよび青８ビットの２４ビットＲＧＢによって表される。

【００３９】カラーパレット６１０の出力は、ＡＮＤゲート６１２によって駆動されるラッ
チ回路６１１への入力として提供される。ラッチ回路６１１は、同時に２４デー
タビットを処理する能力を有する。ラッチ回路６１１が、Ｄタイプラッチまたは
他のタイプのラッチの組み合わせを用いて容易に設計され得ることが当業者には
明らかなはずである。ＡＮＤゲート６１２は、入力として、（ＡＮＤゲート４０
６からの）伝搬クロック信号と、処理装置３０５のＣＰＵによってプログラムさ
れる制御レジスタ（図示せず）内のビット、あるいは、電力管理ロジック回路（
図示せず）を発信源とし得るイネーブル信号ＥＮ３とを有する。ＡＮＤゲート６
１２は、伝搬クロック信号およびイネーブル信号ＥＮ３が共にハイであればハイ
信号を発生する。そうでなければ、ＡＮＤゲート６１２は、ロー信号を出力する
。従って、ＡＮＤゲート６１２およびラッチ回路６１１は組み合わされて、カラ
ーパレット６１０（第２ステージとして知られる）用のクロックゲーティング回
路構成として機能する。ラッチ回路６１１の出力は、ミキサ４０４への出力とし
て提供される。

【００４０】以下、ビデオモジュール４０３を示す図７を参照する。ビデオモジュール４０
３は、シリアライザ７０１と、ラッチ回路７０２と、ＡＮＤゲート７０３と、デ
ジタル水平−垂直フィルタ７０４と、ラッチ回路７０５と、ＡＮＤゲート７０６
と、色空間コンバータ７０７と、ラッチ回路７０８と、ＡＮＤゲート７０９とを
含む。好適な実施形態において、ラッチ回路７０２、７０５および７０８は、Ｄ
タイプラッチである。しかし、他のラッチタイプも使用可能であることが理解さ
れる。

【００４１】グラフィックスモジュール４０２におけるそれぞれの対応物と同様に、ＡＮＤ
ゲート７０３、７０６および７０９は、互いにカスケード方式で接続されている
。より具体的には、ＡＮＤゲート７０３は、ＡＮＤゲート７０６の出力を入力と
して受信する。ＡＮＤゲート７０６は、ＡＮＤゲート７０９の出力を入力として
受信する。ＡＮＤゲート７０９は、ＡＮＤゲート４０６の出力を一方の入力とし
て受信する。ＡＮＤゲート７０３、７０６および７０９の他方の入力は、それぞ
れ、イネーブル信号ＥＮ９、ＥＮ８およびＥＮ７に接続されている。以下でより
詳細に説明するように、ＡＮＤゲート７０３、７０６および７０９の出力は、そ
れぞれ、ラッチ回路７０２、７０５および７０８を駆動するために使用される。
ＡＮＤゲート７０６によって駆動されるサブ回路をまとめて第４ステージと呼び
、ＡＮＤゲート７０３によって駆動されるサブ回路をまとめて第３ステージと呼
び、ＡＮＤゲート７０９によって駆動されるサブ回路をまとめて第２ステージと
呼ぶ。よって、イネーブル信号ＥＮ７〜ＥＮ９を用いて、ビデオモジュール４０
３の異なるステージを選択的にディセーブルすることができる。図示のように、
表示データの流れる方向は、伝搬クロック信号の方向の反対である。

【００４２】シリアライザ７０１は、入力として、メモリインターフェース３０６からの情
報データ信号を受信する。上述のように、メモリインターフェース３０６は任意
の幅を有し得るが、本実施形態においては、迅速なデータ転送およびボトルネッ
クの低減を確実にするために、メモリインターフェース３０６は１２８ビット幅
のインターフェースを有する。好適な実施形態において、ビデオモジュール４０
３は、広く使用されている１６ビット／ピクセルの４２２ＹＵＶおよび４２２Ｙ
ＣｒＣｂ色空間フォーマット用に設計されている。これらの色空間フォーマット
において、各カラーピクセルは、輝度または明るさ成分と、クロミナンスまたは
色相および飽和（ｓａｔｕｒａｔｉｏｎ）成分とを有する。例えば、ＹＣｒＣｂ
色空間フォーマットの場合、Ｙは輝度色空間成分であり、Ｃｒ、Ｃｂはクロミナ
ンスサブ成分である。ビデオモジュール４０３を改変して他のビデオデータフォ
ーマットを処理できるようにすることが容易であることは当業者には明らかなは
ずである。

【００４３】従って、シリアライザ７０１は、１２８ビット幅のデータストリームを２４ビ
ット幅のシリアルデータストリーム出力に変換するために用いられる。シリアラ
イザ７０１はまた、水平スケーリングを行う。シリアライザ７０１の出力は、Ａ
ＮＤゲート７０３の出力によって駆動されるラッチ回路７０２の入力として提供
される。ラッチ回路７０２は、同時に２４データビットを処理する能力を有する
。ラッチ回路７０２が、Ｄタイプラッチまたは他のタイプのラッチの組み合わせ
を用いて容易に設計され得ることが当業者には明らかなはずである。ＡＮＤゲー
ト７０３は、その入力として、（ＡＮＤゲート７０６からの）伝搬クロック信号
と、処理装置３０５のＣＰＵによってプログラムされる制御レジスタ（図示せず
）内のビット、あるいは、電力管理ロジック回路（図示せず）を発信源とし得る
イネーブル信号ＥＮ９とを有する。ＡＮＤゲート７０３は、伝搬クロック信号お
よびイネーブル信号ＥＮ９が共にハイであればハイ信号を発生する。そうでなけ
れば、ＡＮＤゲート７０３は、ロー信号を出力する。従って、ＡＮＤゲート７０
３およびラッチ回路７０２は組み合わされて、シリアライザ７０１（第４ステー
ジ）用のクロックゲーティング回路構成として機能する。ラッチ回路７０２の出
力は、デジタル水平−垂直フィルタ７０４への入力として提供される。

【００４４】水平−垂直フィルタ７０４は、垂直および水平方向の両方においてイメージス
ケーリングによってピクセル／信号の質を向上するために使用される。水平−垂
直フィルタ７０４の出力は、ＡＮＤゲート７０６の出力によって駆動されるラッ
チ回路７０５への入力として提供される。ラッチ回路７０５は、同時に２４デー
タビットを処理する能力を有する。ラッチ回路７０５が、Ｄタイプラッチの組み
合わせを用いて容易に設計され得ることが当業者には明らかなはずである。ＡＮ
Ｄゲート７０６は、その入力として、（ＡＮＤゲート７０９からの）伝搬クロッ
ク信号と、処理装置３０５のＣＰＵによってプログラムされる制御レジスタ（図
示せず）内のビット、あるいは、電力管理ロジック回路（図示せず）を発信源と
し得るイネーブル信号ＥＮ８とを有する。ＡＮＤゲート７０６は、伝搬クロック
信号およびイネーブル信号ＥＮ８が共にハイであればハイ信号を発生する。そう
でなければ、ＡＮＤゲート７０６は、ロー信号を出力する。従って、ＡＮＤゲー
ト７０６およびラッチ回路７０５は組み合わされて、水平−垂直フィルタ７０４
（第３ステージ）用のクロックゲーティング回路構成として機能する。ラッチ回
路７０５の出力は、色空間コンバータ７０７への入力として提供される。

【００４５】色空間コンバータ７０７は、色空間ＹＵＶまたはＹＣｒＣｂのいずれかのビデ
オデータをＲＧＢ色空間に変換するために用いられ、ここで、各カラーピクセル
は、表示用の赤成分、緑成分および青成分を含む。色空間コンバータ７０７の出
力は、ＡＮＤゲート７０９の出力によって駆動されるラッチ回路７０８への入力
として提供される。ＡＮＤゲート７０９は、その入力として、（ＡＮＤゲート４
０６からの）伝搬クロック信号と、処理装置３０５のＣＰＵによってプログラム
される制御レジスタ（図示せず）内のビット、あるいは、電力管理ロジック回路
（図示せず）を発信源とし得るイネーブル信号ＥＮ７とを有する。ＡＮＤゲート
７０９は、伝搬クロック信号およびイネーブル信号ＥＮ７が共にハイであればハ
イ信号を発生する。そうでなければ、ＡＮＤゲート７０９は、ロー信号を出力す
る。従って、ＡＮＤゲート７０９およびラッチ回路７０８は組み合わされて、色
空間コンバータ７０７（第２ステージ）用のクロックゲーティング回路構成とし
て機能する。ラッチ回路７０８の出力は、ミキサ４０４への入力として提供され
る。従って、ミキサ４０４は、カーソルモジュール４０１、グラフィックスモジ
ュール４０２およびビデオモジュール４０３を合流させて１本の共通データパス
とするデスティネーションノード（ｄｅｓｔｉｎａｔｉｏｎｎｏｄｅ）として
機能する。

【００４６】上述のように、ミキサ４０４は、ビデオイメージ、グラフィックスイメージお
よびカーソルイメージ間の優先表示スキームを実行する。換言すれば、ミキサ４
０４は、表示優先権を持ち、よって、同じスクリーン部分に他のイメージタイプ
が同時に表示される場合に他のイメージタイプの上に重ねることができるのはど
のイメージタイプなのかを所定のスキームによって決定する。ミキサ４０４は、
その出力を、ＡＮＤゲート４０６によって駆動されるラッチ回路４０５に提供す
る。

【００４７】以下、グラフィックスモジュール４０２およびミキサロジック４０４のタイミ
ング図を一例として示す図８Ａ〜図８Ｄを参照する。より具体的には、図８Ａは
、ＡＮＤゲート４０６の出力およびラッチ４０５の出力（即ち、第１ステージ）
を示し、図８Ｂは、ＡＮＤゲート６１２の出力およびラッチ６１１の出力（即ち
、第２ステージ）を示し、図８Ｃは、ＡＮＤゲート６０９の出力およびラッチ６
０８の出力（即ち、第３ステージ）、そして、図８Ｄは、ＡＮＤゲート６０５ま
たは６０６の出力およびラッチ６０３または６０４の出力（即ち、第４ステージ
）を示す。カーソルモジュール４０１およびビデオモジュール４０３の同様のタ
イミング図は容易に作成可能であることが当業者には明らかである。従って、簡
潔性および明瞭性のために、ビデオモジュール４０１および４０３のタイミング
図は、ここには示さない。

【００４８】上述のように、伝搬データの方向とは１８０度反対の方向に伝搬するグラフィ
ックスモジュール４０２内のラッチに提供されるクロック信号をカスケード配置
していることにより、上記４ステージクロック信号は、順番通りのシーケンス（
即ち、第１、第２、第３、そして第４）で発生し、伝搬データの方向とは反対の
方向に伝搬する。従って、図８Ａ〜図８Ｄに示すように、第１ステージクロック
信号は第２ステージクロック信号よりも前に発生し、第２ステージクロック信号
は第３ステージクロック信号よりも前に発生し、そして、第３ステージクロック
信号は第４ステージクロック信号よりも前に発生する。前段ステージクロックは
、直ぐ後段のステージクロックに対して遅延されているので、前段ステージから
来るデータを後段ステージにラッチするための利用可能なホールド時間がより長
くなる。例えば、第４ステージクロック信号（前段ステージクロック）を示す図
８Ｄを、第３ステージクロック信号（直ぐ後段のステージクロック）を示す図８
Ｃと比較すると、第４ステージクロックには第３ステージクロックに対して遅延
がある。よって、図示されているように、後段ステージにおける有効データのラ
ッチのためのホールド時間Ｔ_hがより長くなる。これは、クロックラインのプレース・ルート中に導入されたクロックスキュー、クロックバッファドライブ強度
（ｃｌｏｃｋｂｕｆｆｅｒｄｒｉｖｅｓｔｒｅｎｇｔｈｓ）の変動性、お
よびクロックラインに対する負荷の変動性に対して上記スキームがより強いこと
を示唆している。

【００４９】本発明中、第１の実施形態で用いられているＤタイプラッチ回路（例えば、ラ
ッチ回路６０３、６０４、６０８、６１１および４０５）は、立ち上がりエッジ
である同じクロックエッジで入力から受信したデータをラッチする。本発明特有
の特性（例えば、データおよびクロック信号が反対方向であること）によって、
有効データをラッチするためのホールド時間Ｔ_hがより長くなる。例えば、図８Ａ〜図８Ｄに示すように、あるクロックサイクルにおいて、次のクロックサイク
ルのデータがラッチされて現データが無効になるまでは、ラッチ回路６０３また
は６０４（第４ステージ）のいずれかによってラッチされたデータがラッチ回路
６０８（第３ステージ）によるラッチのために利用可能であり（例えば、より長
いホールド時間Ｔ_h）、ラッチ回路６０８によってラッチされたデータがラッチ回路６１１（第２ステージ）によるラッチのために利用可能であり（例えば、よ
り長いホールド時間Ｔ_h）、ラッチ回路６１１によってラッチされたデータがラッチ回路４０５（第１ステージ）によるラッチのために利用可能である（例えば
、より長いホールド時間Ｔ_h）。全てのラッチがクロックの立ち下がりエッジでラッチする場合にも上記スキームが可能であることが当業者には明らかなはずで
ある。次に、本発明の第２の実施形態の詳細な説明を行う。

【００５０】本発明の第２の実施形態によれば、共通ノードにおいて分岐する全てのデータ
パスおよびサブデータパスにおけるデータの伝搬方向とは反対の方向に伝搬する
カスケード式クロックゲーティング回路構成を実現することによって、サブデー
タパスが互いに対して排他的に動作（例えば、処理および伝搬）すれば、必要に
応じて個々のデータパスおよびサブパスを選択的にディセーブルおよびイネーブ
ルすることができる。換言すれば、あらゆる所与の時点において、互いに平行な
データパスのうちの１つのみが動作し得る。同時に、クロックスキューの問題が
ないので、遅延回路構成を設ける必要がない。

【００５１】第２の実施形態において、本発明は、ＦＰＩ３１３の一部として実現される。
以下、ＦＰＩ３１３をより詳細に示す図９を参照する。概して、ＦＰＩ３１３は
、カラー／モノコンバータ９０１と、ラッチ回路９０２と、マルチプレクサ９０
３と、ディザリングエンジン９０４と、ラッチ回路９０５と、ＴＦＴモジュール
９０６と、ＳＴＮモジュール９０７と、マルチプレクサ９０８と、ＡＮＤゲート
９０９と、ＯＲゲート９１０〜９１１と、ＡＮＤゲート９１２と、インバータ９
１３から構成される。ユーザによって選択された表示モードに応じて、ＴＦＴモ
ジュール９０６あるいはＳＴＮモジュール９０７のいずれかを利用して、所望の
表示モードに合わせて表示データをフォーマットする。

【００５２】ＦＰＩ３１３は、コンピュータシステム３００と共にモノクロディスプレイモ
ニタを使用することを可能にし、グラフィックス／ディスプレイコントローラ３
０７は、概して、表示データを、それらがカラーであるかのように処理するので
、カラー／モノコンバータ９０１を用いて、カラー表示データをモノクロ表示デ
ータに変換する。よって、グラフィックス／ディスプレイコントローラ３０７か
らの処理済みデータは、先ず、カラー／モノコンバータ９０１（第４ステージと
している）に提供される。カラー／モノコンバータ９０１の出力は、ラッチ回路
９０２の入力に提供される。ラッチ回路９０２は、同時に８データビットを処理
する能力を有する。ラッチ回路９０２が、Ｄタイプラッチまたは他のタイプのラ
ッチの組み合わせを用いて容易に設計され得ることが当業者には明らかなはずで
ある。ラッチ回路９０２は、ＡＮＤゲート９０９から出力される伝搬クロック信
号によって駆動される。ＡＮＤゲート９０９への入力は、イネーブル信号ＥＮ１
０およびＯＲゲート９１０の伝搬クロック出力である。イネーブル信号ＥＮ１０
がハイである場合、それは、モノクロパネルを駆動するためにカラー−モノクロ
がイネーブルされていることを示す。ＡＮＤゲート９０９から出力される伝搬ク
ロック信号はまた、グラフィックス／ディスプレイコントローラ３０７のＡＮＤ
ゲート４０６に供給される。ラッチ回路９０２の出力は、選択信号ＳＥＬ１によ
って制御される２〜１マルチプレクサ９０３への入力として提供される。選択信
号ＳＥＬは、例えば、ユーザの指示通りにＣＰＵによってプログラムされる制御
レジスタ（図示せず）を発信源とし得る。マルチプレクサ９０３の他方の入力は
、グラフィックス／ディスプレイコントローラ３０７からの出力である。その際
、ＦＰＩ３１３は、カラーおよびモノクロディスプレイの両方とインターフェー
スし得る。

【００５３】また、イネーブル信号ＥＮ１０はインバータ９１３によって反転され、ＡＮＤ
ゲート９１２に提供される。ＡＮＤゲート９１２に提供される第２の入力は、Ｏ
Ｒゲート９１０の出力である。ＡＮＤゲート９０９および９１２の出力は、ＯＲ
ゲート９１１に提供され、ＯＲゲート９１１は、その出力をグラフィックス／デ
ィスプレイコントローラ３０７のＡＮＤゲート４０６に提供する。その際、グラ
フィックス／ディスプレイコントローラ３０７に対する連続的な伝搬クロック信
号が与えられることを確実にしている。これもまた、データの伝搬方向とは反対
の方向にクロック信号が伝搬することを要求する本発明によるものである。

【００５４】マルチプレクサ９０３の出力は、ディザリングエンジン９０４（第３ステージ
としている）に提供される。ディザリングエンジン９０４は、ピクセル処理を行
い、これにより、出力色ビット数が必要なビット数未満である場合に、イメージ
の色を出来る限り正確に伝達する。換言すれば、ディザリングエンジン９０４は
、実質的に、表示されるイメージの色を向上させる。ディザリングエンジン９０
４の出力は、ＯＲゲート９１０からの伝搬クロック信号によって駆動されるラッ
チ回路９０５に提供される。ＯＲゲート９１０の入力は、ＴＦＴモジュール９０
６およびＳＴＮモジュール９０７からの２つの伝搬クロック信号である。ラッチ
回路９０５の出力は、ＴＦＴモジュール９０６およびＳＴＮモジュール９０７の
両方に同時に提供される。その際、ＦＰＩ３１３は、アクティブマトリクス（Ｔ
ＦＴ）ディスプレイまたはパッシブマトリクス（ＳＴＮ）ディスプレイのいずれ
をも動作させることができる。ここで、あらゆる所与の時点において、１つの表
示モードしか選択できない。従って、ＦＰＩ３１３は、互いに対して排他的な２
つの別々の内部データパスを有する。ＴＦＴモジュール９０６およびＳＴＮモジ
ュール９０７の出力は、選択信号ＳＥＬ２によって制御される２〜１マルチプレ
クサ９０８への入力として提供される。選択信号ＳＥＬ２は、例えば、ユーザの
指示通りにＣＰＵによってプログラムされる制御レジスタ（図示せず）を発信源
とし得る。マルチプレクサ９０８の出力は、ＬＣＤディスプレイモニタに提供さ
れる。

【００５５】図９に示すように、本発明の第２の実施形態によれば、ＴＦＴモジュール９０
６およびＳＴＮモジュール９０７の２つのデータパスは、１つの供給源からデー
タを受信し、互いに対して排他的に動作（例えば、データの処理および伝搬）す
る。さらに、本発明によれば、表示データの流れる方向は、クロック信号の方向
とは反対である。上述のように、マルチプレクサ９０３への変換データの流れを
制御するラッチ回路９０２およびＴＦＴモジュール９０６およびＳＴＮモジュー
ル９０７へのデータの流れを制御するラッチ回路９０５は、それぞれ、ＡＮＤゲ
ート９０９およびＯＲゲート９１０の出力によってクロッキングされる。動作上
、ＡＮＤゲート９０９は、伝搬クロック信号およびイネーブル信号ＥＮ１０が共
にハイであればハイ信号を発生する。そうでなければ、ＡＮＤゲート９０９は、
ロー信号を出力する。換言すれば、ラッチ回路９０２およびＡＮＤゲート９０９
は組み合わされて、カラー／モノコンバータ９０１（または、第２の実施形態の
第４ステージ）をイネーブルまたはディセーブルするクロックゲーティング回路
構成として機能する。

【００５６】同様に、ＯＲゲート９１０は、ＴＦＴモジュール９０６またはＳＴＮモジュー
ル９０７のいずれかからの伝搬クロック信号、あるいは、伝搬クロック信号が共
にハイであればハイ信号を出力する。そうでなければ、ＯＲゲート９１０は、ロ
ー信号を出力する。あらゆる所与の時点において、ＴＦＴモジュール９０６およ
びＳＴＮモジュール９０７からの伝搬クロック信号の一方しかハイになり得ない
。なぜなら、ＴＦＴモジュール９０６およびＳＴＮモジュール９０７は互いに対
して排他的であるからである。従って、ラッチ回路９０５およびＯＲゲート９１
０組み合わされて、ディザリングエンジン９０４をイネーブルまたはディセーブ
ルするクロックゲーティング回路構成として機能する。本実施形態において、ク
ロックゲーティング回路構成はＡＮＤゲートおよびイネーブル信号（例えば、Ａ
ＮＤゲート９０９およびイネーブル信号ＥＮ１０）ならびにＯＲゲート（例えば
、ＯＲゲート９１０）を用いて、ＴＦＴモジュール９０６のＡＮＤゲート１００
３およびＳＴＮモジュール９０７のＡＮＤゲート１１０６から伝搬クロック信号
を発生して実現されるが、ＯＲゲートおよびディセーブル信号、ＡＮＤゲートお
よびＯＲゲートからの伝搬クロック信号、ならびに他のロジックゲートの組み合
わせ等の他の組み合わせロジックを用いても同様に実現できることが当業者には
明らかである。

【００５７】以下、ＴＦＴモジュール９０６をより詳細に示す図１０を参照する。図１０に
示すように、ＴＦＴモジュール９０６は、ＴＦＴデータフォーマットロジック１
００１と、ラッチ回路１００２と、ＡＮＤゲート１００３とを含む。好適な実施
形態において、ラッチ回路１００２は、Ｄタイプラッチ回路である。しかし、他
のラッチタイプも使用可能であることが理解される。

【００５８】ＴＦＴデータフォーマットロジック１００１は、ラッチ回路９０５からのカラ
ーエンハンスド表示データを入力として受信する。ＴＦＴデータフォーマットロ
ジック１００１は、ＡＮＤゲート１００３によって駆動されるラッチ回路１００
２にデータを送信する前に、ＴＦＴ表示のプロトコルおよびルールに従って受信
データをフォーマットする。ＡＮＤゲート１００３は、その入力として、クロッ
ク信号ＣＬＫおよびイネーブル信号ＥＮ１１を有する。ラッチ回路１００２は、
同時に２４データビットを処理する能力を有する。ラッチ回路１００２が、Ｄタ
イプラッチまたは他のタイプのラッチの組み合わせを用いて容易に設計され得る
ことが当業者には明らかなはずである。イネーブル信号ＥＮ１１は、ユーザの必
要に応じて、処理装置３０５のＣＰＵによってプログラムされる制御レジスタ（
図示せず）内のビット、あるいは、ＴＦＴモジュール９０６をイネーブルする電
力管理ロジック回路（図示せず）を発信源とし得る。ＡＮＤゲート１００３は、
クロック信号ＣＬＫおよびイネーブル信号ＥＮ１１が共にハイであればハイ信号
を出力する。そうでなければ、ＡＮＤゲート１００３は、ロー信号を出力する。
従って、ＡＮＤゲート１００３およびラッチ回路１００２は組み合わされて、Ｔ
ＦＴモジュール９０６（第２ステージ）用のクロックゲーティング回路構成とし
て機能する。

【００５９】以下、ＳＴＮモジュール９０７をより詳細に示す図１１を参照する。図１１に
示すように、ＳＴＮモジュール９０７は、グレースケールロジック１１０１と、
ラッチ回路１１０２と、ＳＴＮデータフォーマットロジック１１０３と、ＡＮＤ
ゲート１１０４と、ラッチ回路１１０５と、ＡＮＤゲート１１０６とを含む。好
適な実施形態において、ラッチ回路１１０２および１１０５はＤタイプラッチで
ある。しかし、他のラッチタイプも使用可能であることが理解される。

【００６０】グレースケールロジック１１０１は、ラッチ回路９０５からカラーエンハンス
ド表示データを入力として受信する。グレースケールロジック１１０１は、時間
またはフレーム変調技術を用いてグレイスケールシェージング（ｇｒａｙｓｃ
ａｌｅｓｈａｄｉｎｇ）を生成する。ＳＴＮパネルの場合、各カラーピクセル
は１ビットによって表され、そのピクセルをオンオフすることによって異なるグ
レイスケールレベル（ｇｒａｙｓｃａｌｅｓｈａｄｅ）が生成され得る。換
言すれば、ピクセルの明るさは、その活性化持続時間に依存する。グレースケー
ルロジック１１０１の出力は、ラッチ回路１１０２に提供される。ラッチ回路１
１０２は、ＳＴＮデータフォーマットロジック１１０３へのデータの流れを制御
するために用いられる。ラッチ回路１１０２が、Ｄタイプラッチまたは他のタイ
プのラッチの組み合わせを用いて容易に設計され得ることが当業者には明らかな
はずである。

【００６１】ラッチ回路１１０２は、ＡＮＤゲート１１０６の出力によってクロッキングさ
れる。ＡＮＤゲート１１０６は、その入力として、ＡＮＤゲート１１０４からの
伝搬クロック信号と、ユーザの選択により、処理装置３０５のＣＰＵによってプ
ログラムされる制御レジスタ（図示せず）内のビット、あるいは、電力管理回路
（図示せず）を発信源とし得るイネーブル信号ＥＮ１３とを有する。ＡＮＤゲー
ト１１０６は、伝搬クロック信号およびイネーブル信号ＥＮ１３が共にハイであ
ればハイ信号を出力する。そうでなければ、ＡＮＤゲート１１０６は、ロー信号
を出力する。従って、ＡＮＤゲート１１０６およびラッチ回路１１０２は組み合
わされて、グレースケールロジック１１０１（第２ステージ）用のクロックゲー
ティング回路構成として機能する。ラッチ回路１１０２の出力は、ＳＴＮデータ
フォーマットロジック１１０３に入力として提供される。ＳＴＮデータフォーマ
ットロジック１１０３は、ＡＮＤゲート１１０４によって駆動されるラッチ回路
１１０５にデータを送信する前に、ＳＴＮ表示のプロトコルおよびルールに従っ
て受信データをフォーマットする。

【００６２】ＡＮＤゲート１１０４は、クロック信号ＣＬＫと、ユーザの選択により、処理
装置３０５のＣＰＵによってプログラムされる制御レジスタ（図示せず）内のビ
ット、あるいは、電力管理回路（図示せず）を発信源とし得るイネーブル信号Ｅ
Ｎ１２とを入力として受信する。ＡＮＤゲート１１０４は、クロック信号ＣＬＫ
およびイネーブル信号ＥＮ１２が共にハイであればハイ信号を出力する。そうで
なければ、ＡＮＤゲート１１０４は、ロー信号を出力する。従って、ＡＮＤゲー
ト１１０４およびラッチ回路１１０５は組み合わされて、ＳＴＮデータフォーマ
ットロジック１１０３（第１ステージ）用のクロックゲーティング回路構成とし
て機能する。

【００６３】以下、カラー／モノコンバータ９０１、ディザリングエンジン９０４およびＴ
ＦＴモジュール９０６を通るデータパスのタイミング図を一例として示す図１２
Ａ〜図１２Ｃを参照する。より具体的には、図１２Ａは、ＡＮＤゲート１００３
の出力およびラッチ回路１００２の出力（即ち、第２ステージ）を示し、図１２
Ｂは、ＯＲゲート９１０の出力およびラッチ回路９０５の出力（即ち、第３ステ
ージ）を示し、図１２Ｃは、ＡＮＤゲート９０９の出力およびラッチ回路９０２
の出力（即ち、第４ステージ）を示す。ＳＴＮモジュール９０７を通るデータパ
スの同様のタイミング図は容易に作成可能であることが当業者には明らかである
。従って、簡潔性および明瞭性のために、ＳＴＮモジュール９０７のタイミング
図は、ここには示さない。

【００６４】伝搬データの方向とは１８０度反対の方向に伝搬するＦＰＩ３１３内のＴＦＴ
モジュール９０６のデータパスに沿ったラッチに提供されるクロック信号をカス
ケード配置していることにより、上記３ステージのクロック信号は、順番通りの
シーケンス（即ち、第２、第３、そして第４）で生じ、伝搬データの方向とは反
対の方向に伝搬する。従って、図１２Ａ〜図１２Ｃに示すように、第２ステージ
用のクロック信号は第３ステージ用のクロック信号よりも前に生じ、そして、第
３ステージ用のクロック信号は第４ステージ用のクロック信号よりも前に生じる
。前段ステージクロックは、直ぐ後段のステージクロックに対して遅延されてい
るので、前段ステージから来るデータを後段ステージにラッチするための利用可
能なホールド時間がより長くなる。例えば、第４ステージのクロック信号（前段
ステージクロック）を示す図１２Ｃを、第３ステージのクロック信号（直ぐ後段
のステージクロック）を示す図１２Ｂと比較すると、第４ステージクロックには
第３ステージクロックに対して遅延がある。よって、図示されているように、後
段ステージにおける有効データのラッチのためのホールド時間Ｔ_hがより長くなる。これは、クロックラインのプレース・ルート中に導入されたクロックスキュ
ー、クロックバッファドライブ強度の変動性、およびクロックラインに対する負
荷の変動性に対して上記スキームがより強いことを示唆している。

【００６５】本発明中、第２の実施形態で用いられているＤタイプラッチ回路（例えば、ラ
ッチ回路９０２、９０５、１００３、１１０２および１１０５）は、クロックエ
ッジの立ち上がりで入力から受信したデータをラッチする。本発明特有の特性に
よって、有効データをラッチするためのホールド時間Ｔ_hがより長くなる。例えば、図１２Ａ〜図１２Ｃに示すように、あるクロックサイクルにおいて、次のク
ロックサイクルのデータがラッチされて現データが無効になるまでは、ラッチ回
路９０２（第４ステージ）によってラッチされたデータがラッチ回路９０５（第
３ステージ）によるラッチのために利用可能であり（例えば、十分なホールド時
間Ｔ_h）、ラッチ回路９０５によってラッチされたデータがラッチ回路１００３（第２ステージ）によるラッチのために利用可能である（例えば、十分なホール
ド時間Ｔ_h）。

【００６６】本発明の２つの実施形態、クロックゲーティング電力管理のシステム、装置お
よび方法を記載した。本発明を特定の実施形態について説明してきたが、本発明
は、このような実施形態によって限定されると解釈されるべきではなく、むしろ
、上掲の請求の範囲に従って解釈されるべきである。

【図面の簡単な説明】

【図１】図１は、従来技術によるクロックゲーティング実現例を示す。

【図２】図２は、別の従来技術によるクロックゲーティング実現例を示す。

【図３】図３は、本発明を実現する典型的なコンピュータシステムを示すハイレベルブ
ロック図である。

【図４】図４は、図３のグラフィックス／ディスプレイコントローラ３０７をより詳細
に示すブロック図である。

【図５】図５は、図４のハードウェアカーソルモジュール４０１をより詳細に示すブロ
ック図である。

【図６】図６は、図４のグラフィックスモジュール４０２をより詳細に示すブロック図
である。

【図７】図７は、図４のビデオモジュール４０３をより詳細に示すブロック図である。

【図８】図８Ａは、一例として、グラフィックスモジュール４０２の関連要素に関連付
けられたタイミング図を示す。図８Ｂは、一例として、グラフィックスモジュール４０２の関連要素に関連付
けられたタイミング図を示す。図８Ｃは、一例として、グラフィックスモジュール４０２の関連要素に関連付
けられたタイミング図を示す。図８Ｄは、一例として、グラフィックスモジュール４０２の関連要素に関連付
けられたタイミング図を示す。

【図９】図９は、図３のフラットパネルインターフェース３１３をより詳細に示すブロ
ック図である。

【図１０】図１０は、図９の薄膜トランジスタ（ＴＦＴ）ＬＣＤモジュール９０１をより
詳細に示すブロック図である。

【図１１】図１１は、図９のスーパーツイスティッドネマティック（ＳＴＮ）ＬＣＤモジ
ュール９０２をより詳細に示すブロック図である。

【図１２】図１２Ａは、一例として、ＴＦＴモジュール９０６を通るデータパスのタイミ
ング図を示す。図１２Ｂは、一例として、ＴＦＴモジュール９０６を通るデータパスのタイミ
ング図を示す。図１２Ｃは、一例として、ＴＦＴモジュール９０６を通るデータパスのタイミ
ング図を示す。

Claims

【特許請求の範囲】

【請求項１】互いに接続された複数のデータパスに結合されたクロックゲ
ーティング装置であって、該データパスは、全てのデータが第１の方向に伝搬す
るようにデータを処理し、該クロックゲーティング装置はクロックゲーティング
回路を備え、該クロックゲーティング回路は、該データパス上の所定の位置に接
続され且つ互いにカスケード接続され、これにより、クロック信号が該第１の方
向とは反対の第２の方向に伝搬するようになっており、各クロックゲーティング
回路は該データパスのうちの対応するデータパスに結合されており、これにより
、該クロックゲーティング回路が該対応するデータパスを必要に応じてイネーブ
ルまたはディセーブルすることを可能にした、クロックゲーティング装置。
【請求項２】前記データパスは、最終的に合流して１本のデータパスにな
るパラレルデータパスである、請求項１に記載のクロックゲーティング装置。
【請求項３】あらゆる所与の時点において、前記パラレルデータパスのう
ちの複数のデータパスに沿ってデータが伝搬する、請求項２に記載のクロックゲ
ーティング装置。
【請求項４】前記データパスは共通ノードから分岐し、あらゆる所与の時
点において、該データパスのうちの１本のデータパスに沿ってのみデータが伝搬
する、請求項１に記載のクロックゲーティング装置。
【請求項５】前記クロックゲーティング回路のそれぞれが、前記対応するデータパスからデータを入力として受信するラッチ回路であって
、前記第１の方向において後段データパスに接続される出力を提供する、ラッチ
回路と、カスケード化されたクロック信号および制御信号を入力として受信するロジッ
クゲートであって、前記第２の方向において該ラッチ回路および後続クロックゲ
ーティング回路への出力を提供する、ロジックゲートと、を備えている、請求項１に記載のクロックゲーティング装置。
【請求項６】前記ラッチ回路はＤタイプラッチである、請求項５に記載の
クロックゲーティング装置。
【請求項７】前記ロジックゲートはＡＮＤゲートであり、前記制御信号は
イネーブル信号である、請求項５に記載のクロックゲーティング装置。
【請求項８】前記ロジックゲートはＯＲゲートであり、前記制御信号はデ
ィセーブル信号である、請求項７に記載のクロックゲーティング装置。
【請求項９】前記データパスは、グラフィックス、ビデオおよびカーソル
データ処理用である、請求項３に記載のクロックゲーティング装置。
【請求項１０】前記データパスは薄膜トランジスタ（ＴＦＴ）およびスー
パーツイスティッドネマティック（ＳＴＮ）液晶ディスプレイ（ＬＣＤ）用であ
る、請求項４に記載のクロックゲーティング装置。
【請求項１１】コンピュータシステムであって、中央プロセッサと、該中央プロセッサに結合されたメモリと、該中央プロセッサに結合されたメモリコントローラと、該中央プロセッサに結合されたディスプレイコントローラと、を備え、該ディ
スプレイコントローラは互いに接続された複数のデータパスに結合されたクロッ
クゲーティング装置を備えており、該データパスは全てのデータが第１の方向に
伝搬するようにデータを処理し、該クロックゲーティング装置はクロックゲーテ
ィング回路を備え、該クロックゲーティング回路は、該データパス上の所定の位
置に接続され且つ互いにカスケード方式で接続され、これにより、クロック信号
が該第１の方向とは反対の第２の方向に伝搬するようになっており、各クロック
ゲーティング回路は該データパスのうちの対応するデータパスに結合されており
、これにより、該クロックゲーティング回路が該対応するデータパスを必要に応
じてイネーブルまたはディセーブルすることを可能にした、コンピュータシステ
ム。
【請求項１２】前記データパスは、最終的に合流して１本のデータパスに
なるパラレルデータパスである、請求項１１に記載のコンピュータシステム。
【請求項１３】あらゆる所与の時点において、前記パラレルデータパスの
うちの任意の数のデータパスに沿ってデータが伝搬する、請求項１２に記載のコ
ンピュータシステム。
【請求項１４】前記データパスは共通ノードから分岐し、あらゆる所与の
時点において、該データパスのうちの１本のデータパスに沿ってのみデータが伝
搬する、請求項１１に記載のコンピュータシステム。
【請求項１５】前記クロックゲーティング回路のそれぞれが、前記対応するデータパスからデータを入力として受信するラッチ回路であって
、前記第１の方向における後段データパスに出力を提供する、ラッチ回路と、カスケード化されたクロック信号および制御信号を入力として受信するロジッ
クゲートであって、前記第２の方向において該ラッチ回路および後続クロックゲ
ーティング回路への出力を提供する、ロジックゲートと、を備えている、請求項１１に記載のコンピュータシステム。
【請求項１６】データが第１の方向に伝搬するようにデータを処理するた
めに互いに結合された複数のデータパスを有する回路において、電力を節約する
方法であって、複数のクロックゲーティング回路を有するクロックゲーティング装置であって
、該複数のクロックゲーティング回路は該データパス上の所定の位置に接続され
且つ互いに接続されており、これにより、該クロックゲーティング回路が該第１
の方向とは反対の第２の方向にカスケード化しており、該クロックゲーティング
回路のそれぞれは対応するデータパスに接続されているクロックゲーティング回
路において、該第２の方向にクロック信号を伝搬させるステップと、該対応するクロックゲーティング回路をイネーブルすることによって該データ
パスのうちの使用中のデータパスのみをイネーブルするステップと、を包含する、方法。
【請求項１７】前記データパスは、最終的に合流して１本のデータパスに
なるパラレルデータパスである、請求項１６に記載の方法。
【請求項１８】あらゆる所与の時点において、前記パラレルデータパスの
うちの任意の数のデータパスがイネーブルされている、請求項１７に記載の方法
。
【請求項１９】前記データパスは共通ノードから分岐し、あらゆる所与の
時点において、該データパスのうちの１本のデータパスのみがイネーブルされて
いる、請求項１６に記載の方法。
【請求項２０】前記クロックゲーティング回路のそれぞれが、前記対応するデータパスからデータを入力として受信するラッチ回路であって
、前記第１の方向における後段データパスに接続される出力を提供する、ラッチ
回路と、カスケード化されたクロック信号および制御信号を入力として受信するロジッ
クゲートであって、前記第２の方向において該ラッチ回路および後続クロックゲ
ーティング回路への出力を提供する、ロジックゲートと、を備えている、請求項１６に記載の方法。