JP2021044732A - 半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ - Google Patents
半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ Download PDFInfo
- Publication number
- JP2021044732A JP2021044732A JP2019166244A JP2019166244A JP2021044732A JP 2021044732 A JP2021044732 A JP 2021044732A JP 2019166244 A JP2019166244 A JP 2019166244A JP 2019166244 A JP2019166244 A JP 2019166244A JP 2021044732 A JP2021044732 A JP 2021044732A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- delay
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000003990 capacitor Substances 0.000 title claims description 45
- 238000012360 testing method Methods 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 13
- 238000013459 approach Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 42
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 33
- 238000012986 modification Methods 0.000 description 32
- 230000004048 modification Effects 0.000 description 32
- 238000012549 training Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- UJFBVNPYHVIYBF-UHFFFAOYSA-N 5-o-(2-bromoethyl) 3-o-methyl 2,6-dimethyl-4-(3-nitrophenyl)-1,4-dihydropyridine-3,5-dicarboxylate Chemical compound COC(=O)C1=C(C)NC(C)=C(C(=O)OCCBr)C1C1=CC=CC([N+]([O-])=O)=C1 UJFBVNPYHVIYBF-UHFFFAOYSA-N 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
図1は、第1の実施形態に係る半導体集積回路1の全体構成を示すブロック図である。半導体集積回路1は、サンプルホールド回路3と、AD(Analog to Digital)変換器5と、クロック生成回路7とを有する。サンプルホールド回路3は、第1耐圧のデバイス31と、キャパシタ32と、第1耐圧よりも高い第2耐圧のデバイス33とを有する。第1耐圧のデバイス31は、低耐圧(LV)のデバイス(以下、低耐圧デバイスと呼ぶ)に相当する。第2耐圧のデバイス33は、高耐圧(HV)のデバイス(以下、高耐圧デバイスと呼ぶ)に相当する。耐圧とは、機器や電子部品に加えることができる電圧の限界値を意味する。具体的には、耐圧は定格等で決められた電圧値等である。第1耐圧は、例えば、1.5ボルトである。また、第2耐圧は、例えば、5.5ボルトである。図1において、1点鎖線Lの右側は第1耐圧に対応する領域(以下、LVドメインと呼ぶ)であり、1点鎖線Lの左側は第2耐圧に対応する領域(以下、HVドメインと呼ぶ)である。
第1スイッチ信号のHレベルと第2スイッチ信号のHレベルとが重複しないクロック信号である。マスク前クロック信号により、第1スイッチ素子Sw1の導通状態と第2スイッチ素子Sw2の導通状態とは、オーバーラップしないように制御される。
(ステップS701)
位相差検出器83は、低耐圧クロック信号とマスク前クロック信号との位相差を検出する。検出された位相差の基準は、マスク前クロック信号の位相である。
位相差と予め設定された所定の範囲(以下、位相範囲と呼ぶ)とが比較される。位相差が位相範囲内である場合(ステップS702のYES)、ステップS704の処理が実行される。位相差が位相範囲外である場合(ステップS702のNO)、ステップS703の処理が実行される。
検出された位相差に応じて位相誤差信号が生成される。生成された位相誤差信号に基づいて、遅延量が調整される。調整された遅延量に従って、第2クロック信号CS2が生成される。
位相差が位相範囲内である場合(ステップS702のYES)、遅延量がロックされる。すなわち、ループフィルタから出力された直近の直流電圧が、ロックされる。ロックされた遅延量すなわち直近の直流電圧を用いて、第2クロック信号CS2が生成される。サンプルホールド回路3は、第1クロック信号CS1と生成された第2クロック信号CS2とを用いて、入力信号Vinに対してサンプルホールド機能を実行する。
第1の変形例と第1の実施形態との相違は、遅延調整回路76がLVドメインに配置されていることにある。図9は、第1の変形例におけるクロック生成回路7の構成の一例を示す図である。ループフィルタ85から出力された直流電圧と、第1ノンオーバーラップ信号生成回路71から出力された第1クロック信号CS1とは、LVドメインに配置された遅延調整回路76に出力される。遅延調整回路76は、直流電圧の値に応じて第1クロック信号CS1を遅延させて、第2クロック信号CS2を生成する。第1の変形例における遅延調整回路76の構成は、図8に示す遅延調整回路77の構成と同様である。
第2の変形例と第1の実施形態との相違は、第1遅延調整回路76がLVドメインに配置され、かつ第2遅延調整回路78がHVドメインに配置されていることにある。図10は、第2の変形例におけるクロック生成回路7の構成の一例を示す図である。図10に示す半導体集積回路1は、図2と図9とを組み合わせた構成となる。なお、ループフィルタ85から出力される直流電圧は、LVドメインにおける遅延とHVドメインにおける遅延とに応じて、適宜調整される。他の構成は、第1の実施形態および第1の変形例と同様なため、説明は省略する。第2の変形例では、LVドメインに第1遅延調整回路76を配置し、HVドメインにおいて第2遅延調整回路77を配置した。その結果、信頼性の低下をさらに抑制可能な半導体集積回路1を提供することができるという効果を奏する。
第1の実施形態との相違は、第2クロック信号CS2の位相を第1クロック信号CS1の位相に近づけるように調整されたデジタルコードに応じた遅延量で第1クロック信号CS1を遅延させて、第2クロック信号CS2を生成することにある。調整されたデジタルコードは、後述の遅延コード設定動作において事前に選択されたADC出力デジタルコードに対応する。
(ステップS1301)
制御回路11は、遅延の段数を示す自然数iを1に設定する。
制御回路11は、第i遅延コードを設定する。制御回路11は、第i遅延コードを遅延調整回路78に入力するとともに、サンプルホールド回路3における高耐圧デバイス33にテスト信号VTinを入力する。このとき、遅延調整回路78は、第i遅延コードに従って、第iの遅延量を第1クロック信号CS1に付与することで、第2クロック信号CS2を生成する。サンプルホールド回路3は、第1クロック信号CS1と生成された第2クロック信号CS2とを用いて、テスト信号VTinに対してサンプルホールドを実行する。テスト信号VTinが、例えばショートスイッチを有する差動回路においてショートスイッチをONにして出力された信号の場合、テスト信号VTinの値は、差動ゼロ(入力レンジの中間値)となる。このとき、正解のデジタルコードは、中間値に対応するADC出力デジタルコードとなる。AD変換器5は、サンプルホールドの結果を用いて、第i遅延コードに対応するADC出力デジタルコードを出力する。
記憶回路13は、AD変換器5から出力されたADC出力デジタルコードを、第i遅延コードと関連付けて記憶する。
制御回路11は、遅延の段数iが遅延量の総数nに等しいか否かを判定する。遅延の段数iが遅延量の総数nに等しくない(i≠n)場合(ステップS1304のNO)、ステップS1305の処理が実行される。遅延の段数iが遅延量の総数nに等しい(i=n)場合(ステップS1304のYES)、ステップS1306の処理が実行される。このとき、記憶回路13には、遅延量の総数に対応する複数のADC出力デジタルコードが記憶されている。なお、記憶回路13は、複数のADC出力デジタルコードに1対1で対応付けられた複数の遅延コードを記憶してもよい。
制御回路11は、遅延の段数iをインクリメントする。次いで、インクリメントされたiを用いて、ステップS1302乃至ステップS1304の処理が繰り返される。
選択回路15は、n個のADC出力デジタルコード各々と正解コードとを比較する。当該比較により、選択回路15は、n個のADC出力デジタルコードのうち、正解コードを含む所定の範囲(以下、正解範囲と呼ぶ)に含まれる一つのADC出力デジタルコードを、選択コードとして選択する。正解範囲に複数のADC出力デジタルコードが含まれる場合、選択回路15は、例えば、正解コードに合致もしくは正解コードに最も近いADC出力デジタルコードを、選択コードとして選択する。なお、選択コードは、正解コードに合致もしくは正解コードに最も近いADC出力デジタルコードに限定されず、正解範囲に含まれれば、いずれのADC出力デジタルコードが選択されてもよい。
制御回路11は、選択されたADC出力デジタルコード(選択コード)に対応する遅延コードSDCを、第2レベルアップ回路75を介して遅延調整回路78に出力する。本ステップにより、トレーニング期間は終了する。本ステップの後、図15に示す期間PRにおいて、入力信号Vinに対してサンプルホールドが実行される。
第2の実施形態の第1の変形例と第2の実施形態との相違は、遅延調整回路がLVドメインに配置されていることにある。図16は、第1の変形例におけるクロック生成回路7の構成の一例を示す図である。図17は、遅延コード設定動作に関する半導体集積回路1の構成の一例を示す図である。設定された遅延コードSDCと、第1ノンオーバーラップ信号生成回路71から出力された第1クロック信号CS1とは、LVドメインに配置された遅延調整回路80に出力される。遅延調整回路80は、設定された遅延コードSDCに応じて第1クロック信号CS1を遅延させて、第2クロック信号CS2を生成する。第1の変形例における遅延調整回路80の構成は、図12に示す遅延調整回路78の構成と同様である。
第2の実施形態の第2の変形例と第2の実施形態との相違は、第1遅延調整回路がLVドメインに配置され、第2遅延調整回路がHVドメインに配置されていることにある。図18は、第2の変形例におけるクロック生成回路7の構成の一例を示す図である。図18に示すクロック生成回路7は、図11と図16とを組み合わせた構成となる。図19は、遅延コード設定動作に関する半導体集積回路1の構成の一例を示す図である。設定された遅延コードSDCは、LVドメインにおける遅延とHVドメインにおける遅延とに応じて、適宜調整される。他の構成は、第2の実施形態および第2の実施形態の第1の変形例と同様なため、説明は省略する。第2の変形例では、LVドメインに第1遅延調整回路80を配置し、HVドメインに第2遅延調整回路78を配置した。その結果、第2の変形例では、信頼性の低下をさらに抑制可能な半導体集積回路1を提供することができるという効果を奏する。
第3の実施形態と第1および第2の実施形態との相違は、AD変換器5としてデルタシグマ(ΔΣ)型AD変換器を用いることにある。以下、第1または第2の実施形態に係る半導体集積回路1をデルタシグマ型AD変換器の初段積分回路に適用した例を説明する。図20は、図1におけるAD変換器5を除く半導体集積回路1を有するデルタシグマ型AD変換器20の一例を示す図である。図20に示すように、デルタシグマ型AD変換器20は、初段積分回路50aと、次段積分回路50bとを有する。デルタシグマ型AD変換器20は、図20に示す回路の他に不図示の比較器、DAコンバータ、及び差動アンプなどを有する。
第4の実施形態と第1および第2の実施形態との相違は、AD変換器5としてインクリメンタルデルタシグマ(ΔΣ)型AD変換器を用いることにある。以下、第1または第2の実施形態に係る半導体集積回路1をインクリメンタルデルタシグマ型AD変換器の初段積分回路に適用した例を説明する。図21は、図1におけるAD変換器5を除く半導体集積回路1を有するインクリメンタルデルタシグマ型AD変換器30の一例を示す図である。図21に示すように、インクリメンタルデルタシグマ型AD変換器30は、オペアンプ52及びオペアンプ56の負帰還回路にリセットスイッチ54r、59rを更に備えた点で第3の実施形態係るデルタシグマ型AD変換器20と相違する。当該リセットは、一般的にデータレート毎に積分回路をリセット(初期化)することで、履歴の無い(過去に依存しない)AD変換を要求するアプリケーションでよく使用される。以下では、第3の実施形態係るデルタシグマ型AD変換器20と相違する点を説明する。
Claims (9)
- 第1耐圧のデバイスと前記第1耐圧よりも高い第2耐圧のデバイスとを有するサンプルホールド回路と、
前記第1耐圧のデバイスに供給される第1クロック信号を生成し、前記第2耐圧のデバイスに供給される第2クロック信号を前記第1クロック信号に基づいて生成するクロック生成回路と、を有し、
前記クロック生成回路は、
前記第2クロック信号の生成において、前記第2クロック信号を遅延させて前記第2クロック信号の位相を前記第1クロック信号の位相に近づける調整を行う遅延調整回路を有する、半導体集積回路。 - 前記クロック生成回路は、前記第1クロック信号の電圧レベルを前記第2耐圧に関する電圧レベルにシフトするレベルアップ回路をさらに有し、
前記遅延調整回路は、前記レベルアップ回路の前段と前記レベルアップ回路の後段とのうち少なくとも一つに接続される、
請求項1に記載の半導体集積回路。 - 前記クロック生成回路は、
前記第2クロック信号の電圧レベルを前記第1耐圧に関するレベルにシフトするレベルダウン回路と、
前記レベルダウン回路から出力された前記第2クロック信号のレベルダウン信号と前記第1クロック信号との位相差に対応する位相誤差信号を生成する位相差検出器と、をさらに有し、
前記遅延調整回路は、前記位相誤差信号に応じた遅延量で前記第1クロック信号を遅延させて、前記第2クロック信号を生成する、
請求項1または2に記載の半導体集積回路。 - 前記遅延調整回路は、前記第2クロック信号の位相を前記第1クロック信号の位相に近づけるように調整されたデジタルコードに応じた遅延量で前記第1クロック信号を遅延させて、前記第2クロック信号を生成する、
請求項1または2に記載の半導体集積回路。 - テスト信号に対して、前記第1クロック信号に対する遅延量を変化させて得られた複数のデジタルコード各々は、前記複数のデジタルコード各々を取得するために用いられた遅延量に対応付けられ、
前記遅延調整回路は、前記複数のデジタルコードのうち、前記テスト信号に対する正解のデジタルコードに最も近い遅延量を用いて、前記第2クロック信号を生成する、
請求項4に記載の半導体集積回路。 - 請求項1乃至5のうちいずれか一項に記載の半導体集積回路を有するAD変換器。
- 請求項1乃至5のうちいずれか一項に記載の半導体集積回路を有するデルタシグマ型AD変換器。
- 請求項1乃至5のうちいずれか一項に記載の半導体集積回路を有するインクリメンタルデルタシグマ型AD変換器。
- 請求項1乃至5のうちいずれか一項に記載の半導体集積回路を有するスイッチトキャパシタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019166244A JP7395294B2 (ja) | 2019-09-12 | 2019-09-12 | 半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ |
US16/784,597 US10985772B2 (en) | 2019-09-12 | 2020-02-07 | Semiconductor integrated circuit, A/D converter, delta sigma-type A/D converter, incremental delta sigma-type A/D converter, and switched capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019166244A JP7395294B2 (ja) | 2019-09-12 | 2019-09-12 | 半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021044732A true JP2021044732A (ja) | 2021-03-18 |
JP7395294B2 JP7395294B2 (ja) | 2023-12-11 |
Family
ID=74862586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019166244A Active JP7395294B2 (ja) | 2019-09-12 | 2019-09-12 | 半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US10985772B2 (ja) |
JP (1) | JP7395294B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
JP2012147153A (ja) * | 2011-01-11 | 2012-08-02 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
WO2013136676A1 (ja) * | 2012-03-14 | 2013-09-19 | パナソニック株式会社 | アナログ-デジタル変換回路及びその駆動方法 |
JP2018509829A (ja) * | 2015-02-20 | 2018-04-05 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 高直線性シグマ−デルタ変換器 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5845160B2 (ja) | 1975-12-19 | 1983-10-07 | カブシキガイシヤ ヒタチメデイコ | Xセンケンサソウチ |
US7292170B2 (en) * | 2005-06-13 | 2007-11-06 | Texas Instruments Incorporated | System and method for improved time-interleaved analog-to-digital converter arrays |
US7375664B2 (en) * | 2006-06-07 | 2008-05-20 | Texas Instruments Incorporated | Systems and methods for providing anti-aliasing in a sample-and-hold circuit |
JP2009027281A (ja) | 2007-07-17 | 2009-02-05 | Sony Corp | サンプルホールド回路およびパイプラインad変換器 |
JP2009027282A (ja) | 2007-07-17 | 2009-02-05 | Sony Corp | サンプルホールド回路およびパイプラインad変換器 |
JP4505027B2 (ja) * | 2008-05-08 | 2010-07-14 | 株式会社半導体理工学研究センター | サンプルホールド回路及びa/d変換装置 |
JP2010193089A (ja) | 2009-02-17 | 2010-09-02 | Toshiba Corp | 離散時間系回路 |
US9019229B2 (en) * | 2010-03-26 | 2015-04-28 | Stmicroelectronics Asia Pacific Pte Ltd | Sample and hold capacitance to digital converter |
US8471755B1 (en) * | 2012-01-24 | 2013-06-25 | Synopsys, Inc. | Dynamic biasing in switched capacitor stages using frame capacitors |
JP5845160B2 (ja) | 2012-09-26 | 2016-01-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8902093B1 (en) * | 2012-12-05 | 2014-12-02 | Cadence Design Systems, Inc. | Parallel analog to digital converter architecture with charge redistribution and method thereof |
US9362940B2 (en) * | 2014-10-10 | 2016-06-07 | Broadcom Corporation | Parallel sample-and-hold circuit for a pipelined ADC |
US10020968B1 (en) * | 2015-03-18 | 2018-07-10 | National Technology & Engineering Solutions Of Sandia, Llc | Coherent radar receiver that comprises a sigma delta modulator |
US10439627B2 (en) * | 2017-12-18 | 2019-10-08 | Qualcomm Incorporated | Alias rejection through charge sharing |
US10438677B1 (en) * | 2018-11-20 | 2019-10-08 | Nxp B.V. | Modular sample-and-hold circuit |
JP7249832B2 (ja) | 2019-03-19 | 2023-03-31 | 株式会社東芝 | サンプルホールド回路、及びad変換器 |
-
2019
- 2019-09-12 JP JP2019166244A patent/JP7395294B2/ja active Active
-
2020
- 2020-02-07 US US16/784,597 patent/US10985772B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
JP2012147153A (ja) * | 2011-01-11 | 2012-08-02 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
WO2013136676A1 (ja) * | 2012-03-14 | 2013-09-19 | パナソニック株式会社 | アナログ-デジタル変換回路及びその駆動方法 |
JP2018509829A (ja) * | 2015-02-20 | 2018-04-05 | コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ | 高直線性シグマ−デルタ変換器 |
Also Published As
Publication number | Publication date |
---|---|
US10985772B2 (en) | 2021-04-20 |
JP7395294B2 (ja) | 2023-12-11 |
US20210083684A1 (en) | 2021-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20160134267A1 (en) | Skew adjustment circuit and skew adjustment method | |
US9634627B2 (en) | Amplification circuit and analog/digital conversion circuit | |
JP6253608B2 (ja) | アナログ/デジタル変換回路 | |
CN105814797A (zh) | 开关电容回路滤波器 | |
US9831831B2 (en) | Integrated oscillator circuitry | |
JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
US10181857B1 (en) | Analog-to-digital converter error correction | |
CN111313866A (zh) | 具有延迟补偿的张弛振荡器 | |
US6919750B2 (en) | Clock signal generation circuit used for sample hold circuit | |
US9753064B2 (en) | Method and apparatus for metering a voltage signal | |
US7668279B1 (en) | Signal processing system with low bandwidth phase-locked loop | |
US11057041B1 (en) | Self-calibrating single slope analog-to-digital converter | |
CN111245383B (zh) | 用于误差信号放大及处理的电路和方法 | |
JP2021044732A (ja) | 半導体集積回路、ad変換器、デルタシグマ型ad変換器、インクリメンタルデルタシグマ型ad変換器及びスイッチトキャパシタ | |
US20100271098A1 (en) | Low-offset charge pump, duty cycle stabilizer, and delay locked loop | |
US20100244952A1 (en) | Gain control circuit and electronic volume circuit | |
US9705485B1 (en) | High-resolution current and method for generating a current | |
CN112491376B (zh) | 一种无pop noise高压D类音频功放系统及其上电启动方法 | |
JP2003163596A (ja) | デルタシグマ型adコンバータ | |
US11245410B1 (en) | System and method for current digital-to-analog converter | |
JP7035986B2 (ja) | 変動抑制回路 | |
KR101939147B1 (ko) | 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기 | |
JP4616362B2 (ja) | D/a変換回路 | |
Huang et al. | A 1.2 V direct background digital tuned continuous-time bandpass sigma-delta modulator | |
EP1890383A1 (en) | A hybrid tuning circuit for continuous-time sigma-delta analog-to-digital converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230307 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230725 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231129 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7395294 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |