JP5845160B2

JP5845160B2 - 半導体装置

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Publication number: JP5845160B2
Application number: JP2012212794A
Authority: JP
Inventors: 隆哉増田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-09-26
Filing date: 2012-09-26
Publication date: 2016-01-20
Anticipated expiration: 2032-09-26
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Description

この発明は、ＡＤ（Analog-to-Digital）変換器を備えた半導体装置に関する。

ＡＤ変換器を内蔵した半導体装置（たとえば、マイクロコンピュータ）は、外部入力のアナログ電圧値、基準電圧生成回路から出力される内部基準電圧値、および内蔵の温度センサ回路の出力値などをデジタル値として検出することが可能である。ＡＤ変換器は、たとえば、外部入力電圧を繰り返しＡＤ変換しながら、定期的に内部基準電圧値および温度センサ回路の出力値をＡＤ変換することによってチップ環境をモニタするような方法で使用される。

またＡＤ変換器を有する半導体装置において、サンプル＆ホールド用の容量に蓄積された電荷を放出した後、信号接続を切替える技術は存在する（特許文献１、２）。

特開２０１１−０７７８４７号公報特開２００１−２４４８１３号公報

ところで、近年のＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路の微細化、低消費電力化に伴い、ＣＭＯＳ論理回路の電源電圧は１Ｖ近くまで低下している。このため、内部電源回路に供給する基準電圧も従来よりも低電圧化されている。

低電圧動作が要求される回路では、ゲート酸化膜が薄く、閾値電圧の低い低耐圧トランジスタが用いられる。基準電圧生成回路を全て低耐圧トランジスタで形成しなくてもよいが、少なくとも内部電源回路と接続される出力トランジスタについては閾値電圧の低い低耐圧トランジスタを使用する必要がある。

内部基準電圧のＡＤ変換を行なう際には、この低耐圧トランジスタに高電圧が印加されないように、予めサンプルホールド回路に保持された電圧が放電される。具体的には、サンプルホールド回路の放電を制御するレジスタの値をユーザがプログラムによって書き換える。したがって、ユーザのプログラムミスがあれば、基準電圧生成回路の低耐圧トランジスタが破壊されてしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置において、内蔵のＡＤ変換器の入力信号の切替えを制御する切替制御部は、基準電圧値を検出する指令を受けたとき、自動的にサンプルホールド回路の入力ノードと接地ノードとを一時的に接続した後、サンプルホールド回路の入力ノードと基準電圧生成回路の出力ノードとを接続するように構成される。

上記の一実施の形態によれば、サンプルホールド回路に保持されている電圧によって基準電圧生成回路の低耐圧トランジスタが破壊されないよう、確実に制御できる。

実施の形態１によるマイクロコンピュータチップの構成の一例を示すブロック図である。図１のＡＤ変換制御回路の一部の構成を示すブロック図である。図２の放電モード制御回路の構成を示す回路図である。図２の切替制御部における各信号波形を示すタイミング図である。図２のＡＤ変換制御回路によって基準電圧のＡＤ変換を行なう手順を示すフローチャートである。実施の形態２によるＡＤ変換制御回路の一部の構成を示すブロック図である。図６の放電モード制御回路の構成を示す回路図である。実施の形態３によるＡＤ変換制御回路の一部の構成を示すブロック図である。図８のＡＤ変換制御回路によって基準電圧のＡＤ変換を行なう手順を示すフローチャートである。

以下、各実施の形態について図面を参照して詳しく説明する。以下では、ＡＤ変換器を内蔵した半導体装置の一例としてマイクロコンピュータを例に挙げて説明する。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。

＜実施の形態１＞
［マイクロコンピュータチップの全体構成］
図１は、実施の形態１によるマイクロコンピュータチップの構成の一例を示すブロック図である。

図１を参照して、マイクロコンピュータチップ１は、中央処理装置（ＣＰＵ：Central Processing Unit）２、ＲＡＭ（Random Access Memory）３、ＲＯＭ（Read Only Memory）４、および入出力回路などのその他の周辺回路５を含む。これらの構成要素はバス６を介して相互に接続される。

ＣＰＵ２は、ＲＡＭ３およびＲＯＭ４に格納されたプログラムを実行することによって、マイクロコンピュータチップ１全体の動作を制御する。ＲＡＭ３およびＲＯＭ４は、ＣＰＵ２の主記憶として用いられる。

マイクロコンピュータチップ１は、さらに、サンプルホールド（Ｓ＆Ｈ：Sample and Hold）回路２０、ＡＤ変換器２５、ＡＤ変換制御回路３０、切替部１５、および基準電圧生成回路７を含む。

ＡＤ変換器２５は、サンプルホールド回路２０に保持された電圧のＡＤ変換を行なう。ＡＤ変換の方式は、積分方式、逐次比較方式、およびフラッシュ方式などいずれの方式でも構わない。ＡＤ変換制御回路３０は、サンプルホールド回路２０およびＡＤ変換器２５の動作を制御する。ＡＤ変換器２５のＡＤ変換結果は、ＡＤ変換制御回路３０内に設けられたレジスタに格納される。

切替部１５は、サンプルホールド回路２０の入力信号を切替えることによって、ＡＤ変換の対象となる信号を切替えるものである。具体的には、マイクロコンピュータチップ１には、外部からアナログ入力信号を受ける複数の端子Ｔ０，Ｔ１，…が設けられている。切替部１５は、これらの端子Ｔ０，Ｔ１，…にそれぞれ対応するスイッチ素子ＳＷ０，ＳＷ１，…を含む。各端子Ｔｉ（ｉ＝０，１，…）は、対応するスイッチ素子ＳＷｉを介してサンプルホールド回路２０の入力ノードと接続される。スイッチ素子ＳＷ０，ＳＷ１のオンおよびオフがＡＤ変換制御回路３０によって切替えられることによって、ＡＤ変換の対象となるアナログ入力信号が切替えられる。

切替部１５は、さらに、基準電圧生成回路７の出力ノードとサンプルホールド回路２０の入力ノードとの間の接続をオンまたはオフに切替えるためのスイッチ素子ＳＷＲを含む。これによって、ＡＤ変換器２５は、スイッチ素子ＳＷＲを介して入力される基準電圧Ｖｒｅｆをデジタル値に変換することによって、基準電圧Ｖｒｅｆの値を検出することができる。

切替部１５は、さらに、サンプルホールド回路２０の入力ノードと接地ノードＧＮＤとの間の接続をオンまたはオフに切替えるためのスイッチ素子ＳＷＧを含む。これによって、サンプルホールド回路２０に保持された電圧は、スイッチ素子ＳＷＧを介して放電される。

基準電圧生成回路７は、たとえばバンドギャップリファレンス（ＢＧＲ）回路などを含み、外部電源電圧の変動や周囲温度の変動にできるだけ依存しない基準電圧Ｖｒｅｆを生成する。生成された基準電圧Ｖｒｅｆは、高精度の基準電圧が必要とされる内部電源回路、Ａ／Ｄ変換器、比較回路、および発振回路などに分配される。

［従来のＡＤ変換回路の問題点］
現在の半導体回路の量産プロセスでは、少なくとも２種類のトランジスタが準備される。インターフェイスやアナログ回路用の高耐圧のトランジスタ（厚膜トランジスタ）とロジック回路用の低耐圧のトランジスタ（薄膜トランジスタ）である。低耐圧トランジスタは、高耐圧トランジスタに比べて低電源電圧で動作可能なように、ゲート酸化膜が薄く、閾値電圧が低くなっている。

従来の基準電圧生成回路は、全て高耐圧トランジスタによって形成されていた。このため、外部入力電圧をＡＤ変換しながら、定期的に基準電圧値ＶｒｅｆをＡＤ変換器でモニタするような使用方法にしたとしても、基準電圧生成回路が破壊されることはなかった。

ところが、近年のＣＭＯＳ論理回路の微細化、低消費電力化に伴い、ＣＭＯＳ論理回路の電源電圧は１Ｖ近くまで低下している。このため、内部電源回路に供給する基準電圧も従来よりも低電圧化する必要がある。基準電圧生成回路を全て低耐圧トランジスタで形成しなくてもよいが、少なくとも内部電源回路と接続される出力トランジスタについては閾値電圧の低い低耐圧トランジスタを使用する必要がある。このため、ＡＤ変換器によって比較的高電圧の外部電圧を測定した直後に内部基準電圧を測定すると、サンプルホールド回路に保持されている電圧によって基準電圧生成回路の出力トランジスタが破壊される可能性がある。

そこで、内部基準電圧のＡＤ変換を行なう前には、予めサンプルホールド回路に保持された電圧を放電する必要がある。具体的に図１において、スイッチ素子ＳＷ０をオンすることにより端子Ｔ０から入力されるアナログ電圧のＡＤ変換を行なった場合には、スイッチ素子ＳＷ０をオフした後に、スイッチ素子ＳＷＧをオンする。これによって、サンプルホールド回路に２０に保持されていた電圧が放電される。その後、スイッチ素子ＳＷＧをオフした後に、スイッチ素子ＳＷＲをオンすることによって、基準電圧ＶｒｅｆのＡＤ変換を開始する。

これらのスイッチ素子ＳＷ０，ＳＷＧ，ＳＷＲの開閉操作は、ＡＤ変換制御回路３０に設けられた制御レジスタのビットをプログラムによって書き換えることによって実現される。このため、ユーザがプログラムの作成を誤ると、基準電圧生成回路７の出力トランジスタが破壊されてしまう。さらに、制御レジスタのビットの書換えに時間を要する点も問題である。

実施の形態１のＡＤ変換制御回路３０では、制御レジスタのうちスイッチ素子ＳＷＲを制御するためのビットをセットするだけで（正確にはスタートビットのセットも必要である）、スイッチ素子ＳＷＧを所定時間オンさせた後に、スイッチ素子ＳＷＲをオンさせるように切替部１５を制御する回路（図２の切替制御部４０）が設けられる。これによって、サンプルホールド回路２０に保持されている電圧によって基準電圧生成回路７の出力トランジスタが破壊されないよう、確実に制御できる。

［ＡＤ変換制御回路の構成］
図２は、図１のＡＤ変換制御回路の一部の構成を示すブロック図である。図２では、図１のＡＤ変換制御回路３０のうち、特に切替部１５の制御に関係する構成が示されている。

図２では、さらに、基準電圧生成回路７の温度をモニタするための温度センサ回路８が示されている。温度センサ回路８は、たとえば、サーミスタまたは測温抵抗体を含み、定電流を流したときにサーミスタまたは測温抵抗体に生じる電圧を出力する。さらに、基準電圧Ｖｒｅｆおよび温度センサ回路８の出力電圧の一方を選択するための選択回路１０が設けられている。基準電圧生成回路７の出力トランジスタ９および選択回路１０は、低耐圧トランジスタで構成される。

図２では、さらに、ＡＤ変換制御回路３０に関係するサンプルホールド回路２０およびＡＤ変換器２５が示されている。サンプルホールド回路２０は、スイッチ素子２１，２２と容量素子２３とを含む。サンプリング時には、スイッチ素子２１をオンすることにより、入力電圧が容量素子２３に保持される。ＡＤ変換時には、スイッチ素子２１がオフ状態になり、スイッチ素子２２がオン状態になる。

以下、図２を参照して、切替部１５を制御するための構成について説明する。ＡＤ変換制御回路３０は、その一部の構成として、制御レジスタ３１と、切替制御部４０とを含む。

制御レジスタ３１は、サンプルホールド回路２０の放電を含めてＡＤ変換を開始させるためのスタートビットＢＳＴと、ＡＤ変換対象を選択するための選択ビットＢＲ，Ｂ０，Ｂ１，…とを含む。

具体的に図２の場合、スタートビットＢＳＴに“１”が設定されたときには、スタート信号ＳＴが活性状態（ハイレベル（Ｈレベル））になる。スタート信号ＳＴは、切替制御部４０に入力される。ＡＤ変換対象として基準電圧を選択するための選択ビットＢＲに“１”が設定されたときには、対応する選択信号ＳＬＲが活性状態（Ｈレベル）になる。選択信号ＳＬＲは、切替制御部４０に入力される。ＡＤ変換対象として端子Ｔｉ（ｉ＝０，１，…）に入力される電圧を選択する選択ビットＢｉに“１”が設定されたときには、対応する選択信号ＳＬｉが活性状態（Ｈレベル）になる。各スイッチ素子ＳＷｉは、活性状態の選択信号ＳＬｉを受けてオン状態になる。

切替制御部４０は、放電モード制御回路５０と、論理ゲート４１，４３と、Ｄフリップフロップ４２と、タイマ回路４４と、ワンショットパルス発生回路４５とを含む。

放電モード制御回路５０は、選択信号ＳＬＲ（基準電圧の選択ビットＢＲに対応する）および放電終了パルスＤＱを受け、これらの信号に応じて放電モード信号ＤＭの論理レベルを変化させる。放電モード制御回路５０は、選択信号ＳＬＲが活性状態（Ｈレベル）に変化したとき、活性状態（Ｈレベル）の放電モード信号ＤＭを出力する。放電モード信号ＤＭは、論理ゲート４１および４３に入力される。

論理ゲート４１は、放電モード信号ＤＭの反転信号と選択信号ＳＬＲとのＡＮＤ演算を行ない、演算結果をＤフリップフロップ４２に出力する。Ｄフリップフロップ４２の出力信号はイネーブル信号ＥＮＲとしてスイッチ素子ＳＷＲに入力される。したがって、選択信号ＳＬＲが活性状態（Ｈレベル）の間は、スイッチ素子ＳＷＲはオフ状態のままである。

論理ゲート４３は、放電モード信号ＤＭとスタート信号ＳＴとのＡＮＤ演算結果をイネーブル信号ＥＮＤとしてスイッチ素子ＳＷＤに出力する。したがって、スイッチ素子ＳＷＤは、放電モード信号ＤＭが活性状態（Ｈレベル）であり、かつスタート信号ＳＴが活性状態（Ｈレベル）のときオン状態になる。このとき、サンプルホールド回路２１のスイッチ素子２１をオン状態にしておくことによって容量素子２３の電圧が放電される。

タイマ回路４４は、イネーブル信号ＥＮＤが活性状態（Ｈレベル）に変化したとき（すなわち、スイッチ素子ＳＷＤがオン状態になったとき）、計時を開始する。計時を開始してから所定時間が経過すると、タイマ回路４４の出力信号が活性状態（Ｈレベル）に切替わり、このタイマ回路４４の出力信号を受けてワンショットパルス発生回路４５は、放電終了パルスＤＱを出力する。

放電モード制御回路５０は、放電終了パルスＤＱを受けると放電モード信号ＤＭを非活性状態（Ｌレベル）に切り替える。これによって、イネーブル信号ＥＮＤが非活性状態（Ｌレベル）に変化するので、スイッチ素子ＳＷＤがオフする。この結果、サンプルホールド回路２０の放電が終了する。さらに、放電モード信号ＤＭが非活性状態（Ｌレベル）に変化することによって、イネーブル信号ＥＮＲが活性状態（Ｈレベル）に変化するので、スイッチ素子ＳＷＲがオンする。これによって、基準電圧生成回路７（または温度センサ回路８）の出力ノードとサンプルホールド回路２０の入力ノードとが接続される。

以上のとおり、切替制御部４０の制御動作によって、切替部１５は、選択ビットＢＲに“１”がセットされると（すなわち、選択信号ＳＬＲが活性状態（Ｈレベル）になると）、一時的にスイッチ素子ＳＷＤをオンすることによってサンプルホールド回路２０の入力ノードと接地ノードＧＮＤとを接続する。スイッチ素子ＳＷＤがオフ状態に戻った後、切替部１５は、スイッチ素子ＳＷＲをオンすることによってサンプルホールド回路の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとを接続する。この結果、低耐圧トランジスタで形成された基準電圧生成回路７の出力トランジスタ９が破壊されることを確実に防止できる。

［放電モード制御回路の構成］
図３は、図２の放電モード制御回路の構成を示す回路図である。図３を参照して、放電モード制御回路５０は、ワンショットパルス発生回路５１と、ＲＳフリップフロップ５４と、Ｄフリップフロップ５５とを含む。ワンショットパルス発生回路５１は、Ｄフリップフロップ５２と、論理ゲート５３とを含む。

ワンショットパルス発生回路５１において、選択信号ＳＬＲ（基準電圧の選択ビットＢＲに対応する）は、論理ゲート５３の第１の入力端子に入力されるとともに、Ｄフリップフロップ５２に入力される。論理ゲート５３は、Ｄフリップフロップ５２の出力信号の論理レベルを反転した信号と選択信号ＳＬＲとのＡＮＤ演算を行ない、演算結果を出力する。したがって、ワンショットパルス発生回路５１は、選択信号ＳＬＲが活性状態（Ｈレベル）に変化したときに、クロック信号ＣＬＫの１周期の間、Ｈレベルとなるワンショットパルスを出力する。

ＲＳフリップフロップ５４のセット端子（Ｓ）には、ワンショットパルス発生回路５１から出力されたワンショットパルスが入力され、リセット端子（Ｒ）には放電終了パルスＤＱが入力される。ＲＳフリップフロップ５４のセット出力は、Ｄフリップフロップ５４によって保持され、放電モード信号ＤＭとして出力される。

したがって、図２のスイッチ素子ＳＷＧは、ＲＳフリップフロップ５４のセット出力とスタート信号ＳＴとのＡＮＤ演算結果に応答してオン状態に切替わる。スイッチ素子ＳＷＧがオン状態になることによって、サンプルホールド回路２０の入力ノードと接地ノードＧＮＤとが接続される。図２のスイッチ素子ＳＷＲは、ＲＳフリップフロップ５４のリセット出力と選択信号ＳＬＲとのＡＮＤ演算結果に応答してオン状態に切替わる。スイッチ素子ＳＷＲがオン状態になることによって、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される。

［切替制御部の動作］
図４は、図２の切替制御部における各信号波形を示すタイミング図である。図４では、上から順に、クロック信号ＣＬＫ、選択信号ＳＬＲ（基準電圧を選択する選択ビットＢＲに対応する）、放電終了パルスＤＱ、放電モード信号ＤＭ、スタート信号ＳＴ、およびイネーブル信号ＥＮＲ（スイッチ素子ＳＷＲに対応する）の各波形が示されている。以下、図２〜図４を参照して、切替制御部４０の制御動作について総括的に説明する。

図４の時刻ｔ１において、基準電圧を選択する選択ビットＢＲに“１”が設定されることによって選択信号ＳＬＲが活性状態（Ｈレベル）に切替わる。この変化を受けて、時刻ｔ２において、放電モード制御回路５０から出力される放電モード信号ＤＭが活性状態（Ｈレベル）に変化する。

次の時刻ｔ３において、スタートビットＢＳＴに“１”が設定されることによってスタート信号ＳＴが活性状態（Ｈレベル）に切替わる。これによって、イネーブル信号ＥＮＤが活性状態（Ｈレベル）に切替わるので、スイッチ素子ＳＷＤがオンし、この結果、サンプルホールド回路２０の放電が開始される。

イネーブル信号ＥＮＤがＨレベルに切替わってから所定時間が経過した時刻ｔ４に放電終了パルスＤＱが放電モード制御回路５０に入力される。そうすると、次の時刻ｔ５に放電モード信号ＤＭが非活性状態（Ｌレベル）に変化する（放電モードの終了）ので、スイッチ素子ＳＷＤがオフする（放電動作の終了）。放電モード信号ＤＭが非活性状態（Ｌレベル）に切替わることによって、次の時刻ｔ６にイネーブル信号ＥＮＲが活性状態（Ｈレベル）に切替わり、この結果、スイッチ素子ＳＷＲがオンする（すなわち、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される。

スタート信号ＳＴは、時刻ｔ３にＨレベルに切替わってから所定時間経過すると時刻ｔ７にＬレベルに戻る。次の時刻ｔ８に、スタート信号ＳＴが活性状態（Ｈレベル）に切替わるとＡＤ変換が開始する。

図５は、図２のＡＤ変換制御回路によって基準電圧のＡＤ変換を行なう手順を示すフローチャートである。図２および図５を参照して、ＡＤ変換の対象として基準電圧を選択するための選択ビットＢＲに“１”が設定され（ステップＳ１００でＹＥＳ）、スタートビットＢＳＴに“１”が設定されると（ステップＳ１０５でＹＥＳ）、切替制御部４０はスイッチ素子ＳＷＤをオンする。これによって、サンプルホールド回路２０に保持されている電圧を放電する放電動作が開始する（ステップＳ１１５）。

スイッチ素子ＳＷＤをオンしてから所定時間経過すると、切替制御部４０は、スイッチ素子ＳＷＤをオフし、次にスイッチ素子ＳＷＲをオンする。これにより、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される（ステップＳ１２０）。その後、ＡＤ変換が開始される（ステップＳ１３０）。

＜実施の形態２＞
従来のＡＤ変換制御回路では、放電モードに入るか否かをユーザが自由に選択することができた。すなわち、内部基準電圧または温度センサ回路のＡＤ変換を行なう前だけでなく、外部から入力されたアナログ電圧のＡＤ変換を行なう前にもサンプルホールド回路に保持されている電圧を放電することが可能であった。実施の形態２のＡＤ変換制御回路は、サンプルホールド回路に保持されている電圧を放電するか否かをユーザが自由に選択できる機能を追加したものである。以下、図６、図７を参照して具体的に説明する。

図６は、実施の形態２によるＡＤ変換制御回路の一部の構成を示すブロック図である。図７は、図６の放電モード制御回路の構成を示す回路図である。

図６のＡＤ変換制御回路３０Ａは、制御レジスタ３１Ａに、サンプルホールド回路２０の放電を選択するための選択ビットＢＤがさらに設けられている点で、図２のＡＤ変換制御回路３０Ａと異なる。選択ビットＢＤに“１”が設定されることによって選択信号ＳＬＤが活性状態（Ｈレベル）になる。選択信号ＳＬＤは放電モード制御回路５０Ａに入力される。

図７の放電モード制御回路５０Ａは、ＲＳフリップフロップ５４とＤフリップフロップ５５との間に設けられたＯＲゲート５６をさらに含む点で図３の放電モード制御回路５０と異なる。ＯＲゲート５６は、ＲＳフリップフロップ５４のセット出力と選択信号ＳＬＤとのＯＲ演算を行ない、演算結果をＤフリップフロップ５５に入力する。Ｄフリップフロップ５５の出力信号は、放電モード信号ＤＭとして図６の論理ゲート４１，４３に入力される。

以上の構成によって、放電動作を選択する選択ビットＢＤに“１”が設定され（すなわち、選択信号ＳＬＤおよび放電モード信号ＤＭが活性状態（Ｈレベル）になり）、かつ、スタートビットＢＳＴに“１”が設定されると、スイッチ素子ＳＷＤがオンすることによりサンプルホールド回路２０に保持されている電圧が放電される。その後、放電モード信号ＤＭが非活性状態（Ｌレベル）に戻っても、基準電圧を選択する選択ビットＢＲに“１”が選択されていなければ、スイッチ素子ＳＷＲはオンしない。したがって、ユーザは、基準電圧（または温度センサ回路の出力信号）のＡＤ変換の実施とは無関係に、放電動作を行なうか否かを選択することができる。

＜実施の形態３＞
実施の形態１のＡＤ変換制御回路３０は、内部基準電圧または温度センサ回路の出力信号のＡＤ変換を行なう前には必ずサンプルホールド回路に保持されている電圧を放電するように構成されていた。しかしながら、低耐圧トランジスタの耐圧以下の電圧がサンプルホールド回路に保持されている場合には、保持電圧を放電しなくても低耐圧トランジスタが破壊されることはない。そこで、実施の形態３のＡＤ変換制御回路３０Ｂは、サンプルホールド回路に保持されている電圧（すわなち、前回のＡＤ変換結果）が低耐圧トランジスタの耐圧を超えているか否かに応じて、サンプルホールド回路に保持されている電圧の放電を行なうか否かを決定するような構成に変更される。以下、図８および図９を参照して具体的に説明する。なお、実施の形態３は実施の形態２と組み合わせることもできる。

図８は、実施の形態３によるＡＤ変換制御回路の一部の構成を示すブロック図である。図８のＡＤ変換制御回路３０Ｂにおいて切替制御部４０Ｂは、前回のＡＤ変換結果を格納するためのレジスタ６０、低耐圧トランジスタの耐圧に対応する基準値を保持するレジスタ６１、減算器６２、およびＡＮＤゲート６３をさらに含む点で、図２の切替制御部４０と異なる。さらに、図８の切替制御部４０ＢのＡＮＤゲート４３Ａは、２入力から３入力に変更されている点で図２の切替制御部４０のＡＮＤゲート４３と異なる。

図８を参照して、減算器６２は、低耐圧トランジスタの耐圧に対応する基準値から前回のＡＤ変換結果を減算する。減算の結果が負になったときキャリーフラグが“１”（Ｈレベル）になる。減算器６２は、キャリーフラグをＡＮＤゲート４３Ａおよび６３に出力する。

ＡＮＤゲート４３Ａは、放電モード信号ＤＭ、スタート信号ＳＴ、およびキャリーフラグのＡＮＤ演算結果をイネーブル信号ＥＮＤとして出力する。したがって、キャリーフラグが“１”のとき（すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きいとき）、放電モード信号ＤＭおよびスタート信号ＳＴが活性状態（Ｈレベル）になると、スイッチ素子ＳＷＤがオンし、放電動作が開始する。一方、キャリーフラグが“０”のとき（すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値以下のとき）、イネーブル信号ＥＮＤは非活性状態（Ｌレベル）のままであるので、サンプルホールド回路に保持されている電圧は放電されない。

ＡＮＤゲート６３は、放電モード信号ＤＭとキャリーフラグとのＡＮＤ演算を行なう。論理ゲート４１は、ＡＮＤゲート６３の出力信号の論理レベルを反転した信号（すなわち、放電モード信号ＤＭとキャリーフラグとのＮＡＮＤ演算結果）と、選択信号ＳＬＲとのＡＮＤ演算を行ない、演算結果をＤフリップフロップ４２に出力する。したがって、キャリーフラグが“１”のとき（すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きいとき）、放電モード信号ＤＭの論理レベルに応じてイネーブル信号ＥＮＲが活性状態（Ｈレベル）に切替わる。一方、キャリーフラグが“０”のとき（すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値以下のとき）、イネーブル信号ＥＮＲは、放電モード信号ＤＭとは無関係に、選択信号ＳＬＲが活性状態（Ｈレベル）になると活性状態（Ｈレベル）に切替わる。イネーブル信号ＥＮＲが活性化されることによって、スイッチ素子ＳＷＲがオンし、この結果、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される。

上記の減算器６２に代えて、低耐圧トランジスタの耐圧に対応する基準値に対して２の補数をとった値と、前回のＡＤ変換結果とを加算する加算器を設けてもよい。この場合も、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きければ、加算器のキャリーフラグは“１”になる。

図９は、図８のＡＤ変換制御回路によって基準電圧のＡＤ変換を行なう手順を示すフローチャートである。

図８および図９を参照して、まず、ＡＤ変換の対象として基準電圧を選択するための選択ビットＢＲに“１”が設定され（ステップＳ１００でＹＥＳ）、さらに、スタートビットＢＳＴに“１”が設定される（ステップＳ１０５でＹＥＳ）。この状態で、減算器６２のキャリーフラグが“１”であれば、すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きければ（ステップＳ１１０でＹＥＳ）、切替制御部４０Ｂはスイッチ素子ＳＷＤをオンする。これによって、サンプルホールド回路２０に保持されている電圧を放電する放電動作が開始する（ステップＳ１１５）。

スイッチ素子ＳＷＤをオンしてから所定時間経過すると、切替制御部４０Ｂは、スイッチ素子ＳＷＤをオフし、次にスイッチ素子ＳＷＲをオンする。これにより、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される（ステップＳ１２０）。その後、ＡＤ変換が開始される（ステップＳ１３０）。

一方、減算器６２のキャリーフラグが“０”であれば、すなわち、前回のＡＤ変換結果が低耐圧トランジスタの耐圧に対応する基準値以下であれば（ステップＳ１１０でＮＯ）、切替制御部４０Ｂは、スイッチ素子ＳＷＤをオフのままで、スイッチ素子ＳＷＲをオンする。これにより、サンプルホールド回路２０の入力ノードと基準電圧生成回路７（または温度センサ回路８）の出力ノードとが接続される（ステップＳ１２５）。その後、ＡＤ変換が開始される（ステップＳ１３０）。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１マイクロコンピュータチップ、２ＣＰＵ、７基準電圧生成回路、８温度センサ回路、９出力トランジスタ、１０選択回路、１５切替部、２０サンプルホールド回路、ＳＷＧ，ＳＷＲ，ＳＷ０，ＳＷ１スイッチ素子、２３容量素子、２５ＡＤ変換器、３０，３０Ａ，３０ＢＡＤ変換制御回路、３１，３１Ａ制御レジスタ、４０，４０Ａ，４０Ｂ切替制御部、４１，４３，４３Ａ，５３，５６，６３論理ゲート、４４タイマ回路、４５，５１ワンショットパルス発生回路、５０，５０Ａ放電モード制御回路、５４ＲＳフリップフロップ、６０，６１レジスタ、６２減算器、ＢＤ，ＢＲ，Ｂ０，Ｂ１選択ビット、ＢＳＴスタートビット、ＣＬＫクロック信号、ＤＭ放電モード信号、ＤＱ放電終了パルス、ＥＮＤ，ＥＮＲイネーブル信号、ＳＬＤ，ＳＬＲ，ＳＬ１，ＳＬ２選択信号、ＳＴスタート信号、Ｔ０，Ｔ１端子、Ｖｒｅｆ基準電圧。

Claims

サンプルホールド回路と、
前記サンプルホールド回路の出力をＡＤ（Analog-to-Digital）変換するＡＤ変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第１の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記第１の制御信号が活性化されたときにワンショットパルスを出力する第１のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第２のパルス発生回路と、
前記第１のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第２のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるＲＳ（Reset-Set）フリップフロップとを含み、
前記切替部は、
前記ＲＳフリップフロップのセット出力に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記ＲＳフリップフロップのリセット出力と前記第１の制御信号とのＡＮＤ演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
サンプルホールド回路と、
前記サンプルホールド回路の出力をＡＤ（Analog-to-Digital）変換するＡＤ変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第１の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、第２の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続するように構成されており、
前記切替制御部は、
前記第１の制御信号が活性化されたときにワンショットパルスを出力する第１のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第２のパルス発生回路と、
前記第１のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第２のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるＲＳ（Reset-Set）フリップフロップとを含み、
前記切替部は、
前記ＲＳフリップフロップのセット出力と前記第２の制御信号とのＯＲ演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記ＲＳフリップフロップのリセット出力と前記第１の制御信号とのＡＮＤ演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
サンプルホールド回路と、
前記サンプルホールド回路の出力をＡＤ（Analog-to-Digital）変換するＡＤ変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第１の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記ＡＤ変換器による前回のＡＤ変換結果が基準値以下の場合において前記第１の制御信号が活性化されたときには、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続することなく、前記切替部によって、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続し、
前記ＡＤ変換器による前回のＡＤ変換結果が前記基準値を超えた場合において前記第１の制御信号が活性化されたときには、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記第１の制御信号が活性化されたときにワンショットパルスを出力する第１のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第２のパルス発生回路と、
前記第１のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第２のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるＲＳ（Reset-Set）フリップフロップと、
所定の基準値から前記ＡＤ変換器による前回のＡＤ変換結果を減算し、減算結果が負の値になったか否かを示すキャリーフラグを出力する減算器とを含み、
前記切替部は、
前記ＲＳフリップフロップのセット出力と前記キャリーフラグとのＡＮＤ演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記ＲＳフリップフロップのセット出力と前記キャリーフラグとのＮＡＮＤ演算結果と、前記第１の制御信号とのＡＮＤ演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
前記半導体装置を構成するトランジスタは、
所定のゲート酸化膜厚を有する高耐圧トランジスタと、
前記高耐圧トランジスタのゲート酸化膜よりも薄いゲート酸化膜を有する低耐圧トランジスタとを含み、
前記基準電圧生成回路の出力トランジスタは、前記低耐圧トランジスタによって形成されている、請求項３に記載の半導体装置。