JP5845160B2 - 半導体装置 - Google Patents
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Description
[マイクロコンピュータチップの全体構成]
図1は、実施の形態1によるマイクロコンピュータチップの構成の一例を示すブロック図である。
現在の半導体回路の量産プロセスでは、少なくとも2種類のトランジスタが準備される。インターフェイスやアナログ回路用の高耐圧のトランジスタ(厚膜トランジスタ)とロジック回路用の低耐圧のトランジスタ(薄膜トランジスタ)である。低耐圧トランジスタは、高耐圧トランジスタに比べて低電源電圧で動作可能なように、ゲート酸化膜が薄く、閾値電圧が低くなっている。
図2は、図1のAD変換制御回路の一部の構成を示すブロック図である。図2では、図1のAD変換制御回路30のうち、特に切替部15の制御に関係する構成が示されている。
図3は、図2の放電モード制御回路の構成を示す回路図である。図3を参照して、放電モード制御回路50は、ワンショットパルス発生回路51と、RSフリップフロップ54と、Dフリップフロップ55とを含む。ワンショットパルス発生回路51は、Dフリップフロップ52と、論理ゲート53とを含む。
図4は、図2の切替制御部における各信号波形を示すタイミング図である。図4では、上から順に、クロック信号CLK、選択信号SLR(基準電圧を選択する選択ビットBRに対応する)、放電終了パルスDQ、放電モード信号DM、スタート信号ST、およびイネーブル信号ENR(スイッチ素子SWRに対応する)の各波形が示されている。以下、図2〜図4を参照して、切替制御部40の制御動作について総括的に説明する。
従来のAD変換制御回路では、放電モードに入るか否かをユーザが自由に選択することができた。すなわち、内部基準電圧または温度センサ回路のAD変換を行なう前だけでなく、外部から入力されたアナログ電圧のAD変換を行なう前にもサンプルホールド回路に保持されている電圧を放電することが可能であった。実施の形態2のAD変換制御回路は、サンプルホールド回路に保持されている電圧を放電するか否かをユーザが自由に選択できる機能を追加したものである。以下、図6、図7を参照して具体的に説明する。
実施の形態1のAD変換制御回路30は、内部基準電圧または温度センサ回路の出力信号のAD変換を行なう前には必ずサンプルホールド回路に保持されている電圧を放電するように構成されていた。しかしながら、低耐圧トランジスタの耐圧以下の電圧がサンプルホールド回路に保持されている場合には、保持電圧を放電しなくても低耐圧トランジスタが破壊されることはない。そこで、実施の形態3のAD変換制御回路30Bは、サンプルホールド回路に保持されている電圧(すわなち、前回のAD変換結果)が低耐圧トランジスタの耐圧を超えているか否かに応じて、サンプルホールド回路に保持されている電圧の放電を行なうか否かを決定するような構成に変更される。以下、図8および図9を参照して具体的に説明する。なお、実施の形態3は実施の形態2と組み合わせることもできる。
Claims (4)
- サンプルホールド回路と、
前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップとを含み、
前記切替部は、
前記RSフリップフロップのセット出力に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記RSフリップフロップのリセット出力と前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。 - サンプルホールド回路と、
前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、第2の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続するように構成されており、
前記切替制御部は、
前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップとを含み、
前記切替部は、
前記RSフリップフロップのセット出力と前記第2の制御信号とのOR演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記RSフリップフロップのリセット出力と前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。 - サンプルホールド回路と、
前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
アナログ信号を外部から受けるための信号端子と、
基準電圧を生成して出力する基準電圧生成回路と、
前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
制御信号に応じて前記切替部を制御する切替制御部とを備え、
前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記AD変換器による前回のAD変換結果が基準値以下の場合において前記第1の制御信号が活性化されたときには、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続することなく、前記切替部によって、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続し、
前記AD変換器による前回のAD変換結果が前記基準値を超えた場合において前記第1の制御信号が活性化されたときには、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
前記切替制御部は、
前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップと、
所定の基準値から前記AD変換器による前回のAD変換結果を減算し、減算結果が負の値になったか否かを示すキャリーフラグを出力する減算器とを含み、
前記切替部は、
前記RSフリップフロップのセット出力と前記キャリーフラグとのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
前記RSフリップフロップのセット出力と前記キャリーフラグとのNAND演算結果と、前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。 - 前記半導体装置を構成するトランジスタは、
所定のゲート酸化膜厚を有する高耐圧トランジスタと、
前記高耐圧トランジスタのゲート酸化膜よりも薄いゲート酸化膜を有する低耐圧トランジスタとを含み、
前記基準電圧生成回路の出力トランジスタは、前記低耐圧トランジスタによって形成されている、請求項3に記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012212794A JP5845160B2 (ja) | 2012-09-26 | 2012-09-26 | 半導体装置 |
TW102132801A TWI590590B (zh) | 2012-09-26 | 2013-09-11 | 半導體裝置 |
US14/036,777 US8922408B2 (en) | 2012-09-26 | 2013-09-25 | Semiconductor device |
CN201810177229.0A CN108306647B (zh) | 2012-09-26 | 2013-09-25 | 半导体装置 |
CN201310439849.4A CN103684462B (zh) | 2012-09-26 | 2013-09-25 | 半导体装置 |
US14/560,980 US9184760B2 (en) | 2012-09-26 | 2014-12-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012212794A JP5845160B2 (ja) | 2012-09-26 | 2012-09-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014068239A JP2014068239A (ja) | 2014-04-17 |
JP5845160B2 true JP5845160B2 (ja) | 2016-01-20 |
Family
ID=50320919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012212794A Active JP5845160B2 (ja) | 2012-09-26 | 2012-09-26 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8922408B2 (ja) |
JP (1) | JP5845160B2 (ja) |
CN (2) | CN103684462B (ja) |
TW (1) | TWI590590B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10985772B2 (en) | 2019-09-12 | 2021-04-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, A/D converter, delta sigma-type A/D converter, incremental delta sigma-type A/D converter, and switched capacitor |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022116735A (ja) * | 2021-01-29 | 2022-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3505119B2 (ja) * | 2000-02-28 | 2004-03-08 | 株式会社日立製作所 | 入力回路 |
US7061419B2 (en) * | 2004-08-18 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | A/D converter and A/D converting system |
GB0428114D0 (en) * | 2004-12-22 | 2005-01-26 | Univ Westminster | Technique and method for suppressing clock-jitter in continuous-time delta-sigma modulators |
EP2048785B1 (en) * | 2006-07-31 | 2013-09-04 | National University Corporation Shizuoka University | A/d converter and reading circuit |
JP4900065B2 (ja) * | 2006-10-19 | 2012-03-21 | 株式会社デンソー | マルチチャネルサンプルホールド回路およびマルチチャネルa/d変換器 |
JP4797961B2 (ja) * | 2006-12-12 | 2011-10-19 | 株式会社デンソー | Ad変換回路 |
JP2009188736A (ja) * | 2008-02-06 | 2009-08-20 | Kenwood Corp | Ad変換器 |
CN101577545B (zh) * | 2008-05-07 | 2011-08-17 | 中国科学院电子学研究所 | 基于双自举和电压补偿技术的a/d转换器采样开关 |
JP5155012B2 (ja) * | 2008-05-23 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | Ad変換器及びデータ処理装置 |
JP2010114510A (ja) * | 2008-11-04 | 2010-05-20 | Renesas Technology Corp | 半導体装置 |
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JP2010263531A (ja) * | 2009-05-11 | 2010-11-18 | Renesas Electronics Corp | A/d変換回路及びテスト方法 |
JP2010268349A (ja) * | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | アナログ/デジタル変換回路及びアナログ/デジタル変換方法 |
JP2011077847A (ja) * | 2009-09-30 | 2011-04-14 | Renesas Electronics Corp | A/dコンバータ及びそのオープン検出方法 |
EP2571168B1 (en) * | 2010-05-14 | 2016-12-14 | Toyota Jidosha Kabushiki Kaisha | Sample-and-hold circuit and a/d converter |
CN102006074B (zh) * | 2010-11-12 | 2012-12-19 | 天津大学 | 一种基于时域的低压信号读出电路及其控制方法 |
-
2012
- 2012-09-26 JP JP2012212794A patent/JP5845160B2/ja active Active
-
2013
- 2013-09-11 TW TW102132801A patent/TWI590590B/zh active
- 2013-09-25 CN CN201310439849.4A patent/CN103684462B/zh active Active
- 2013-09-25 CN CN201810177229.0A patent/CN108306647B/zh active Active
- 2013-09-25 US US14/036,777 patent/US8922408B2/en active Active
-
2014
- 2014-12-04 US US14/560,980 patent/US9184760B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10985772B2 (en) | 2019-09-12 | 2021-04-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, A/D converter, delta sigma-type A/D converter, incremental delta sigma-type A/D converter, and switched capacitor |
Also Published As
Publication number | Publication date |
---|---|
US20150084796A1 (en) | 2015-03-26 |
TWI590590B (zh) | 2017-07-01 |
US20140085119A1 (en) | 2014-03-27 |
CN103684462B (zh) | 2018-03-20 |
CN103684462A (zh) | 2014-03-26 |
CN108306647A (zh) | 2018-07-20 |
TW201429167A (zh) | 2014-07-16 |
US9184760B2 (en) | 2015-11-10 |
JP2014068239A (ja) | 2014-04-17 |
CN108306647B (zh) | 2021-09-03 |
US8922408B2 (en) | 2014-12-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150820 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151110 |
|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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