JP5845160B2 - 半導体装置 - Google Patents

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Description

この発明は、AD(Analog-to-Digital)変換器を備えた半導体装置に関する。
AD変換器を内蔵した半導体装置(たとえば、マイクロコンピュータ)は、外部入力のアナログ電圧値、基準電圧生成回路から出力される内部基準電圧値、および内蔵の温度センサ回路の出力値などをデジタル値として検出することが可能である。AD変換器は、たとえば、外部入力電圧を繰り返しAD変換しながら、定期的に内部基準電圧値および温度センサ回路の出力値をAD変換することによってチップ環境をモニタするような方法で使用される。
またAD変換器を有する半導体装置において、サンプル&ホールド用の容量に蓄積された電荷を放出した後、信号接続を切替える技術は存在する(特許文献1、2)。
特開2011−077847号公報 特開2001−244813号公報
ところで、近年のCMOS(Complementary Metal Oxide Semiconductor)論理回路の微細化、低消費電力化に伴い、CMOS論理回路の電源電圧は1V近くまで低下している。このため、内部電源回路に供給する基準電圧も従来よりも低電圧化されている。
低電圧動作が要求される回路では、ゲート酸化膜が薄く、閾値電圧の低い低耐圧トランジスタが用いられる。基準電圧生成回路を全て低耐圧トランジスタで形成しなくてもよいが、少なくとも内部電源回路と接続される出力トランジスタについては閾値電圧の低い低耐圧トランジスタを使用する必要がある。
内部基準電圧のAD変換を行なう際には、この低耐圧トランジスタに高電圧が印加されないように、予めサンプルホールド回路に保持された電圧が放電される。具体的には、サンプルホールド回路の放電を制御するレジスタの値をユーザがプログラムによって書き換える。したがって、ユーザのプログラムミスがあれば、基準電圧生成回路の低耐圧トランジスタが破壊されてしまうという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置において、内蔵のAD変換器の入力信号の切替えを制御する切替制御部は、基準電圧値を検出する指令を受けたとき、自動的にサンプルホールド回路の入力ノードと接地ノードとを一時的に接続した後、サンプルホールド回路の入力ノードと基準電圧生成回路の出力ノードとを接続するように構成される。
上記の一実施の形態によれば、サンプルホールド回路に保持されている電圧によって基準電圧生成回路の低耐圧トランジスタが破壊されないよう、確実に制御できる。
実施の形態1によるマイクロコンピュータチップの構成の一例を示すブロック図である。 図1のAD変換制御回路の一部の構成を示すブロック図である。 図2の放電モード制御回路の構成を示す回路図である。 図2の切替制御部における各信号波形を示すタイミング図である。 図2のAD変換制御回路によって基準電圧のAD変換を行なう手順を示すフローチャートである。 実施の形態2によるAD変換制御回路の一部の構成を示すブロック図である。 図6の放電モード制御回路の構成を示す回路図である。 実施の形態3によるAD変換制御回路の一部の構成を示すブロック図である。 図8のAD変換制御回路によって基準電圧のAD変換を行なう手順を示すフローチャートである。
以下、各実施の形態について図面を参照して詳しく説明する。以下では、AD変換器を内蔵した半導体装置の一例としてマイクロコンピュータを例に挙げて説明する。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。
<実施の形態1>
[マイクロコンピュータチップの全体構成]
図1は、実施の形態1によるマイクロコンピュータチップの構成の一例を示すブロック図である。
図1を参照して、マイクロコンピュータチップ1は、中央処理装置(CPU:Central Processing Unit)2、RAM(Random Access Memory)3、ROM(Read Only Memory)4、および入出力回路などのその他の周辺回路5を含む。これらの構成要素はバス6を介して相互に接続される。
CPU2は、RAM3およびROM4に格納されたプログラムを実行することによって、マイクロコンピュータチップ1全体の動作を制御する。RAM3およびROM4は、CPU2の主記憶として用いられる。
マイクロコンピュータチップ1は、さらに、サンプルホールド(S&H:Sample and Hold)回路20、AD変換器25、AD変換制御回路30、切替部15、および基準電圧生成回路7を含む。
AD変換器25は、サンプルホールド回路20に保持された電圧のAD変換を行なう。AD変換の方式は、積分方式、逐次比較方式、およびフラッシュ方式などいずれの方式でも構わない。AD変換制御回路30は、サンプルホールド回路20およびAD変換器25の動作を制御する。AD変換器25のAD変換結果は、AD変換制御回路30内に設けられたレジスタに格納される。
切替部15は、サンプルホールド回路20の入力信号を切替えることによって、AD変換の対象となる信号を切替えるものである。具体的には、マイクロコンピュータチップ1には、外部からアナログ入力信号を受ける複数の端子T0,T1,…が設けられている。切替部15は、これらの端子T0,T1,…にそれぞれ対応するスイッチ素子SW0,SW1,…を含む。各端子Ti(i=0,1,…)は、対応するスイッチ素子SWiを介してサンプルホールド回路20の入力ノードと接続される。スイッチ素子SW0,SW1のオンおよびオフがAD変換制御回路30によって切替えられることによって、AD変換の対象となるアナログ入力信号が切替えられる。
切替部15は、さらに、基準電圧生成回路7の出力ノードとサンプルホールド回路20の入力ノードとの間の接続をオンまたはオフに切替えるためのスイッチ素子SWRを含む。これによって、AD変換器25は、スイッチ素子SWRを介して入力される基準電圧Vrefをデジタル値に変換することによって、基準電圧Vrefの値を検出することができる。
切替部15は、さらに、サンプルホールド回路20の入力ノードと接地ノードGNDとの間の接続をオンまたはオフに切替えるためのスイッチ素子SWGを含む。これによって、サンプルホールド回路20に保持された電圧は、スイッチ素子SWGを介して放電される。
基準電圧生成回路7は、たとえばバンドギャップリファレンス(BGR)回路などを含み、外部電源電圧の変動や周囲温度の変動にできるだけ依存しない基準電圧Vrefを生成する。生成された基準電圧Vrefは、高精度の基準電圧が必要とされる内部電源回路、A/D変換器、比較回路、および発振回路などに分配される。
[従来のAD変換回路の問題点]
現在の半導体回路の量産プロセスでは、少なくとも2種類のトランジスタが準備される。インターフェイスやアナログ回路用の高耐圧のトランジスタ(厚膜トランジスタ)とロジック回路用の低耐圧のトランジスタ(薄膜トランジスタ)である。低耐圧トランジスタは、高耐圧トランジスタに比べて低電源電圧で動作可能なように、ゲート酸化膜が薄く、閾値電圧が低くなっている。
従来の基準電圧生成回路は、全て高耐圧トランジスタによって形成されていた。このため、外部入力電圧をAD変換しながら、定期的に基準電圧値VrefをAD変換器でモニタするような使用方法にしたとしても、基準電圧生成回路が破壊されることはなかった。
ところが、近年のCMOS論理回路の微細化、低消費電力化に伴い、CMOS論理回路の電源電圧は1V近くまで低下している。このため、内部電源回路に供給する基準電圧も従来よりも低電圧化する必要がある。基準電圧生成回路を全て低耐圧トランジスタで形成しなくてもよいが、少なくとも内部電源回路と接続される出力トランジスタについては閾値電圧の低い低耐圧トランジスタを使用する必要がある。このため、AD変換器によって比較的高電圧の外部電圧を測定した直後に内部基準電圧を測定すると、サンプルホールド回路に保持されている電圧によって基準電圧生成回路の出力トランジスタが破壊される可能性がある。
そこで、内部基準電圧のAD変換を行なう前には、予めサンプルホールド回路に保持された電圧を放電する必要がある。具体的に図1において、スイッチ素子SW0をオンすることにより端子T0から入力されるアナログ電圧のAD変換を行なった場合には、スイッチ素子SW0をオフした後に、スイッチ素子SWGをオンする。これによって、サンプルホールド回路に20に保持されていた電圧が放電される。その後、スイッチ素子SWGをオフした後に、スイッチ素子SWRをオンすることによって、基準電圧VrefのAD変換を開始する。
これらのスイッチ素子SW0,SWG,SWRの開閉操作は、AD変換制御回路30に設けられた制御レジスタのビットをプログラムによって書き換えることによって実現される。このため、ユーザがプログラムの作成を誤ると、基準電圧生成回路7の出力トランジスタが破壊されてしまう。さらに、制御レジスタのビットの書換えに時間を要する点も問題である。
実施の形態1のAD変換制御回路30では、制御レジスタのうちスイッチ素子SWRを制御するためのビットをセットするだけで(正確にはスタートビットのセットも必要である)、スイッチ素子SWGを所定時間オンさせた後に、スイッチ素子SWRをオンさせるように切替部15を制御する回路(図2の切替制御部40)が設けられる。これによって、サンプルホールド回路20に保持されている電圧によって基準電圧生成回路7の出力トランジスタが破壊されないよう、確実に制御できる。
[AD変換制御回路の構成]
図2は、図1のAD変換制御回路の一部の構成を示すブロック図である。図2では、図1のAD変換制御回路30のうち、特に切替部15の制御に関係する構成が示されている。
図2では、さらに、基準電圧生成回路7の温度をモニタするための温度センサ回路8が示されている。温度センサ回路8は、たとえば、サーミスタまたは測温抵抗体を含み、定電流を流したときにサーミスタまたは測温抵抗体に生じる電圧を出力する。さらに、基準電圧Vrefおよび温度センサ回路8の出力電圧の一方を選択するための選択回路10が設けられている。基準電圧生成回路7の出力トランジスタ9および選択回路10は、低耐圧トランジスタで構成される。
図2では、さらに、AD変換制御回路30に関係するサンプルホールド回路20およびAD変換器25が示されている。サンプルホールド回路20は、スイッチ素子21,22と容量素子23とを含む。サンプリング時には、スイッチ素子21をオンすることにより、入力電圧が容量素子23に保持される。AD変換時には、スイッチ素子21がオフ状態になり、スイッチ素子22がオン状態になる。
以下、図2を参照して、切替部15を制御するための構成について説明する。AD変換制御回路30は、その一部の構成として、制御レジスタ31と、切替制御部40とを含む。
制御レジスタ31は、サンプルホールド回路20の放電を含めてAD変換を開始させるためのスタートビットBSTと、AD変換対象を選択するための選択ビットBR,B0,B1,…とを含む。
具体的に図2の場合、スタートビットBSTに“1”が設定されたときには、スタート信号STが活性状態(ハイレベル(Hレベル))になる。スタート信号STは、切替制御部40に入力される。AD変換対象として基準電圧を選択するための選択ビットBRに“1”が設定されたときには、対応する選択信号SLRが活性状態(Hレベル)になる。選択信号SLRは、切替制御部40に入力される。AD変換対象として端子Ti(i=0,1,…)に入力される電圧を選択する選択ビットBiに“1”が設定されたときには、対応する選択信号SLiが活性状態(Hレベル)になる。各スイッチ素子SWiは、活性状態の選択信号SLiを受けてオン状態になる。
切替制御部40は、放電モード制御回路50と、論理ゲート41,43と、Dフリップフロップ42と、タイマ回路44と、ワンショットパルス発生回路45とを含む。
放電モード制御回路50は、選択信号SLR(基準電圧の選択ビットBRに対応する)および放電終了パルスDQを受け、これらの信号に応じて放電モード信号DMの論理レベルを変化させる。放電モード制御回路50は、選択信号SLRが活性状態(Hレベル)に変化したとき、活性状態(Hレベル)の放電モード信号DMを出力する。放電モード信号DMは、論理ゲート41および43に入力される。
論理ゲート41は、放電モード信号DMの反転信号と選択信号SLRとのAND演算を行ない、演算結果をDフリップフロップ42に出力する。Dフリップフロップ42の出力信号はイネーブル信号ENRとしてスイッチ素子SWRに入力される。したがって、選択信号SLRが活性状態(Hレベル)の間は、スイッチ素子SWRはオフ状態のままである。
論理ゲート43は、放電モード信号DMとスタート信号STとのAND演算結果をイネーブル信号ENDとしてスイッチ素子SWDに出力する。したがって、スイッチ素子SWDは、放電モード信号DMが活性状態(Hレベル)であり、かつスタート信号STが活性状態(Hレベル)のときオン状態になる。このとき、サンプルホールド回路21のスイッチ素子21をオン状態にしておくことによって容量素子23の電圧が放電される。
タイマ回路44は、イネーブル信号ENDが活性状態(Hレベル)に変化したとき(すなわち、スイッチ素子SWDがオン状態になったとき)、計時を開始する。計時を開始してから所定時間が経過すると、タイマ回路44の出力信号が活性状態(Hレベル)に切替わり、このタイマ回路44の出力信号を受けてワンショットパルス発生回路45は、放電終了パルスDQを出力する。
放電モード制御回路50は、放電終了パルスDQを受けると放電モード信号DMを非活性状態(Lレベル)に切り替える。これによって、イネーブル信号ENDが非活性状態(Lレベル)に変化するので、スイッチ素子SWDがオフする。この結果、サンプルホールド回路20の放電が終了する。さらに、放電モード信号DMが非活性状態(Lレベル)に変化することによって、イネーブル信号ENRが活性状態(Hレベル)に変化するので、スイッチ素子SWRがオンする。これによって、基準電圧生成回路7(または温度センサ回路8)の出力ノードとサンプルホールド回路20の入力ノードとが接続される。
以上のとおり、切替制御部40の制御動作によって、切替部15は、選択ビットBRに“1”がセットされると(すなわち、選択信号SLRが活性状態(Hレベル)になると)、一時的にスイッチ素子SWDをオンすることによってサンプルホールド回路20の入力ノードと接地ノードGNDとを接続する。スイッチ素子SWDがオフ状態に戻った後、切替部15は、スイッチ素子SWRをオンすることによってサンプルホールド回路の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとを接続する。この結果、低耐圧トランジスタで形成された基準電圧生成回路7の出力トランジスタ9が破壊されることを確実に防止できる。
[放電モード制御回路の構成]
図3は、図2の放電モード制御回路の構成を示す回路図である。図3を参照して、放電モード制御回路50は、ワンショットパルス発生回路51と、RSフリップフロップ54と、Dフリップフロップ55とを含む。ワンショットパルス発生回路51は、Dフリップフロップ52と、論理ゲート53とを含む。
ワンショットパルス発生回路51において、選択信号SLR(基準電圧の選択ビットBRに対応する)は、論理ゲート53の第1の入力端子に入力されるとともに、Dフリップフロップ52に入力される。論理ゲート53は、Dフリップフロップ52の出力信号の論理レベルを反転した信号と選択信号SLRとのAND演算を行ない、演算結果を出力する。したがって、ワンショットパルス発生回路51は、選択信号SLRが活性状態(Hレベル)に変化したときに、クロック信号CLKの1周期の間、Hレベルとなるワンショットパルスを出力する。
RSフリップフロップ54のセット端子(S)には、ワンショットパルス発生回路51から出力されたワンショットパルスが入力され、リセット端子(R)には放電終了パルスDQが入力される。RSフリップフロップ54のセット出力は、Dフリップフロップ54によって保持され、放電モード信号DMとして出力される。
したがって、図2のスイッチ素子SWGは、RSフリップフロップ54のセット出力とスタート信号STとのAND演算結果に応答してオン状態に切替わる。スイッチ素子SWGがオン状態になることによって、サンプルホールド回路20の入力ノードと接地ノードGNDとが接続される。図2のスイッチ素子SWRは、RSフリップフロップ54のリセット出力と選択信号SLRとのAND演算結果に応答してオン状態に切替わる。スイッチ素子SWRがオン状態になることによって、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される。
[切替制御部の動作]
図4は、図2の切替制御部における各信号波形を示すタイミング図である。図4では、上から順に、クロック信号CLK、選択信号SLR(基準電圧を選択する選択ビットBRに対応する)、放電終了パルスDQ、放電モード信号DM、スタート信号ST、およびイネーブル信号ENR(スイッチ素子SWRに対応する)の各波形が示されている。以下、図2〜図4を参照して、切替制御部40の制御動作について総括的に説明する。
図4の時刻t1において、基準電圧を選択する選択ビットBRに“1”が設定されることによって選択信号SLRが活性状態(Hレベル)に切替わる。この変化を受けて、時刻t2において、放電モード制御回路50から出力される放電モード信号DMが活性状態(Hレベル)に変化する。
次の時刻t3において、スタートビットBSTに“1”が設定されることによってスタート信号STが活性状態(Hレベル)に切替わる。これによって、イネーブル信号ENDが活性状態(Hレベル)に切替わるので、スイッチ素子SWDがオンし、この結果、サンプルホールド回路20の放電が開始される。
イネーブル信号ENDがHレベルに切替わってから所定時間が経過した時刻t4に放電終了パルスDQが放電モード制御回路50に入力される。そうすると、次の時刻t5に放電モード信号DMが非活性状態(Lレベル)に変化する(放電モードの終了)ので、スイッチ素子SWDがオフする(放電動作の終了)。放電モード信号DMが非活性状態(Lレベル)に切替わることによって、次の時刻t6にイネーブル信号ENRが活性状態(Hレベル)に切替わり、この結果、スイッチ素子SWRがオンする(すなわち、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される。
スタート信号STは、時刻t3にHレベルに切替わってから所定時間経過すると時刻t7にLレベルに戻る。次の時刻t8に、スタート信号STが活性状態(Hレベル)に切替わるとAD変換が開始する。
図5は、図2のAD変換制御回路によって基準電圧のAD変換を行なう手順を示すフローチャートである。図2および図5を参照して、AD変換の対象として基準電圧を選択するための選択ビットBRに“1”が設定され(ステップS100でYES)、スタートビットBSTに“1”が設定されると(ステップS105でYES)、切替制御部40はスイッチ素子SWDをオンする。これによって、サンプルホールド回路20に保持されている電圧を放電する放電動作が開始する(ステップS115)。
スイッチ素子SWDをオンしてから所定時間経過すると、切替制御部40は、スイッチ素子SWDをオフし、次にスイッチ素子SWRをオンする。これにより、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される(ステップS120)。その後、AD変換が開始される(ステップS130)。
<実施の形態2>
従来のAD変換制御回路では、放電モードに入るか否かをユーザが自由に選択することができた。すなわち、内部基準電圧または温度センサ回路のAD変換を行なう前だけでなく、外部から入力されたアナログ電圧のAD変換を行なう前にもサンプルホールド回路に保持されている電圧を放電することが可能であった。実施の形態2のAD変換制御回路は、サンプルホールド回路に保持されている電圧を放電するか否かをユーザが自由に選択できる機能を追加したものである。以下、図6、図7を参照して具体的に説明する。
図6は、実施の形態2によるAD変換制御回路の一部の構成を示すブロック図である。図7は、図6の放電モード制御回路の構成を示す回路図である。
図6のAD変換制御回路30Aは、制御レジスタ31Aに、サンプルホールド回路20の放電を選択するための選択ビットBDがさらに設けられている点で、図2のAD変換制御回路30Aと異なる。選択ビットBDに“1”が設定されることによって選択信号SLDが活性状態(Hレベル)になる。選択信号SLDは放電モード制御回路50Aに入力される。
図7の放電モード制御回路50Aは、RSフリップフロップ54とDフリップフロップ55との間に設けられたORゲート56をさらに含む点で図3の放電モード制御回路50と異なる。ORゲート56は、RSフリップフロップ54のセット出力と選択信号SLDとのOR演算を行ない、演算結果をDフリップフロップ55に入力する。Dフリップフロップ55の出力信号は、放電モード信号DMとして図6の論理ゲート41,43に入力される。
以上の構成によって、放電動作を選択する選択ビットBDに“1”が設定され(すなわち、選択信号SLDおよび放電モード信号DMが活性状態(Hレベル)になり)、かつ、スタートビットBSTに“1”が設定されると、スイッチ素子SWDがオンすることによりサンプルホールド回路20に保持されている電圧が放電される。その後、放電モード信号DMが非活性状態(Lレベル)に戻っても、基準電圧を選択する選択ビットBRに“1”が選択されていなければ、スイッチ素子SWRはオンしない。したがって、ユーザは、基準電圧(または温度センサ回路の出力信号)のAD変換の実施とは無関係に、放電動作を行なうか否かを選択することができる。
<実施の形態3>
実施の形態1のAD変換制御回路30は、内部基準電圧または温度センサ回路の出力信号のAD変換を行なう前には必ずサンプルホールド回路に保持されている電圧を放電するように構成されていた。しかしながら、低耐圧トランジスタの耐圧以下の電圧がサンプルホールド回路に保持されている場合には、保持電圧を放電しなくても低耐圧トランジスタが破壊されることはない。そこで、実施の形態3のAD変換制御回路30Bは、サンプルホールド回路に保持されている電圧(すわなち、前回のAD変換結果)が低耐圧トランジスタの耐圧を超えているか否かに応じて、サンプルホールド回路に保持されている電圧の放電を行なうか否かを決定するような構成に変更される。以下、図8および図9を参照して具体的に説明する。なお、実施の形態3は実施の形態2と組み合わせることもできる。
図8は、実施の形態3によるAD変換制御回路の一部の構成を示すブロック図である。図8のAD変換制御回路30Bにおいて切替制御部40Bは、前回のAD変換結果を格納するためのレジスタ60、低耐圧トランジスタの耐圧に対応する基準値を保持するレジスタ61、減算器62、およびANDゲート63をさらに含む点で、図2の切替制御部40と異なる。さらに、図8の切替制御部40BのANDゲート43Aは、2入力から3入力に変更されている点で図2の切替制御部40のANDゲート43と異なる。
図8を参照して、減算器62は、低耐圧トランジスタの耐圧に対応する基準値から前回のAD変換結果を減算する。減算の結果が負になったときキャリーフラグが“1”(Hレベル)になる。減算器62は、キャリーフラグをANDゲート43Aおよび63に出力する。
ANDゲート43Aは、放電モード信号DM、スタート信号ST、およびキャリーフラグのAND演算結果をイネーブル信号ENDとして出力する。したがって、キャリーフラグが“1”のとき(すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きいとき)、放電モード信号DMおよびスタート信号STが活性状態(Hレベル)になると、スイッチ素子SWDがオンし、放電動作が開始する。一方、キャリーフラグが“0”のとき(すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値以下のとき)、イネーブル信号ENDは非活性状態(Lレベル)のままであるので、サンプルホールド回路に保持されている電圧は放電されない。
ANDゲート63は、放電モード信号DMとキャリーフラグとのAND演算を行なう。論理ゲート41は、ANDゲート63の出力信号の論理レベルを反転した信号(すなわち、放電モード信号DMとキャリーフラグとのNAND演算結果)と、選択信号SLRとのAND演算を行ない、演算結果をDフリップフロップ42に出力する。したがって、キャリーフラグが“1”のとき(すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きいとき)、放電モード信号DMの論理レベルに応じてイネーブル信号ENRが活性状態(Hレベル)に切替わる。一方、キャリーフラグが“0”のとき(すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値以下のとき)、イネーブル信号ENRは、放電モード信号DMとは無関係に、選択信号SLRが活性状態(Hレベル)になると活性状態(Hレベル)に切替わる。イネーブル信号ENRが活性化されることによって、スイッチ素子SWRがオンし、この結果、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される。
上記の減算器62に代えて、低耐圧トランジスタの耐圧に対応する基準値に対して2の補数をとった値と、前回のAD変換結果とを加算する加算器を設けてもよい。この場合も、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きければ、加算器のキャリーフラグは“1”になる。
図9は、図8のAD変換制御回路によって基準電圧のAD変換を行なう手順を示すフローチャートである。
図8および図9を参照して、まず、AD変換の対象として基準電圧を選択するための選択ビットBRに“1”が設定され(ステップS100でYES)、さらに、スタートビットBSTに“1”が設定される(ステップS105でYES)。この状態で、減算器62のキャリーフラグが“1”であれば、すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値よりも大きければ(ステップS110でYES)、切替制御部40Bはスイッチ素子SWDをオンする。これによって、サンプルホールド回路20に保持されている電圧を放電する放電動作が開始する(ステップS115)。
スイッチ素子SWDをオンしてから所定時間経過すると、切替制御部40Bは、スイッチ素子SWDをオフし、次にスイッチ素子SWRをオンする。これにより、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される(ステップS120)。その後、AD変換が開始される(ステップS130)。
一方、減算器62のキャリーフラグが“0”であれば、すなわち、前回のAD変換結果が低耐圧トランジスタの耐圧に対応する基準値以下であれば(ステップS110でNO)、切替制御部40Bは、スイッチ素子SWDをオフのままで、スイッチ素子SWRをオンする。これにより、サンプルホールド回路20の入力ノードと基準電圧生成回路7(または温度センサ回路8)の出力ノードとが接続される(ステップS125)。その後、AD変換が開始される(ステップS130)。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1 マイクロコンピュータチップ、2 CPU、7 基準電圧生成回路、8 温度センサ回路、9 出力トランジスタ、10 選択回路、15 切替部、20 サンプルホールド回路、SWG,SWR,SW0,SW1 スイッチ素子、23 容量素子、25 AD変換器、30,30A,30B AD変換制御回路、31,31A 制御レジスタ、40,40A,40B 切替制御部、41,43,43A,53,56,63 論理ゲート、44 タイマ回路、45,51 ワンショットパルス発生回路、50,50A 放電モード制御回路、54 RSフリップフロップ、60,61 レジスタ、62 減算器、BD,BR,B0,B1 選択ビット、BST スタートビット、CLK クロック信号、DM 放電モード信号、DQ 放電終了パルス、END,ENR イネーブル信号、SLD,SLR,SL1,SL2 選択信号、ST スタート信号、T0,T1 端子、Vref 基準電圧。

Claims (4)

  1. サンプルホールド回路と、
    前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
    アナログ信号を外部から受けるための信号端子と、
    基準電圧を生成して出力する基準電圧生成回路と、
    前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
    制御信号に応じて前記切替部を制御する切替制御部とを備え、
    前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
    前記切替制御部は、
    前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
    前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
    前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップとを含み、
    前記切替部は、
    前記RSフリップフロップのセット出力に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
    前記RSフリップフロップのリセット出力と前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
  2. サンプルホールド回路と、
    前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
    アナログ信号を外部から受けるための信号端子と、
    基準電圧を生成して出力する基準電圧生成回路と、
    前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
    制御信号に応じて前記切替部を制御する切替制御部とを備え、
    前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
    前記切替制御部は、第2の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続するように構成されており、
    前記切替制御部は、
    前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
    前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
    前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップとを含み、
    前記切替部は、
    前記RSフリップフロップのセット出力と前記第2の制御信号とのOR演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
    前記RSフリップフロップのリセット出力と前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
  3. サンプルホールド回路と、
    前記サンプルホールド回路の出力をAD(Analog-to-Digital)変換するAD変換器と、
    アナログ信号を外部から受けるための信号端子と、
    基準電圧を生成して出力する基準電圧生成回路と、
    前記サンプルホールド回路の入力ノードを、前記信号端子、前記基準電圧生成回路の出力ノード、および接地ノードのいずれかと接続するための切替部と、
    制御信号に応じて前記切替部を制御する切替制御部とを備え、
    前記切替制御部は、第1の制御信号が活性化されたとき、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
    前記切替制御部は、
    前記AD変換器による前回のAD変換結果が基準値以下の場合において前記第1の制御信号が活性化されたときには、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続することなく、前記切替部によって、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続し、
    前記AD変換器による前回のAD変換結果が前記基準値を超えた場合において前記第1の制御信号が活性化されたときには、前記切替部によって、前記サンプルホールド回路の入力ノードと前記接地ノードとを一時的に接続した後、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されており、
    前記切替制御部は、
    前記第1の制御信号が活性化されたときにワンショットパルスを出力する第1のパルス発生回路と、
    前記切替部が前記サンプルホールド回路の入力ノードと前記接地ノードとを接続してから所定時間経過したときにワンショットパルスを出力する第2のパルス発生回路と、
    前記第1のパルス発生回路から出力されたワンショットパルスをセット端子に受け、前記第2のパルス発生回路から出力されたワンショットパルスをリセット端子に受けるRS(Reset-Set)フリップフロップと、
    所定の基準値から前記AD変換器による前回のAD変換結果を減算し、減算結果が負の値になったか否かを示すキャリーフラグを出力する減算器とを含み、
    前記切替部は、
    前記RSフリップフロップのセット出力と前記キャリーフラグとのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記接地ノードとを接続し、
    前記RSフリップフロップのセット出力と前記キャリーフラグとのNAND演算結果と、前記第1の制御信号とのAND演算結果に応答して、前記サンプルホールド回路の入力ノードと前記基準電圧生成回路の出力ノードとを接続するように構成されている、半導体装置。
  4. 前記半導体装置を構成するトランジスタは、
    所定のゲート酸化膜厚を有する高耐圧トランジスタと、
    前記高耐圧トランジスタのゲート酸化膜よりも薄いゲート酸化膜を有する低耐圧トランジスタとを含み、
    前記基準電圧生成回路の出力トランジスタは、前記低耐圧トランジスタによって形成されている、請求項に記載の半導体装置。
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