KR0172556B1 - 백 바이어스 전압 발생 회로 - Google Patents

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Abstract

본 발명의 백 바이어스 전압 발생회로는 백 바이어스 펌프를 드라이버하는 펄스 신호의 위상을 쉬프트시켜 노이즈가 중첩되지 않도록 함으로써 파워 라인 및 기판에서 발생되는 피크 노이즈 레벨을 줄일 수 있으며, 링 오실레이터로부터 출력되는 펄스 신호의 반전 신호를 사용하여 파워 라인 및 기판에서 발생되는 노이즈와 서로 상쇄되도록 함으로써, 노이즈를 감소시킬 수 있는 효과가 있다. 또한, 통상의 백 바이어스 전압 발생회로의 동작에 의한 기판 노이즈를 감지 증폭기가 센싱되는 구간에서 막을 수 있고, 따라서 오픈 비트 라인 셀 어레이 구성이 가능하도록 하여 디램의 밀도(Density)를 높일 수 있는 효과가 있다.

Description

백 바이어스 전압 발생회로
제1도는 종래기술에 따른 Vbb 전압 발생회로의 블록도.
제2도는 제1도에 도시된 Vbb 전압 발생회로에 따른 노이즈 발생의 시뮬레이션도.
제3도는 본 발명의 제1 실시예의 의한 Vbb 전압 발생회로의 블록도.
제4도는 제3도에 도시된 백 바이어스 인에이블 제어 회로부의 회로도.
제5도는 제3도에 도시된 Vbb 오실레이터 위상 쉬프트부의 회로도.
제6도는 제3도에 도시된 전압 발생 회로의 동작 타이밍도.
제7도는 제3도에 도시된 Vbb 전압 발생회로에 따른 노이즈 발생의 시뮬레이션도.
제8도는 본 발명의 제2 실시예에 의한 백 바이어스 전압 발생 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명
11 : Vbb 검출부 12 : Vbb 오실레이터부
13 : Vbb 오실레이터 프리드라이버부 14_1∼14_4 : Vbb 펌프 드라이버부
20,40 : 백 바이어스 인에이블 제어 회로부
15_1∼15_4 : Vbb 펌프부 21,41 : 지연 회로부
30 : Vbb 오실레이터 위상 쉬프트부 31 : T-플립_플럽
32,33 : D-플립_플럽
본 발명은 반도체 메모리 장치의 백 바이어스 전압 발생회로에 관한 것으로, 특히 백 바이어스 전압 발생회로의 동작에 따라 발생되는 노이즈가 감지 증폭기의 동작에 미치는 영향을 감소시킨 백 바이어스 전압 발생회로에 관한 것이다.
본 발명은 P-타입(type) 기판(Substrate)에 인가되는 백 바이어스 전압 발생회로에 관한 것으로, 기억 장치가 아닌 경우에도 P형 기판을 사용하는 모든 반도체 메모리 장치에 적용이 가능하다.
일반적으로, 백 바이어스 전압 발생회로에서 출력되는 백 바이어스 전압(Vbb)은 반도체 메모리 장치 상의 일반 회로와 분리 등을 목적으로 웰(Well)이나 기판(Substrate)에 인가되어 웰 또는 기판과 일반 회로의 접합면을 역 바이어스(reverse bias) 상태로 유지시킴으로써 일반 회로의 오동작을 방지하는 역할을 한다.
제1도는 종래기술에 따른 백 바이어스 전압 발생회로의 블록도로서, 백 바이어스 전압(Vbb)를 검출하는 Vbb 검출부(11)와, 상기 Vbb 검출부(11)의 출력에 의해 일정한 주기의 펄스 신호를 출력하는 Vbb 오실레이터부(12)와, 상기 Vbb 오실레이터부(12)로부터 발생된 일정 주기의 펄스 신호에 의해 구동되는 Vbb 오실레이터 프리드라이버부(13)와, 상기 Vbb 오실레이터 프리드라이버부(13)로부터 출력된 펄스 신호에 의해 Vbb 펌프부(15_1∼15_4)의 동작을 각각 제어하기 위한 신호를 출력하는 Vbb 펌프 드라이버부(14_1∼14_4)와, 상기 Vbb 펌프 드라이버부(14_1∼14_4)로부터 출력된 제어 신호에 의해 Vbb 전압을 만들어 내는 Vbb 펌프부(15_1∼15_4)로 구성되어 있다.
상기 종래의 백 바이어스 전압 발생회로는 Vbb 오실레이터부(12)로 부터 출력되는 동일한 위상을 갖는 펄스 신호에 의해 Vbb 펌프부(15_1∼15_4)가 구동되므로, 펌프 동작시와 Vbb 오실레이터 프리드라이버부(30)가 동작할 때 동위상을 갖는 노이즈를 기판 및 그라운드(Vss) 라인에 유발시키게 된다.
이와 같은 노이즈는 폴디드 비트 라인(Folded Bit Line) 방식의 감지 증폭기(Sense Amp)를 갖는 디바이스(Device)에서는 노이즈가 서로 상쇄되므로 그 영향이 미약하지만, 64메가(M) 디램(DRAM) 이상의 디바이스에서 사용되는 오픈 비트 라인(Open Bit Line) 방식에서는 감지 증폭기가 데이터를 센싱해 내는데 따른 오프셋 볼테지(offset Voltage)의 영향을 많이 받게 되므로, 백 바이어스 전압 발생회로가 기판에 발생시키는 노이즈에 의해 악영향을 미치게 된다.
제2도는 제1도에 도시된 백 바이어스 전압 발생회로에 따른 노이즈 발생의 시뮬레이션도를 나타낸 것으로, ⓐ파형은 상기 Vbb 오실레이터부(12)의 출력 파형을, ⓑ파형은 접지전압(Vss)에서 생기는 노이즈 성분을, ⓒ파형은 감지 증폭기가 센싱시 기판에서 생기는 노이즈 성분을, ⓓ파형은 Vbb DC전압 레벨의 파형을 도시한 것이다. 여기서도 알수 있듯이, 감지 증폭기가 센싱시 백 바이어스 전압 발생회로에서 발생된 기판전위에서의 노이즈 성분에 의해 감지 증폭기가 영향을 받는 것을 알수 있다.
즉, 모스(MOS) 프로세스에서 NMOS형 트랜지스터 P-타입 기판위에 구성되게 되는데, 이때 기판에 가하는 바이어스는 칩내의 백 바이어스 전압 발생회로에서 발생된 백 바이어스 전압(Vbb)의 네가티브(Negative) 전위를 가지는 것으로써, 이 기판 전압이 백 바이어스 전압 발생회로의 동작에 따라 노이즈를 갖게 된다. 또한, DRAM에서는 감지 증폭기가 통상적으로 NMOS 타입이므로 오프셋 볼테지에 악영향을 미치는 문제점이 발생된다.
따라서 본 발명에서는 백 바이어스 펌프를 드라이버하는 펄스 신호의 위상을 쉬프트시켜 노이즈가 중첩되지 않도록 함으로써 파워 라인 및 기판에서 발생되는 파크 노이즈 레벨을 줄인 백 바이어스 전압 발생회로를 제공하는데에 그 목적이 있다.
본 발명의 다른 목적은 감지 증폭기 인에이블 신호를 사용하여 감지 증폭기가 데이터를 센싱하는 시간 동안에는 백 바이어스 전압 발생회로의 동작을 정지시킴으로써, 기판에서 발생되는 노이즈가 감지 증폭기의 동작에 미치는 영향을 감소시킨 백 바이어스 전압 발생회로를 제공함에 있다.
본 발명의 또다른 목적은 링 오실레이터로부터 출력되는 펄스 신호의 반전 신호를 사용하여 파워 라인 및 기판에서 발생되는 노이즈와 서로 상쇄되도록 함으로써, 노이즈를 줄인 백 바이어스 전압 발생회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 백 바이어스 전압 발생회로는 일정한 주기의 펄스 신호를 출력하는 백 바이어스 전압 오실레이터 수단과, 상기 백 바이어스 전압 오실레이터 수단으로 부터의 펄스 신호를 위상 쉬프트시켜 다수개로 출력하는 백 바이어스 전압 오실레이터 위상 쉬프트 수단과, 상기 백 바이어스 전압 오실레이터 위상 쉬프트 수단으로 부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 다수개의 백 바이어스 전압 펌프 드라이버 수단과, 상기 백 바이어스 전압 펌프 드라이버 수단으로부터 각각 출력된 제어 신호에 의해 백 바이어스 전압을 만들어 내는 다수개의 백 바이어스 전압 펌프 수단과, 상기 백 바이어스 전압 및 감지 증폭기 인에이블 신호를 입력으로 하여 감지 증폭기가 동작할 때는 상기 백 바이어스 펌프 수단의 동작을 멈추도록 상기 백 바이어스 전압 오실레이터 수단의 동작을 제어하고, 그렇지 않을 경우는 백 바이어스 전압을 검출한 신호를 상기 백 바이어스 전압 오실레이터 수단으로 출력하는 백 바이어스 인에이블 제어 수단을 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 백 바이어스 전압 발생회로는 백 바이어스 전압을 검출하는 백 바이어스 전압 검출 수단과, 상기 백 바이어스 전압 검출 수단의 출력에 의해 일정한 주기의 펄스 신호를 출력하는 백 바이어스 전압 오실레이터 수단과, 감지 증폭기 인에이블 신호를 입력으로 하여 일정 펄스 폭을 가지는 에지 신호를 출력하는 백 바이어스 인에이블 제어 수단돠, 싱기 백 바이어스 인에이블 제어 수단으로부터 발생된 펄스 신호에 의해 제어되고, 상기 백 바이어스 전압 오실레이터 수단으로 부터의 펄스 신호를 위상 쉬프트시켜 다수개로 출력하는 백 바이어스 전압 오실레이터 위상 쉬프트 수단과, 상기 백 바이어스 전압 오실레이터 위상 쉬프트 수단으로부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 다수개의 백 바이어스 전압 펌프 드라이버 수단과, 상기 백 바이어스 전압 펌프 드라이버 수단으로부터 출력된 제어 신호에 의해 백 바이어스 전압을 만들어 내는 다수개의 백 바이어스 전압 펌프 수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 더 상세히 설명하기로 한다.
제3도는 본 발명의 제1 실시예에 의한 백 바이어스 전압 발생회로의 블록도로서, 일정한 주기의 펄스 신호를 출력하는 Vbb 오실레이터부(12)와, 상기 Vbb 오실레이터부(12)로 부터의 펄스 신호를 다수개로 위상을 쉬프트시켜 출력하는 Vbb 오실레이터 위상 쉬프트부(30)와, 상기 Vbb 오실레이터부 위상 쉬프트부(30)로부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 Vbb 펌프 드라이버부((14_1∼14_4)와, 상기 Vbb 펌프 드라이버부(14_1∼14_4)로부터 출력된 제어신호에 의해 Vbb 전압을 만들어 내는 Vbb 펌프부(15_1∼15_4)와, 상기 Vbb 전압 및 감지 증폭기 인에이블 신호(sense_enable)를 입력으로 하여 감지 증폭기가 동작할 때는 상기 Vbb 펌프부(15_1∼15_4)가 동작을 멈추도록 상기 Vbb 오실레이터부(12)의 동작을 제어하고, 그렇지 않을 경우는 백 바이어스 전압(Vbb)을 검출한 신호를 상기 Vbb 오실레이터부(12)로 출력하는 백 바이어스 인에이블 제어 회로부(20)를 구비한다.
상기 회로의 동작은 제4도에 도시된 백 바이어스 인에이블 제어 회로부(20) 및 제5도에 도시된 Vbb 오실레이터 위상 쉬프트부(30)를 먼저 설명한 뒤 상세히 설명하기로 한다.
제4도는 제3도에 도시된 백 바이어스 인에이블 제어 회로부(20)의 회로도로서, 감지 증폭기 인에이블(sense_enable) 신호를 입력하는 노드(N1)와, 상기 노드(N1)로부터의 신호를 일정시간 동안 지연시켜 노드(N2)로 출력하는 지연 회로부(21)와, 상기 노드(N1) 및 노드(N2)의 신호를 NAND연산하여 노드(N3)로 출력하는 NAND게이트(G1)와, Vbb전위 신호를 검출하는 Vbb 검출부(11)의 출력 신호를 입력하는 노드(N4)와, 상기 노드(N3) 및 노드(N4)의 신호를 NAND연산하여 노드(N5)로 출력하는 NAND게이트(G2)와, 상기 노드(N5)의 신호를 반전시켜 노드(N6)로 출력하는 인버터(G3)로 구성된다.
상기 NAND게이트(G1)는 노드(N1)로부터 입력되는 감지 증폭기 인에이블 신호가 상기 지연 회로부(21)에 의해 지연된 일정 펄스 폭만큼의 에지 신호를 노드(N3)로 출력하게 된다. 이 출력된 노드(N3)의 에지 신호는 상기 Vbb 검출부(11)로부터의 출력 신호(하이)에 의해 상기 출력 노드(N6)로 일정 펄스 폭을 갖는 펄스 신호를 출력하게 된다. 이때, 노드(N6)로 출력된 펄스 신호중 일정 폭의 펄스 구간은 감지 증폭기가 데이터를 센싱하는 구간으로 상기 Vbb 펌프부(15_1∼15_4)가 동작하지 못하도록 상기 Vbb 오실레이터부(12)의 동작을 제어하게 된다. 따라서 감지 증폭기가 센싱되는 동안에는 상기 백 바이어스 전압 발생회로가 동작을 하지 않아 기판 노이즈의 발생을 근본적으로 막아 감지 증폭기의 오프셋 볼테지를 낮출 수 있다.
제5도는 제3도에 도시된 Vbb 오실레이터 위상 쉬프트부(30)의 회로도로서, 제3도의 Vbb 오실레이터부(12)로부터 출력된 펄스 신호(osc_out)를 2배의 주기로 만들어 출력하는 T-플립_플롭(31)과, 상기 T-플립_플롭(31)으로 부터 출력된 펄스 신호를 90도로 위상 쉬프트시켜 노드(N9)로 출력하고, 그 반전된 신호를 노드(N10)로 출력하는 제1 D-플립_플롭(32)과, 상기 제1 D-플립_플롭(32)으로 부터 출력된 노드(N9)의 신호를 180도로 위상 쉬프트시켜 노드(N11)로 출력하고, 그 반전된 신호를 노드(N12)로 출력하는 제2 D-플립_플롭(33)으로 구성된다.
상기 Vbb 오실레이터 위상 쉬프트부(30)는 제3도의 Vbb 오실레이터부(12)로부터 출력된 펄스 신호를 T-플립_플롭(31)으로 입력하여 그 주기를 2배로 만든후, 제1 D-플립_플롭(32)을 사용하여 90도로 위상 쉬프트시킨 신호(osc_ps1)를 노드(N9)를 통해 제2 D-플립_플롭(33)으로 입력하고, 상기 노드(N9)의 반전 신호(osc_ps4)를 노드(N10)를 통해 출력한다. 그리고, 상기 제2 D-플립_플롭(33)은 상기 노드(N9)로부터 입력된 신호를 180도로 위상 쉬프트시켜 그 출력 (osc_ps2)을 노드(N11)로 출력하고, 상기 노드(N11)의 반전 신호(osc_ps3)를 노드(N12)로 출력한다. 상기 노드(N9∼N11)로 각각 출력되는 Vbb 오실레이터 위상 쉬프트부(30)의 출력 신호(osc_ps1∼osc_ps4)는 제3도의 Vbb 펌프 드라이버부(14_1∼14_4)로 각각 입력되어 상기 Vbb 펌프 드라이버부(15_1∼15_4)를 구동시키게 된다.
상기 Vbb 오실레이터 위상 쉬프트부(30)로부터 출력되는 4개의 출력신호(osc_ps1∼osc_ps4)의 동작 타이밍도를 제6도에 도시하였다. 여기서 제6도에 도시된 Vbb 전압 발생회로의 동작 타이밍도를 잠깐 살펴보면, 먼저 ⓐ파형은 감지 증폭기 인에이블 신호를 나타낸 것이고, ⓑⓒⓓⓔ파형은 상기 Vbb 오실레이터 위상 쉬프트부(30)로부터 출력되는 4개의 위상 쉬프트 신호(osc_ps1∼osc_ps4)를 나타낸 것이며, ⓕ파형은 제3도의 Vbb 오실레이터부(12)의 출력 신호를 나타낸 것이다.
상기 노드(N9)를 통해 출력된 제1 위상 쉬프트 신호(osc_ps1)(ⓐ파형)와 상기 노드(N11)를 통해 출력된 제2 위상 쉬프트 신호(osc_ps2)(ⓑ파형)는 전원전압(Vcc)과 접지전압(Vss) 및 기판전압(Vbb)에서 서로 상반된 노이즈를 발생시키므로, 노이즈의 피크치가 낮아지는 효과를 나타낸다.
상기 Vbb 오실레이터 위상 쉬프트부(30)는 상기 Vbb 오실레이터부(12)로 부터의 펄스 신호를 90도 및 180도 위상 쉬프트시킨 신호를 상기 Vbb 펌프 드라이버부(14_1∼14_4)로 각각 출력하여 상기 Vbb 펌프부(15_1∼15_4)를 구동시키게 되며, 이것은 파워 라인(Vcc 및 Vss) 및 기판에서 발생된 노이즈가 서로 중첩되도록 하여 노이즈 피크치가 증대되는 것을 방지시키는 역할을 하도록 한다.
따라서 본 발명의 제1실시예에 의한 제3도의 백 바이어스 전압 발생회로는 감지 증폭기가 센싱시 기판에서 발생되는 백 바이어스 전압 발생회로로 인한 노이즈를 제거할 수 있으며, 또한 통상 구간에서 노이즈 레벨이 감소되는 효과를 얻을 수 있으면서 백 바이어스 전압 발생회로의 효율은 그대로 유지시킬 수 있게 된다.
제7도는 제3도에 도시된 Vbb 전압 발생회로에 따른 노이즈 발생의 시뮬레이션도를 나타낸 것으로, ⓐ파형은 감지 증폭기의 센싱 인에이블 신호 파형을, ⓑ파형은 제3도의 Vbb 오실레이터부(12)의 출력 파형을, ⓒ파형은 접지전압(Vss)에서의 노이즈 성분을, ⓓ파형은 감지 증폭기가 센싱시 기판에서 생기는 노이즈 성분을, ⓔ파형은 Vbb DC 전압 레벨의 파형을 나타낸 것이다. 여기서, 상기 ⓐ파형의 감지 증폭기 센싱 인에이블 신호에 의해 제3도의 Vbb 펌프부(15_1∼15_4)의 동작을 정지시킴으로써, 감지 증폭기가 데이터를 센싱할 때 기판전위에서 생기는 노이즈(ⓓ)가 Vbb DC 전압 레벨(ⓔ)과 거의 같아지는 것을 볼수 있다. 따라서 제7도의 시뮬레이션 결과, 노이즈가 감소된다는 것을 알수 있다.
제8도는 본 발명의 제2실시예에 의한 백 바이어스 전압 발생회로의 블록도를 도시한 것으로, 백바이어스 전압(Vbb)를 검출하는 Vbb 검출부(11)와, 상기 Vbb 검출부(11)의 출력에 의해 일정한 주기의 펄스 신호를 출력하는 Vbb 오실레이터부(12)와, 감지 증폭기 인에이블 신호(sense_enable)를 입력으로 하여 일정 펄스 폭을 가지는 에지 신호를 출력하는 백 바이어스 인에이블 제어 회로부(40)와, 상기 백 바이어스 인에이블 제어 회로부(40)로 부터 발생된 펄스 신호에 의해 제어되고, 상기 Vbb 오실레이터부(12)로 부터의 펄스 신호를 다수개로 위상을 쉬프트시켜 출력하는 Vbb 오실레이터 위상 쉬프트부(30)와, 상기 Vbb 오실레이터 위상 쉬프트부(30)로부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 Vbb 펌프 드라이버부(14_1∼14_4)와, 상기 Vbb 펌프 드라이버부(14_1∼14_4)로부터 출력된 제어 신호에 의해 Vbb 전압을 만들어 내는 Vbb 펌프부(15_1∼15_4)를 구비한다.
상기 백 바이어스 전압 발생회로는 제3도의 백 바이어스 인에이블 제어회로부(20)를 분리시킨 것으로, 상기 Vbb 오실레이터부(12)는 Vbb 검출부(11)에 의해 제어받도록 하고, 상기 Vbb 오실레이터 위상 쉬프트부(30)는 백 바이어스 인에이블 제어 회로부(40)의 출력 신호에 의해 제어되도록 하였다.
상기 백 바이어스 인에이블 제어 회로부(40)는 감지 증폭기 인에이블 신호를 입력하는 노드(N13) 및 노드(N14) 사이에 접속된 지연 회로부(41)와, 상기 노드(N13,N14)의 신호를 NAND연산하여 노드(N15)로 출력하는 NAND게이트(G4)와, 상기 노드(N15) 및 노드(N16) 사이에 직렬접속된 인버터(G5,G6)로 구성된다.
상기 백 바이어스 인에이블 제어 회로부(40)는 상기 노드(N13)로 입력되는 감지 증폭기 인에이블 신호에 의해 구동되어 일정 펄스 폭의 에지 신호를 상기 노드(N16)로 발생하게 된다. 상기 노드(N16)로 발생된 일정 폭의 펄스 신호는 상기 Vbb 오실레이터 위상 쉬프트푸(30)로 입력되어 이 일정의 폭의 펄스 신호 동안에만 상기 Vbb 오실레이터부(12)의 동작을 정지시킴으로써, 상기 Vbb 펌프부(15_1∼15_4)의 동작을 제어하게 된다.
따라서 제3도의 제1실시예와 마찬가지로, 제8도에 도시된 본 발명의 백 바이어스 전압 발생회로는 감지 증폭기가 데이터를 센싱할 때 이를 감지한 신호에 의해 상기 백 바이어스 전압 발생회로의 동작을 정지시킴으로써, 기판에서 발생되는 노이즈를 줄일 수가 있다.
이상에서 설명한 바와 같이, 본 발명의 백 바이어스 전압 발생회로를 반도체 메모리 장치 내부에 구현하게 되면, 백 바이어스 전압 발생회로의 동작에 의한 기판 노이즈를 감지 증폭기가 센싱되는 구간에서 막을수 있으므로, 오픈 비트 라인 셀 어레이 구성이 가능하도록 하여 디램의 밀도(Density)를 높일 수 있다. 또한, 백 바이어스 펌프를 드라이버하는 펄스 신호의 위상을 쉬프트시켜 노이즈가 중첩되지 않도록 함으로써 파워 라인 및 기판에서 발생되는 피크 노이즈 레벨을 줄일 수 있으며, 링 오실레이터로부터 출력되는 펄스 신호의 반전 신호를 사용하여 파워 라인 및 기판에서 발생되는 노이즈와 서로 상쇄되도록 함으로써, 노이즈를 감소시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 메모리 장치의 백 바이어스 전압 발생회로에 있어서, 일정한 주기의 펄스 신호를 출력하는 백 바이어스 전압 오실레이터 수단과, 상기 백 바이어스 전압 오실레이터 수단으로 부터의 펄스 신호를 위상 쉬프트시켜 다수개로 출력하는 백 바이어스 전압 오실레이터 위상 쉬프트 수단과, 상기 백 바이어스 전압 오실레이터 위상 쉬프트 수단으로부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 다수개의 백 바이어스 전압 펌프 드라이버 수단과, 상기 백 바이어스 전압 펌프 드라이버 수단으로부터 각각 출력된 제어 신호에 의해 백 바이어스 전압을 만들어 내는 다수개의 백 바이어스 전압 펌프 수단과, 상기 백 바이어스 전압 및 감지 증폭기 인에이블 신호를 입력으로 하여 감지 증폭기가 동작할 때는 상기 백 바이어스 펌프 수단의 동작을 멈추도록 상기 백 바이어스 전압 오실레이터 수단의 동작을 제어하고, 그렇지 않을 경우는 백 바이어스 전압을 검출한 신호를 상기 백 바이어스 전압 오실레이터 수단으로 출력하는 백 바이어스 인에이블 제어 수단을 구비하는 것을 특징으로 하는 백 바이어스 전압 발생회로.
  2. 제1항에 있어서, 상기 백 바이어스 인에이블 제어 수단은, 감지 증폭기 인에이블 신호를 입력하는 노드(N1)와, 상기 노드(N1)로 부터의 신호를 일정 시간 동안 지연시켜 노드(N2)로 출력하는 지연 회로부(21)와, 상기 노드(N1) 및 노드(N2)의 신호를 NAND연산하여 노드(N3)로 출력하는 NAND게이트(G1)와, Vbb전위 신호를 검출하는 Vbb검출부(11)의 출력 신호를 입력하는 노드(N4)와, 상기 노드(N3) 및 노드(N4)의 신호를 NAND연산하여 노드(N5)로 출력하는 NAND게이트(G2)와, 상기 노드(N5)의 신호를 반전시켜 노드(N6)로 출력하는 인버터(G3)로 구성된 것을 특징으로 하는 백 바이어스 전압 발생회로.
  3. 제1항에 있어서, 상기 백 바이어스 전압 오실레이터 위상 쉬프트 수단은, 상기 백 바이어스 오실레이터 수단으로부터 출력된 펄스 신호를 2배의 주기로 만들어 출력하는 T-플립_플럽(31)과, 상기 T-플립_플럽(31)으로 부터 출력된 펄스 신호를 90도로 위상 쉬프트시켜 노드(N9)로 출력하고, 그 반전된 신호를 노드(N10)로 출력하는 제1 D-플립_플럽(32)과, 상기 제1 D-플립_플럽(32)으로 부터 출력된 노드(N9)의 신호를 180도로 위상 쉬프트시켜 노드(N11)로 출력하고, 그 반전된 신호를 노드(N12)로 출력하는 제2 D-플립_플럽(33)으로 구성된 것을 특징으로 하는 백 바이어스 전압 발생회로.
  4. 반도체 메모리 장치의 백 바이어스 전압 발생회로에 있어서, 백 바이어스 전압를 검출하는 백 바이어스 전압 검출 수단과, 상기 백 바이어스 전압 검출 수단의 출력에 의해 일정한 주기의 펄스 신호를 출력하는 백 바이어스 전압 오실레이터 수단과, 감지 증폭기 인에이블 신호를 입력으로 하여 일정 펄스 폭을 가지는 에지 신호를 출력하는 백 바이어스 인에이블 제어 수단과, 상기 백 바이어스 인에이블 제어 수단으로부터 발생된 펄스 신호에 의해 제어되고, 상기 백 바이어스 전압 오실레이터 수단으로 부터의 펄스 신호를 위상 쉬프트시켜 다수개로 출력하는 백 바이어스 전압 오실레이터 위상 쉬프트 수단과, 상기 백 바이어스 전압 오실레이터 위상 쉬프트 수단으로부터 출력된 다수개의 펄스 신호에 의해 각각 드라이버되는 다수개의 백 바이어스 전압 펌프 드라이버 수단과, 상기 백 바이어스 전압 펌프 드라이버 수단으로부터 출력된 제어 신호에 의해 백 바이어스 전압을 만들어 내는 다수개의 백 바이어스 전압 펌프 수단을 구비하는 것을 특징으로 하는 백 바이어스 전압 발생회로.
  5. 제4항에 있어서, 상기 백 바이어스 인에이블 제어 수단은, 감지 증폭기 인에이블 신호를 입력하는 노드(N13) 및 노드(N14) 사이에 접속된 지연 회로부(41)와, 상기 노드(N13,N14)의 신호를 NAND 연산하여 노드(N15)로 출력하는 NAND게이트(G4)와, 상기 노드(N15) 및 노드(N16) 사이에 직렬접속된 인버터(G5,G6)로 구성된 것을 특징으로 하는 백 바이어스 전압 발생회로.
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JP3479032B2 (ja) * 2000-06-20 2003-12-15 シャープ株式会社 半導体集積回路
JP2012123862A (ja) * 2010-12-07 2012-06-28 Elpida Memory Inc 半導体装置及びその制御方法

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