KR100636059B1

KR100636059B1 - 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체

Info

Publication number: KR100636059B1
Application number: KR1020040032707A
Authority: KR
Inventors: 가시와기요시끼; 가또데쯔야
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2003-05-09
Filing date: 2004-05-10
Publication date: 2006-10-20
Also published as: US20040225985A1; US7103866B2; JP2004335843A; JP4738719B2; KR20040095753A

Abstract

다른 전원에 의해서 구동되는 복수의 회로 영역을 갖는 칩의 설계를 위해, 회로 영역 사이의 경계 영역에 삽입되는 경계 셀을 미리 준비한다. 설계 툴을 사용하여 논리 회로 레벨의 네트 리스트를 생성한 후에, 경계 셀을 경계 영역에 삽입한다. 경계 셀은 회로 사이의 신호 전송 경로상에 접속된다. 관통 전류의 억제나 누설 전류를 억제하는 회로가 이용된다. 경계 셀을 셀 라이브러리 내에 준비 해 두는 것에 의해서, 칩 설계를 보다 용이하게 할 수 있다.

논리 회로, 경계 셀, 반도체 회로 장치, 관통 전류, 누설 전류

Description

반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계 시스템, 및 기록 매체{METHOD FOR DESIGNING SEMICONDUCTOR CIRCUIT DEVICE, SEMICONDUCTOR CIRCUIT DEVICE, DESIGN SYSTEM, AND STORAGE MEDIUM}

도 1은 본 발명의 실시예에 따른 반도체 회로 장치의 개략적인 구성을 나타내는 칩 이미지 도면이다.

도 2a는 본 발명의 실시예에 따른 경계 회로의 일례인 관통 전류 억제 회로를 도시하는 논리 회로도이다.

도 2b는 도 2a에 도시된 관통 전류 억제 회로에 대한 진리표이다.

도 3a는 본 발명의 실시예에 따른 경계 회로의 일례인 누설 전류 억제 회로를 도시하는 논리 회로도이다.

도 3b는 도 3a에 도시된 누설 전류 억제 회로에 대한 진리표이다.

도 4a는 본 발명의 실시예에 따른 경계 회로의 일례인 ESD 보호 회로를 도시하는 논리 회로도이다.

도 4b는 도 4a에 도시된 ESD 보호 회로에 대한 진리표이다.

도 5a는 본 발명의 실시예에 따른 경계 회로의 일례인 레벨 변환 회로를 도시하는 논리 회로도이다.

도 5b는 도 5a에 도시된 레벨 변환 회로에 대한 진리표이다.

도 6은 본 발명의 실시예에 따른 반도체 회로 장치의 설계 시스템의 개략 구성을 나타내는 블록도이다.

도 7은 본 발명의 실시예에 따른 설계 툴의 데이터 처리를 설명하는 도면이다.

도 8은 본 발명의 실시예에 따른 설계 시스템을 구현하는 하드웨어 구성을 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 회로 장치

101 : 제1 회로 영역

102 : 제2 회로 영역

111 : 제1 내부 회로

121 : 제2 내부 회로

131-134 : 경계 회로

200 : 관통 전류 억제 회로

201 : 입력 단자

202 : 인버터

203 : NAND 게이트

204 : 인에이블 단자

205 : 출력 단자

300 : 게이트 누설 억제 회로

301 : 입력 단자

302 : 네거티브 논리 출력의 OR 회로

303 : 인에이블 단자

304 : 인버터

305 : 출력 단자

500 : 레벨 변환 회로를 구비하는 경계 회로

501 : 레벨 변환 회로

600 : 반도체 회로 장치의 설계 시스템

601 : 설계 툴· 프로그램

602 : 셀·라이브러리

603 : 입력 데이터

604 : 출력 데이터

본 발명은 반도체 회로 장치의 설계 기술에 관한 것으로, 특히, 반도체 회로 장치의 설계를 효율화 할 수 있는 반도체 회로 장치의 설계 기술에 관한 것이다.

통신 기술과 반도체 기술의 진보에 수반하여, 휴대 전화나 PDA(Personal Digital Assistants)등의 휴대 단말기가 넓게 보급되고 있다. 전형적인 휴대 단말기는 휴대성을 만족시키기 위해 충전 가능한 배터리에 의해서 구동된다. 배터리에 의한 구동 시간의 장시간화 혹은 배터리에의 충전 빈도/시간의 감소를 위해, 휴대 단말기의 소비 전력을 낮게 하는 몇개의 기술이 알려져 있다. 이러한 기술의 하나는 칩내에서 사용되고 있지 않은 회로 영역을 턴오프 상태로 설정하거나 공급 전압을 내리는 것에 의해서, 불필요한 전력의 소비를 저감한다. 특정한 회로 영역의 전원을 턴오프 상태로 하거나 전원 전위를 내리기 위해서, 칩 내의 회로는 복수의 회로 영역으로 분할되고, 각 영역은 다른 전원계(power system)에 속하게 된다. 각 전원계는 독립적으로 제어될 수 있다.

이러한 칩에서, 한쪽의 전원이 턴오프 상태에 있을 때, 다른 전원에 의해서 구동되는 회로 사이에서 관통(shoot-through) 전류의 문제가 생기는 것이 알려져 있다. 이 문제를 해결하기 위한 기술이 예를 들면 일본 특허 공보 2001-148625호에 알려져 있다. 이 기술에 의하면, 반도체 집적 회로는 제1 전원으로 동작하는 입력 회로와 출력 전압이 변동하는 제2 전원으로 동작하고 입력 회로에 하이 또는 로우 레벨의 출력 신호를 공급하는 CMOS 인버터를 갖는 출력 회로를 구비한다. 입력 회로의 내부에 출력 회로의 CM0S 인버터로부터의 출력 신호가 입력되는 제어 유닛이 설치되어 있다. 제2 전원 전압이 소정 전압 이상일 때, 제어 유닛은 CMOS 인버터로부터의 출력 신호를 입력 회로의 내부 신호로서 출력한다. 제2 전원 전압이 소정 전압 미만일 때, 제어 유닛은 로우 레벨 신호를 상기 입력 회로의 내부 신호로서 출력한다.

상기 구성에 따르면, 출력 회로용의 제2 전원이 오프일 때, 입력 회로의 제어 유닛의 출력을 로우로 고정할 수 있고, 입력 회로의 내부에서 발생하는 관통 전 류의 발생을 방지할 수 있다. CMOS 인버터의 출력 신호가 하이일때 제2 전원이 온에서 오프로 이행할 때, CMOS 인버터의 출력 신호는 하이로부터 중간 레벨을 통하여 로우로 이행한다. 제2 전원 전압이 소정 전압 미만이 되면 제어 유닛의 출력이 로우가 되기 때문에, 입력 회로 내부에 관통 전류가 흐르지 않는다. 이에 따라, 소비 전력을 삭감할 수 있다.

전술한 바와 같이, 종래의 기술로서, 다른 전원 회로 영역 사이에서의 회로 상의 문제를 해결하기 위한 회로 기술이 몇개 알려져 있다. 그러나, 다른 전원계에 속하는 복수의 회로 영역을 구비하는 칩의 회로 설계에 관해서는 지금까지 검토가 이루어지고 있지 않다. 특히, 설계 시스템을 이용한 반도체 회로 장치의 설계에 있어서, 설계를 보다 효율적, 용이하게 행할 수 있는 것은 중요한 것이다. 그러나, 종래의 설계 방법에 있어서는 다른 회로 영역을 설계한 후에, 사용자가 회로 영역 사이에 회로를 삽입하는 것이 필요하다. 이 때문에, 효율적인 회로 설계를 행할 수 없다. 또한, 종래의 방법은 다른 회로 영역의 송신부와 수신부가 따로 설계된 후에 회로 영역 사이에 회로를 삽입하기 때문에, 배선 길이를 제어 할 수 없어서 신호 지연의 원인이 될 수 있다.

본 발명은 상기 종래 기술을 감안하여 이루어진 것이고, 본 발명의 목적은 설계를 보다 용이하게 행할 수 있는 반도체 장치의 설계 방법을 제공하는 것이다.

본 발명의 제1 양태에 따르면, 제1 전원계에서의 전압으로 구동되는 제1 회 로에 관한 정보를 구비하는 제1 회로 데이터를 생성하는 단계, 상기 제1 전원계와 다른 제2 전원계에서의 전압으로 구동되는 제2 회로에 관한 정보를 구비하는 제2 회로 데이터를 생성하는 단계, 기억 매체에 미리 기억 되어, 경계(boundary) 회로의 정보를 구비하는 셀 데이터를 취득하는 단계, 상기 경계 회로가 상기 제1 회로와 제2 회로 사이의 전송 경로상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 단계를 포함하는 반도체 회로 장치의 설계 방법이 제공된다. 이에 의해, 반도체 회로 장치의 설계를 효율화할 수 있다. 또한, 각 단계의 순서는 기재 순서에 제한되는 것이 아니다. 이 점은, 이하의 본 항목의 기재에 있어서도 마찬가지다.

본 발명의 상기 제1 양태에 있어서, 경계 회로는 상기 제1 회로 또는 제2 회로의 한쪽이 오프 상태에 있고, 다른 쪽이 온 상태에 있는 경우에, 상기 제1 회로와 상기 제2 회로 사이의 관통 전류를 억제하는 회로를 포함하는 것이 바람직하다. 이에 의해, 다른 전원에 의해서 구동되는 회로 사이의 관통 전류를 억제하는 회로 설계를 효과적으로 행할 수 있다. 대안적으로, 상기 경계 회로는 상기 제1 회로 또는 제2 회로의 한쪽이 오프 상태에 있고, 다른 쪽이 온 상태에 있는 경우에, 상기 제1 회로와 상기 제2 회로 사이의 부정(indeterminate) 전류에 의한 회로 오동작을 방지하는 회로를 포함하는 것이 바람직하다. 이것에 의해서, 다른 전원에 의해서 구동되는 회로 사이의 부정 전류에 의한 회로 오동작을 방지하는 회로에 대한 설계를 효과적으로 행할 수 있다.

본 발명의 상기 제1 양태에 있어서, 상기 경계 회로는 상기 제1 회로 또는 제2 회로의 한쪽이 오프 상태에 있고, 다른 쪽이 온 상태에 있는 경우에, 상기 제1 회로와 상기 제2 회로 사이의 누설 전류를 억제하는 회로를 포함하는 것이 바람직하다. 이에 의해, 다른 전원에 의해서 구동되는 회로 사이의 누설 전류를 억제하는 회로 설계를 효과적으로 행할 수 있다.

본 발명의 상기 제1 양태에 있어서, 상기 경계 회로는 상기 제1 회로와 상기 제2 회로 사이의 레벨 변환(level conversion) 처리를 행하는 회로를 포함하는 것이 바람직하다. 이에 의해, 다른 전원에 의해서 구동되는 회로 사이의 레벨 변환 처리를 행하는 회로 설계를 효과적으로 행할 수 있다.

본 발명의 상기 제1 양태에 있어서, 상기 경계 회로는 상기 제1 회로 및/또는 상기 제2 회로 내의 트랜지스터를 ESD(Electrostatic Discharge)로부터 보호하는 보호 회로를 포함하는 것이 바람직하다. 이에 의해, 다른 전원에 의해서 구동되는 회로 사이에서, ESD(ElectrostaticDischarge)로부터 보호하는 보호 회로의 설계를 효과적으로 행할 수 있다.

본 발명의 상기 제1 양태에 있어서, 상기 제1 회로 데이터, 상기 제2 회로 데이터, 및 상기 셀 데이터는 논리 회로 설계용 데이터일 수 있다. 대안적으로, 상기 제1 회로 데이터, 상기 제2 회로 데이터, 및 상기 셀 데이터는 레이아웃 설계용 데이터일 수 있다.

본 발명의 제2 양태에 따르면, 청구항 제1항에 따른 반도체 회로 장치를 설계하는 방법에 의해 설계된 반도체 회로 장치가 제공된다.

본 발명의 제3 양태에 따르면, 제1 전원계로부터의 전압으로 구동되는 제1 회로를 설계하는 단계, 제1 전원계와 다른 제2 전원계로부터의 전압으로 구동되는 제2 회로를 설계하는 단계, 상기 제1 회로와 상기 제2 회로 사이의 신호 전송을 행하는 배선상에, 미리 준비된 셀을 접속하는 단계를 포함하는 반도체 회로 장치의 설계 방법이 제공된다. 이에 의해, 반도체 회로 장치의 설계를 효율화할 수 있다.

본 발명의 제4 양태에 따르면, 청구항 제10항에 따른 반도체 회로 장치를 설계하는 방법에 의해 설계된 반도체 회로 장치가 제공된다.

본 발명의 제5 양태에 따르면, 제1 전원계에서의 전압으로 구동되는 제1 회로와 상기 제1 전원계와 다른 제2 전원계에서의 전압으로 구동되는 제2 회로 사이의 신호 전송 선로에 접속되는 경계 회로에 관한 정보를 갖는 경계 셀을 구비하는 반도체 설계에 이용되는 셀 라이브러리를 저장하기 위한 컴퓨터 판독 가능한 기록 매체가 제공된다. 이에 의해, 반도체 회로 장치의 설계를 효율화할 수 있다.

본 발명의 제6 양태에 따르면, 제1 전원계에서의 전압으로 구동되는 제1 회로에 관한 정보를 구비하는 제1 회로 데이터를 생성하는 유닛과, 상기 제1 전원계와 다른 제2 전원계에서의 전압으로 구동되는 제2 회로에 관한 정보를 구비하는 제2 회로 데이터를 생성하는 유닛과, 경계 회로의 정보를 구비하는 셀 데이터를 상기 기억 매체로부터 취득하는 수단과, 상기 경계 회로가 상기 제1 회로와 제2 회로 사이의 신호 전송 경로상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 유닛을 포함하는 반도체 회로 장치용 설계 시스템이 제공된다. 이에 의해, 반도체 회로 장치의 설계를 효율화할 수 있다.

본 발명의 전술한 목적, 특징 및 장점들은 이하 기술되는 상세한 설명 및 도 시를 위한 첨부 도면으로부터 더욱 명확하게 파악할 수 있지만, 이와 같은 것은 본 발명을 제한하는 것은 아니다.

<실시예>

본 발명의 양호한 실시예가 첨부 도면을 참조하여 이하 설명된다.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 회로 장치(100)의 개략 구성을 나타내는 칩 이미지 도면이 도시된다. 반도체 회로 장치(100)는 다른 전원계에 의해서 전압이 공급되는 복수의 회로 영역을 구비하고 있다. 도 1에 있어서, 제1 전원계에 의해 동작하는 제1 회로 영역(101), 제2 전원계에 의해 동작하는 제2 회로 영역(102)가 도시된다. 제1 및 제2 회로 영역은 전기적 회로로서 보여진다. 제1 회로 영역에서는, 전원 전압으로서 VDD1이 공급되고, 제2 영역에서는 전원 전압으로서 VDD2가 공급된다. VDD1와 VDD2는 동일한 전위 혹은 다른 전위일 수 있다. 이들 2개의 전위는 별도로 제어될 수 있다.

본 실시예에 있어서의 전형적인 칩은 휴대 전화나 PDA(Personal Digital Assistants)등의 휴대 단말기에 이용될 수 있다. 휴대 단말기에 있어서는, 소비 전력을 저감하기 위해서, 사용 혹은 동작하지 않은 회로부분에의 전압 공급을 오프로 하거나 공급 전압을 내리는 제어가 이루어져 있다. 전원이 다른 복수의 회로 영역을 형성함으로써 이러한 전원 제어를 가능하게 할 수 있다.

대안적으로, 아날로그 회로와 디지털 회로를 포함하는 칩에서, 이들 회로에는 다른 전원계에서 각각 전원 전압이 공급된다. 이에 부가하여, 본 발명은 복수의 다른 전원계에서 전압이 공급되는 회로 영역을 구비하는 반도체 회로 장치에 적 용할 수 있다. 또한, 도 1은 전원계가 다른 2개의 회로를 나타내고 있지만, 본 발명은 3 이상의 다른 전원계를 구비하는 회로 구성의 반도체 회로 장치에 적용 가능하다.

도 1의 반도체 회로 장치(100)은 제1 회로 영역 내에 형성되어 있는 제1 내부 회로(111), 제2 회로 영역 내에 형성되어 있는 제2 내부 회로(121)를 갖는다. 경계 회로(131-134)는 제1 회로 영역(101)과 제2 회로 영역(102)의 경계에 형성되어 있다. 제1 내부 회로(111)와 제2 내부 회로(121)를 접속하는 배선상에 경계 회로(131-134)의 각각이 삽입되어 있다. 경계 회로(131-134)는 회로 설계에 대응하여, 적절한 기능 및 구조를 구비하는 회로가 선택되어, 전원계가 다른 회로 영역간의 신호 라인상에 삽입된다.

본 실시예에 있어서, 경계 회로(131-134)는 각각 하나의 셀로서 구성되어 있다. 하나의 셀로서 경계 회로를 준비함으로써, 회로 설계를 효율화할 수 있다. 혹은, 배선 길이를 짧게 할 수 있으므로 신호 지연을 억제할 수 있다. 이하에, 경계 회로로서 적합한 몇개의 예가 도시된다. 예를 들면, 한쪽의 회로가 오프 상태에 있는 경우에 회로 사이에 바람직하지 않은 전류를 억제하는 회로, 회로의 구동 전압 사이에 차이가 있는 경우에 이용되는 레벨 변환 회로, 혹은, ESD 보호 회로가 바람직한 예로서 도시된다.

도 2a 및 도 2b를 참조하면, 경계 회로의 일례로서, 관통 전류 억제 회로(200)가 도시된다. 도 2a는 관통 전류 억제 회로(200)의 회로 구성을 나타내는 논리 회로도이고, 도 2b는 관통 전류 억제 회로(200)의 진리치표를 나타내고 있 다. 관통 전류 억제 회로(200)를 삽입함으로써, 전원이 오프인 회로 영역으로부터 전원이 온인 회로 영역으로 부정 신호가 전파되는 것을 억제할 수 있다. 본 회로를 이용함으로써, 부정 신호는 실질적으로 방지할 수 있다. 이것에 의해서, 다음 단의 회로에서 흐르는 관통 전류를 억제 혹은 방지하여, 칩 전체의 소비 전력을 저감할 수 있다.

도 2a에 있어서, 제1 회로 영역(101)이 오프 상태이고, 제2 회로 영역(102)이 온 상태인 예가 도시되고 있다. 관통 전류 억제 회로(200)는 제1 회로 영역(101)의 내부 회로에서의 신호가 입력되는 입력 단자(201), 제1 전원 전압 VDD1이 공급되어 입력 단자(201)에 입력된 신호를 받는 인버터(202)를 포함한다. 인버터(202)로부터의 출력은 NAND 게이트(203)에 입력된다. NAND 게이트(203)으로의 입력은 또한 온 상태의 내부 회로에서 인에이블 단자(204)를 통해 인에이블 신호가 입력된다. NAND 게이트(203)는 제2 전원 전압 VDD2에 의해서 동작한다. NAND 게이트(203)의 출력은 출력 단자(205)를 통해 온 상태에 있는 제2 회로 영역의 내부 회로로 출력된다.

관통 전류 억제 회로(200)의 동작에 대하여, 도 2a, 2b를 참조하여 설명한다. 도 2b는 입력 단자(201)에의 입력 신호 "input"을 인에이블 단자(204)에의 인에이블 신호 "enable" 및 출력 단자(205)로부터의 출력 신호 "output"의 사이 관계를 나타내고 있다. 진리표내의 "X"는 신호가 부정인 것을 나타내고 있고, "0"은 출력 전위가 로우이고, "1"은 출력 전위가 하이인 것을 나타내고 있다. 제1 회로 영역(101)이 오프 상태에 있는 경우, 입력 단자(20l)에는 부정 신호가 입력된다.

즉, 제1 회로 영역(101)이 오프 상태에 있는 경우, 제1 회로 영역(101)으로부터 제2 회로 영역(102)에의 출력 신호는 하이인지 로우인지 확정되지 않는다. 이 때문에, 제2 회로 영역(102)으로 중간 전위적인 신호가 입력된다. 이것은 제2 회로 영역(102)내에 관통 전류를 발생시킨다. 이것을 억제하기 위해, 본 실시예는 제1 회로 영역(101)이 오프 상태에 있을 때, NAND 게이트(203)으로 입력되는 인에이블 신호는 "0" 즉, "로우"가 되도록 제어한다.

인에이블 신호를 "0"으로 설정하여, 출력 단자(205)로부터의 출력 신호를「1」즉, 출력 전위를「하이」로 확정하여 유지할 수 있다. 상기한 바와 같이, 회로가 오프 상태에 있는 경우, 그 출력이 하이 인지 로우인지 확정되지 않기 때문에, 수신측에는 하이와 로우의 중간 전위적 신호가 입력된다. 그러나, 본 실시에의 회로 구성에 의해서, 오프 상태의 회로 영역으로부터의 부정 신호에 의한 온 영역에서의 관통 전류를 억제할 수 있다.

제1 영역이 온 상태에 있는 경우, 인에이블 신호로서「1」이 입력되도록 관통 전류 억제 회로(200)는 제어된다. 이것에 의해서, 입력 단자(201)에의 제1 회로 영역(101)의 내부 회로에서의 입력 신호가 "0"인 경우는, 출력 단자(205)로부터 제2 회로 영역(102)의 내부 회로에의 출력 신호가 "0"으로 확정되고, 입력이 "1"인 경우 출력은 "1"로 확정된다. 또한, 입력 신호가 부정이고, 인에이블 신호가 "1"혹은 부정인 경우, 출력 신호는 부정이다.

도 3a 및 3b는 경계 회로의 다른 일례로서, 게이트 누설 억제 회로(300)를 나타내고 있다. 도 3a는 게이트 누설 억제 회로(300)의 회로 구성을 나타내는 논 리 회로도이고, 도 3b는 게이트 누설 억제 회로(300)의 진리치표를 나타내고 있다. 게이트 누설 억제 회로(300)를 삽입함으로써 온 상태에 있는 회로 영역과 오프 상태에 있는 회로 영역의 경계부의 전위를 로우로 유지할 수 있다. 이에 따라 게이트 누설을 억제할 수가 있어, 칩 전체의 소비 전력을 저감할 수 있다. 본 회로를 이용함으로써, 게이트 누설을 실질적으로 방지할 수 있다.

도 3a에 있어서, 제1 회로 영역(101)은 오프 상태 영역이고, 제2 회로 영역(102)이 온 상태 영역인 예가 도시되고 있다. 도 3에 있어서, 게이트 누설 억제 회로(300)는 제2 회로 영역(102)의 내부 회로에서의 신호가 입력되는 입력 단자(301)를 포함한다. 입력 단자(301)에 입력된 신호는 네거티브 논리 출력의 OR 회로(302)에 입력된다. 네거티브 논리 출력의 OR 회로(302)의 2 입력 단자의 다른 한쪽에는 인에이블 단자(303)를 통한 인에이블 신호가 입력된다.

인에이블 신호는 온 상태의 제2 회로 영역의 내부 회로로부터 송신된다. 인에이블 신호의 입력은 네거티브 논리 입력이다. 네거티브 논리 출력의 OR회로(302)는 제2 전원 전압 VDD2에 의해서 동작한다. 논리 출력의 OR 회로(302)는 인버터(304)에 입력된다. 인버터(304)는 제1 전원 전압 VDD1에 의해서 동작한다. 인버터(304)의 출력은 출력 단자(305)를 통해 제1 회로 영역(101)의 내부 회로에 접속된다.

게이트 누설 억제 회로(300)의 동작에 대하여 설명한다. 도 3b는 입력 단자(301)에의 입력 신호「input」, 인에이블 단자(303)에의 인에이블 신호「enable」, 온 영역과 오프 영역의 경계부의 신호「M」, 및 출력 단자(305)로 부터의 출력 신호「output」사이의 관계를 나타내고 있다. 오프 상태 영역에의 신호「M」은 도 3a에 있어서, 네거티브 논리 출력의 OR 회로(302)로부터 인버터(304)에의 출력 신호이다.

제1 회로 영역(101)이 오프 상태에 있고, 제2 회로 영역(102)이 온 상태에 있는 경우, 인에이블 단자(303)에는「0」이 입력되어, 전위가 로우로 유지된다. 이에 의해, 인버터(304)에의 신호는 입력 단자로(301)의 입력 신호에 관계 없이 항상 로우 또는 "0"으로 된다. 이 때문에, 온 상태 영역으로부터 오프 상태 영역에의 게이트 누설을 억제할 수가 있어, 소비 전력을 저감할 수 있다.

제1 영역이 온 상태에 있는 경우, 인에이블 신호로서, 하이 전위 "1"이 입력된다. 제2 회로 영역(102)로부터의 입력 신호가 "0"인 경우, 경계부의 전위「M」은 하이 또는 "1"이고, 출력 단자(305)로부터의 출력 신호는 "0"이다. 한편, 제2 회로 영역(102)로부터의 입력 신호가 "1"인 경우, 경계부의 전위 "M"은 로우 또는 "0"이고, 출력 단자(305)로부터의 출력 신호는 "1"이다. 입력 신호 및 인에이블 신호가 부정인 경우, 경계부의 전위 및 출력 단자(305)로부터의 출력 신호는 함께 부정이 된다.

도 4a 및 도 4b를 참조하면, 경계 회로의 다른 일례로서, ESD(Electrostatic Discharge)보호 회로(401)를 구비하고 있는 경계 회로(400)를 나타내고 있다. 도 4a는 ESD 보호 회로(401)를 포함하는 회로의 회로 구성을 나타내는 논리 회로도이고, 도 4b는 경계 회로(400)의 진리치표를 나타내고 있다. 도 4a의 회로 구성은 ESD 보호 회로(401)가 부가되어 있는 점을 제외하고, 도 2a에 도시한 논리 회로 구 성과 동일하다. 도 4b의 진리치표는 도 2b와 마찬가지이다. ESD 보호 회로(401)는 다음 단의 트랜지스터를 ESD에서 보호한다. ESD 보호 회로(401)는 예를 들면, 다음 단의 트랜지스터의 게이트 단자와 접지 배선과의 사이를 다이오드 혹은 트랜지스터를 개재하여 접속함으로써 구성할 수 있다. ESD 보호 회로(401)는 상이한 전원 전압의 회로간에 ESD에 의한 트랜지스터의 게이트 절연 파괴를 방지하는 것에 기여한다.

도 5a 및 도 5b는 경계 회로의 다른 일례로서, 레벨 변환 회로(501)를 구비하는 경계 회로(500)를 나타내고 있다. 도 5a는 경계 회로(500)의 회로 구성을 나타내는 논리 회로도이고, 도 5b는 경계 회로(500)의 진리치표를 나타내고 있다. 도 5a의 회로 구성은 레벨 변환 회로(501)가 부가되어 있는 점을 제외하고, 도 2a에 도시한 논리 회로 구성과 동일하기 때문에, 설명은 생략된다. 도 5b의 진리치표는 도 2b와 마찬가지이기 때문에, 설명은 생략된다.

레벨 변환 회로(501)는 신호 전위 레벨이 다른 2개의 회로 영역의 사이의 신호의 입출력을 가능하게 한다. 레벨 변환 회로(501)는 인버터(202)와 NAND 게이트(203)의 사이에 접속되어 있다. 인버터(202)로부터의 출력은 레벨 변환 회로(501)에 의해서 레벨 변환되어, NAND 게이트(203)에 입력된다. 예를 들면, 제1 전압 레벨 VDD1이 제2 전압 레벨 VDD2보다도 높은 경우, 레벨 변환 회로(501)는 VDD1 전위의 신호를 VDD2 전위의 신호로 변환한다. 또한, 한쪽의 회로 영역을 오프 상태로 설정하지 않는 경우, NAND 게이트를 인버터로 교체할 수 있다.

상기에 몇개의 경계 회로의 예가 도시되고 있지만, 본 발명이 적용 가능한 경계 회로는, 이들에 한정되는 것이 아니다. 또한, 상기의 회로는, 각각 별개로 혹은 조합하여, 다른 전원계에 의해서 구동되는 회로 영역 사이에 삽입될 수 있다. 예를 들면, 관통 전류 억제 회로를 사용하지 않고, 레벨 변환 회로나 ESD 보호 회로만을 삽입할 수 있다. 혹은, 레벨 변환 회로와 ESD 보호 회로의 양방을 포함하는 경계 회로를 삽입할 수 있다. 또한, 각 경계 회로에서, 제1 전원에 의해서 구동되는 회로는 제1 회로 영역에, 제2 전원에 의해서 구동되는 회로는 제2 회로 영역에, 각각 포함되고 있으면 파악하는 것이 가능하다.

도 6은, 본 실시의 형태에 있어서의, 반도체 회로 장치의 설계 시스템(600)의 개략 구성을 나타내는 블록도이다. 도 6에 있어서의 설계 시스템(600)은, 설계툴 프로그램(601), 셀 라이브러리(602), 설계 툴(601)에 입력되는 입력 데이터(603), 설계 툴(601)에 출력되는 출력 데이터(604)를 포함한다. 설계 툴(601)은 셀 라이브러리(602)를 참조하여, 입력 데이터(603)로부터 출력 데이터(604)를 생성한다. 설계 툴(601)의 처리 및 입출력 데이터에 대해서는, 후에 상술된다. 본 형태의 설계 시스템(600)은 반도체 회로 장치에 설계에 있어서의 적절한 공정, 혹은 페이즈(phase)로 이용할 수 있다. 예를 들면, 설계 시스템(600)을 논리회로 설계 공정 및/혹은 레이아웃 설계 공정에서 사용할 수 있다.

도 7은 본 형태의 설계 툴(601)의 데이터 처리를 설명하는 도면이다. 도 7에 있어서, 시스템 툴(601)에 의해 수행되는 오퍼레이션은 사변형(quadrilateral)박스에 도시되고, 설계 툴(601)로부터 생성되는 데이터는 원주형 박스에 도시되고, 미리 준비 되어 있는 셀 라이브러리는 직사각형 박스에 도시되어 있다. 이하에 있어서, 본 형태의 설계 툴(601)은 도 7에 도시된 모든 처리를 실행하는 것으로서 설명된다. 그러나, 복수의 설계 툴을 준비하여, 도 7에 기재된 처리를 분할한 처리를 각 설계 툴이 행하는 것도 가능하다. 예를 들면, RTL 기술(721)로부터 네트 리스트(722)를 생성하는 설계 툴과 그것 이하의 처리를 행하는 설계 툴은 다를 수 있다.

본 실시예의 셀 라이브러리는 경계 셀 라이브러리(752, 753, 755)를 구비하고 있다. 셀은 회로에 관한 여러가지 정보를 포함하고 있다. 경계 셀은, 다른 전원에 의해서 구동되는 회로 영역 사이의 경계영역에 삽입되는 셀이고, 예를 들면, 도 2 내지 5를 참조하여 설명한 회로 구성을 구비할 수 있다. 경계 셀은 게이트 레벨 설계를 위한 셀 라이브러리(752), 레이아웃 설계를 위한 셀 라이브러리(753), 혹은 레이아웃 설계 공정 후의 검증을 위한 셀 라이브러리(755)를 포함할 수 있다. 경계 회로를 경계 셀로서 미리 준비 해 두는 것에 의해서, 칩 설계를 보다 용이하게 하는 것이 가능하게 된다.

도 7을 참조하여, 우선, RTL(Register Transfer Level)회로 설계 처리(S701)에 의해, 사양(specification) 데이터로부터 RTL 기술(description)(721)이 생성된다. RTL 기술(721)은, Verilog나 VHDL 등의 HDL(Hardware Description Language)를 이용하여 행할 수 있다. 다음에, 설계 툴(601)은 논리 합성 처리(S702)를 실행한다. 이 처리는, 예를 들면, RTL 기술(721)을 입력으로서 게이트 레벨에 전개하여, 미리 기억된 셀 지연 라이브러리(751)의 셀 데이터를 참조함으로써, 셀에 맵핑 된다. 이것에 의해서, 게이트-레벨의 네트 리스트(722)가 생성된다. 네트 리스트는 회로에 관한 정보 및 회로 사이의 접속에 관한 정보 등을 포함하는 데이터이다.

다음에, 설계 툴(601)은 게이트 레벨 경계 셀 라이브러리(752)를 참조하여, 게이트 레벨 네트 리스트(722)에 경계 셀을 삽입한다. 설계 툴(601)은 게이트 레벨 네트 리스트(722)에 상이한 전원을 갖는 회로 영역을 특정하여, 회로 영역 사이의 신호 전송 경로상에, 설계에 따라서 적절한 경계 셀을 삽입한다. 경계 셀은, 예를 들면, 상기의 관통 전류 억제 회로 셀, 누설 전류 억제 회로 셀, 혹은 레벨 시프터 등에 삽입될 수 있다. 이에 의해, 경계 셀을 포함하는 게이트-레벨 네트 리스트(723)가 생성된다. 네트 리스트는 다른 전원계에 의해서 구동되는 복수의 회로 영역에 관한 정보 외에, 경계 회로에 관한 정보, 및 이들의 접속 정보를 포함한다. 게이트 레벨의 셀 라이브러리(751, 752)는 예를 들면, 셀의 기능, 지연, 입력/출력 핀에 관한 정보 등을 포함하고 있다.

이 후, 레이아웃 설계 처리와 검증 처리가 행하여진다. 각 페이즈에 있어서 셀 설계 라이브러리가 참조된다. 셀 설계 라이브러리는 종래의 셀 설계 라이브러리(754)외에, 경계 셀의 셀 설계 라이브러리(753)를 구비하고 있다. 셀 설계 라이브러리는 셀의 형상 및 치수, 핀 배치 등의 정보를 갖고 있다. 레이아웃 설계 처리는, 우선, 플로어 플랜(floor plan)처리(S704)에 의해서 칩 내에 회로가 들어가 도록 개략(rough)의 셀 배치를 행한다.

이 후에, 전원 배선 처리를 실행된다(S705). 전원 배선 처리가 완료되면, 접속 관계에 기초하여 셀의 배치 처리가 실행된다(S706). 배치 처리(S7O6) 후에, CTS(C1ock Tree Synthesis)전개 처리(S707)에 의해서 클럭 스큐(skew)등이 설계 범위에 들어가도록 클럭 네트워크가 설계된다. 배선 처리(S708)가 실행된다.

다음에, 체크/수리 처리가 실행된다(S709). 계속해서, LVS(Layout Versus Schematic) 검증용의 SpiceNet(724)가 작성된다(S710). 또한, GDS 포맷의 레이아웃 데이터(725)가 작성된다(S711). 생성된 SpiceNet(724)과 GDS 레이아웃 데이터(725)를 사용하여, 레이아웃과 회로도의 일치가 검증되는 LVS 검증이 수행된다(S712).

한편, RC 추출 처리(S713)에 의해서, 배선의 저항과 기생 용량의 정보를 포함하는 RC정보(726)가 생성된다. 이 RC 정보(726)와 검증용의 셀 지연 라이브러리에서, 지연 계산이 실행된다(S714). 검증용의 셀 지연 라이브러리는, 종래의 셀 지연 라이브러리(756)외에, 경계 셀의 셀 지연 라이브러리(755)가 포함된다. 셀 지연 라이브러리는 지연 계산에 필요한 정보를 포함하고 있다. 지연 계산 처리(S714)에 의해서 SDF(Standard Delay Format) 파일(727)이 생성되어, 타이밍 검증(S715)이 실행된다. 여기서 타이밍이 안 맞는 경우, 배치 배선의 페이즈로 되돌아간다.

상기 각 처리는, 툴내에서 자동적으로 행해지는 것, 혹은, 사용자 입력등의 인터페이스를 통하는 외부로부터의 입력에 따라서 상호작용적으로 행해지는 것이 가능하다. 예를 들면, 전원계가 다른 회로 영역의 검출과, 경계 셀의 삽입에 의한 회로 데이터의 생성을 설계 시스템이 입력 데이터에 따라서 자동적으로 실행할 수 있다. 대안적으로, 설계 시스템은 사용자로부터의 입력에 응답하여, 경계 셀을 삽 입한 회로 데이터인 네트 리스트를 생성할 수 있다. 경계 셀의 삽입은 설계 공정에서의 적절 페이즈에 있어서 실행하는 것이 가능하고, 논리 회로 네트 리스트(722)의 생성의 직후에 한정되는 것이 아니다.

본 실시예의 설계 시스템(600)은 하드웨어 논리를 이용하여 실현하거나 하드웨어에 필요한 프로그램을 인스톨하는 것에 의해, 소프트웨어를 이용하여 실현하는 것도 가능하다. 도 8은 프로그램 실행이 가능한 하드웨어 구성을 나타내고 있다. 도 8은, 중앙 처리 장치(CPU)(801)와 메모리(804)를 포함하고 있다. CPU와 메모리는, 버스를 개재하여 보조 기억 장치로서의 하드디스크 장치(813)에 접속된다. 가요성 디스크 장치(820), 하드디스크 장치(813), CD-ROM 드라이브(829)등의 기억 매체 구동 장치는, 가요성 디스크 컨트롤러(819), IDE 컨트롤러(825), SCSI 컨트롤러(827)등의 각종 컨트롤러를 개재하여 버스에 접속된다. 본 형태의 셀 라이브러리 또는 입출력 데이터는 기억 장치에 기억될 수 있다.

가요성 디스크 장치등의 휴대형 기억 매체는 가요성 디스크 장치와 같은 기억 매체 구동 장치에 설치된다. 기억 매체에는 오퍼레이팅 시스템과 공동하여 CPU(801)등에 명령을 내려, 본 실시예를 실시하기 위한 컴퓨터 프로그램을 기억할 수 있다. 컴퓨터 프로그램은, 메모리(804)에 로드됨으로써 실행된다. 컴퓨터 프로그램은 압축하여, 또는 복수로 분할하여 기억 매체에 기억될 수 있다.

하드웨어 구성은, 또한, 사용자 인터페이스 하드웨어를 더 포함할 수 있다. 사용자 인터페이스 하드웨어로서는, 예를 들면, 마우스(807), 또는 조이스틱등과 같은 입력을 하기 위한 포인팅 디바이스 또는 키보드(806)나 시각 데이터를 사용자 에게 제시하기 위한 디스플레이(811)가 있고, 병렬 포트(816)를 개재하여 프린터를 접속할 수도 있다. 직렬 포트를 개재하여 모뎀을 접속하는 것이 가능하고, 직렬 포트, 모뎀 또는 토큰링이나 통신 어댑터(818)를 개재하여 네트워크에 접속하여, 다른 컴퓨터 시스템과 통신을 행할 수 있다. 이들의 구성은 예시이고, 그 모든 구성이 본 실시의 형태에 필수인 것은 아니다.

전술한 바와 같이, 본 발명의 실시예는 다양하게 변형될 수 있다. 이러한 변형은 본 발명의 사상 및 범주로부터 벗어나는 것은 아니고, 당업자에게 명백한 이러한 모든 변형은 다음의 특허청구범위에 포함되도록 의도된다.

본 발명에 따르면, 반도체 회로 장치의 효율적인 설계 기술이 제공 된다.

Claims

반도체 회로 장치의 설계 방법에 있어서,

제1 전원계(power system)로부터의 전압으로 구동되는 제1 회로에 관한 정보를 포함하는 제1 회로 데이터를 생성하는 단계;

상기 제1 전원계와 다른 제2 전원계로부터의 전압으로 구동되는 제2 회로에 관한 정보를 포함하는 제2 회로 데이터를 생성하는 단계;

기억 매체에 미리 기억되고, 경계(boundary) 회로에 관한 정보를 포함하는 셀(cell) 데이터를 취득하는 단계; 및

상기 경계 회로가 상기 제1 회로와 상기 제2 회로 사이의 전송 경로상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 단계를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로와 상기 제2 회로의 한쪽이 오프(off) 상태에 있고, 상기 제1 회로와 상기 제2 회로의 다른 쪽이 온(on) 상태에 있는 경우, 상기 제1 회로와 상기 제2 회로 사이의 관통(shoot-through) 전류를 억제하는 회로를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로와 상기 제2 회로의 한쪽이 오프 상태에 있고, 상기 제1 회로와 상기 제2 회로의 다른 쪽이 온 상태에 있는 경우, 상기 제1 회로와 상기 제2 회로 사이의 부정(indeterminate) 전류에 의한 회로 오동작을 방지하는 회로를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로와 제2 회로의 한쪽이 오프 상태에 있고, 상기 제1 회로와 상기 제2 회로의 다른 쪽이 온 상태에 있는 경우, 상기 제1 회로와 상기 제2 회로 사이의 누설 전류를 억제하는 회로를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로와 상기 제2의 회로 사이의 레벨 변환을 위한 회로를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로 및/또는 상기 제2 회로 내의 트랜지스터를 ESD(Electro static Discharge)로부터 보호하는 보호 회로를 포함하는 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 제1 회로 데이터, 상기 제2 회로 데이터, 및 상기 셀 데이터는 논리 회로 설계용 데이터인 반도체 회로 장치의 설계 방법.
제1항에 있어서,

상기 제1 회로 데이터, 상기 제2 회로 데이터, 및 상기 셀 데이터는 레이아웃(layout) 설계용 데이터인 반도체 회로 장치의 설계 방법.
제1항에 따른 반도체 회로 장치의 설계 방법에 의해서 설계된 반도체 회로 장치.
반도체 회로 장치를 설계하는 방법에 있어서,

제1 전원계로부터의 전압으로 구동되는 제1 회로를 설계하는 단계;

상기 제1 전원계와 다른 제2 전원계로부터의 전압으로 구동되는 제2 회로를 설계하는 단계; 및

상기 제1 회로와 상기 제2 회로 사이의 신호 전송용 배선상에 미리 준비된 셀을 접속하는 단계를 포함하는 반도체 회로 장치의 설계 방법.
제10항에 따른 반도체 회로 장치를 설계하는 방법에 의해 설계된 반도체 회로 장치.
삭제
반도체 회로 장치용 설계 시스템에 있어서,

제1 전원계에서의 전압으로 구동되는 제1 회로에 관한 정보를 포함하는 제1 회로 데이터를 생성하는 유닛;

상기 제1 전원계와 다른 제2 전원계에서의 전압으로 구동되는 제2 회로에 관한 정보를 포함하는 제2 회로 데이터를 생성하는 유닛;

경계 회로의 정보를 포함하는 셀 데이터를 기억 매체로부터 취득하는 유닛; 및

상기 경계 회로가 상기 제1 회로와 제2 회로 사이의 전송 경로상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 유닛

을 포함하는 반도체 회로 장치용 설계 시스템.
제1항에 있어서,

상기 경계 회로는, 상기 제1 회로와 상기 제2 회로 사이 경계의 관통 전류를 억제하는 억제 회로를 포함하고, 상기 억제 회로는 상기 제1 회로 및 상기 제2 회로의 한쪽이 오프 상태일 때, 상기 제1 회로와 상기 제2 회로 사이 경계의 관통 전류를 억제하기 위해서 온 상태에 있는 상기 제1 회로 및 상기 제2 회로의 다른 한쪽으로부터 제1 상태의 인에이블 신호를 수신하고, 상기 제1 회로와 상기 제2 회로 각각이 온 상태일 때 상기 제1 회로와 상기 제2 회로 사이의 신호 전송을 가능하게 하기 위해 제2 상태의 인에이블 신호를 수신하는 논리 회로를 포함하는 반도체 회로 장치의 설계 방법.
반도체 회로 장치의 설계 방법으로서,

제1 전원계로부터의 전압으로 구동되는 제1 회로에 관한 정보를 포함하는 제1 회로 데이터를 생성하는 단계;

상기 제1 전원계와 다른 제2 전원계로부터의 전압으로 구동되는 제2 회로에 관한 정보를 포함하는 제2 회로 데이터를 생성하는 단계;

기억 매체에 미리 기억되고, 경계 회로에 관한 정보를 포함하는 셀 데이터를 취득하는 단계; 및

상기 경계 회로가 상기 제1 회로와 상기 제2 회로 사이의 전송 경로 상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 단계

를 포함하고,

상기 경계 회로는, 상기 제1 회로의 전원이 오프 상태이고, 상기 제2 회로의 전원이 온 상태일 때 상기 제1 회로와 상기 제2 회로 사이의 부정(indeterminate) 신호에 의한 회로 오동작을 방지하는 회로를 포함하는 반도체 회로 장치의 설계 방법.
반도체 회로 장치의 설계 방법으로서,

제1 전원계로부터의 전압으로 구동되는 제1 회로에 관한 정보를 포함하는 제1 회로 데이터를 생성하는 단계;

상기 제1 전원계와 다른 제2 전원계로부터의 전압으로 구동되는 제2 회로에 관한 정보를 포함하는 제2 회로 데이터를 생성하는 단계;

기억 매체에 미리 기억되고, 경계 회로에 관한 정보를 포함하는 셀 데이터를 취득하는 단계; 및

상기 경계 회로가 상기 제1 회로와 상기 제2 회로 사이의 전송 경로 상에 접속되어 있는 것을 나타내는 경계 회로 접속 정보를 생성하는 단계

를 포함하고,

상기 경계 회로는, 상기 제1 회로와 상기 제2 회로 사이 경계의 누설 전류를 억제하는 억제 회로를 포함하고, 상기 억제 회로는 상기 제1 회로 및 상기 제2 회로의 한쪽이 오프 상태일 때, 상기 제1 회로와 상기 제2 회로 사이의 누설 전류를 억제하기 위해서 온 상태에 있는 상기 제1 회로 및 상기 제2 회로의 다른 한쪽으로부터 제1 상태의 인에이블 신호를 수신하고, 상기 제1 회로와 상기 제2 회로 각각이 온 상태일 때 상기 제1 회로와 상기 제2 회로 사이의 신호 전송을 가능하게 하기 위해 제2 상태의 인에이블 신호를 수신하는 논리 회로를 포함하는 반도체 회로 장치의 설계 방법.