JP2006184938A - 物理情報抽出反映方法、これを用いた物理情報付階層回路情報および、回路設計方法 - Google Patents

Abstract

【課題】 レイアウト情報から抽出した物理情報を、階層構造を保持しながら、階層回路情報に反映し、物理情報付階層回路情報を生成することにより、精度を保持しつつ階層構造の回路情報に反映させ、回路シミュレーションの高速化、データ量削減を実現する。
【解決手段】 本発明は、レイアウト情報から寄生素子、寄生カップリング素子、デバイスの形状パラメータ、デバイスの性能、特性、など各素子、セルなどの単位ユニットにおける物理的状態についての情報すなわち物理情報を抽出する物理情報抽出工程と、階層構造を保持しながら、前記物理情報を階層で構成された回路情報に反映させ、階層回路情報を得る物理情報反映工程とを含む。
【選択図】図１

Description

本発明は、半導体集積回路の物理情報反映方法、これを用いた物理情報付階層回路情報および、回路設計方法に関する。

大規模半導体集積回路（ＬＳＩ）は、電気機器に欠かせないキーデバイスである。ＬＳＩは、実装可能な最小トランジスタ寸法を微細化することによって、ＬＳＩに実装できる回路数を増やし、高機能化を実現してきた。

このような多数の回路素子や機能モジュールを搭載したＬＳＩの設計手法として、階層設計手法を用いることが一般的となっている。階層設計手法とは、まず小規模な機能モジュールごとに個々に回路設計およびレイアウト設計をおこなう。つぎに小規模機能モジュールの組み合わせで実現される機能モジュールの回路設計およびレイアウト設計をおこなう。このようにボトムアップ的に機能モジュールを組み上げることによってより大規模な機能モジュールを設計していく手法である。

図３８は、階層設計手法によって設計された回路情報およびレイアウト情報の構造図であり、ａ１、ａ２、ａ３、ｂ１、ｂ２、ｄ１などの機能モジュール（セル）で構造を表現している。本明細書では、ＭＯＳＦＥＴ、ＢＪＴ、抵抗、容量、インダクタなどに代表される単一素子や、インバータ、ＮＡＮＤなどに代表される機能素子や、ＰＬＬ、加算器などに代表される機能ブロックなど、機能を持ったモジュールをセルと表現することとする。
具体的には、ｄ１というセルは、ｂ１というセルがふたつと、ｂ２というセルがひとつで構成されている。さらに、ｂ１というセルは、ａ１というセルがひとつとａ２というセルがひとつで構成されている。また、Ｌｅｖｅｌで階層を示しており、Ｌｅｖｅｌ1とは最上層、Ｌｅｖｅｌ２は最上層より１層下の層を順に示している。

図３９は、階層設計手法によって設計された回路情報およびレイアウト情報の構造図であり、ｘ１、ｘ２、ｘ３などのインスタンス（０２０１至０２２０）で構造を表現している。インスタンスとは、セルが上の階層で使用された状態である。具体的には、ｄ１（０１０１、０１１１）は、インスタンスｘ１、ｘ２、ｘ３（０２０２至０２０４、０２１２至０２１４）で構成される。ｘ１（０２０２、０２１２）、ｘ２（０２０３、０２１３）はともにｂ１（０１０２、０１１２、０１０３、０１１３）セルを参照している。ｘ３（０２０４、０２１４）はセルｂ２（０１０４、０１１４）を参照している。ｘ１（０２０２、０２１２）とｘ２（０２０３、０２１３）は同じ機能であり、同じセルを参照することで、実質的なデータ量が１／２で実現される。このように階層設計は、同一機能のものをセルとして扱い、そのセルを参照する構造にとることによって効率的なデータ構造となる。

つぎに階層設計手法を説明する。まず、図４０のようにセルａ１の回路を設計する。ａ１の回路設計により、ＭＯＳＦＥＴトランジスタのモデルｔｐ、ゲート端子ｇ、ドレイン端子ｄ、ソース端子ｓ、トランジスタ長ｌ、トランジスタ幅ｗが設計された。つぎに図４１のセルａ１のレイアウトを設計する。図４１（ａ）は回路情報、（ｂ）はそれぞれ（ａ）の回路情報に対応するレイアウト情報である。回路設計で設計されたモデルｔｐ、トランジスタ長ｌ、トランジスタ幅ｗが製造されるようコンタクトホール、コンタクト拡散領域、ゲート領域、ソース・ドレイン拡散領域、ソース・ドレインコンタクト、活性領域（素子分離領域で囲まれた領域）などの物理レイヤ０７０１〜０７０６を施設しトランジスタを構成する。つぎにトランジスタの端子に相当する位置にラベルｇ、ｄ、ｓを付加する。こうしてセルａ１のレイアウトが設計され、同様にして、セルａ２、セルａ３個々に回路設計およびレイアウト設計がなされていく。本明細書では最小レベル（最下位階層）のセルａ１、ａ２、ａ３をＬｅｖｅｌ３と呼ぶ。

つぎに図４２のようにセルｂ１を設計する。ｂ１はインバータ素子でありセルａ１とセルａ２で構成可能である。回路設計ではａ１を参照するインスタンスｘ１とａ２を参照するインスタンスｘ２の配置、おのおのの接続、端子ａ、ｙ、ｖｄｄ、ｖｓｓをつけ、ｂ１の回路が設計された。つぎにレイアウト設計でも同様にして、ａ１を参照するインスタンスｘ１とａ２を参照するインスタンスｘ２の配置、おのおのの接続、端子ａ、ｙ、ｖｄｄ、ｖｓｓをつけ、ｂ１のレイアウトが設計される。本明細書ではセルｂ１、セルｂ２など２階層目をＬｅｖｅｌ２と呼ぶ。図４２（ａ）および（ｂ）はこのＬｅｖｅｌ２を示す回路情報およびレイアウト情報図である。尚、図４３はｂ１をフラットにみた場合である。図４４（ａ）および（ｂ）はセルｂ２の回路情報およびレイアウト情報である。設計方法はセルｂ１と同様である。

つぎに図４５のようにセルｄ１を設計する。設計方法はａ１、ｂ１などと同様のため説明を省略する。図４５（ａ）および（ｂ）はそれぞれセルｄ１の回路情報、レイアウト情報である。このようにして階層設計手法によってセルｄ１が設計された。このようにして階層設計されたｄ１は図３８、図３９のように回路情報、レイアウト情報が階層構造で構成されている。本明細書では、この階層構造をＬｅｖｅｌ１、Ｌｅｖｅｌ２、Ｌｅｖｅｌ３というように順次階層に分け、最大レベル（最上位階層）のセルｄ１をＬｅｖｅｌ１と呼ぶ。

図４６は、回路シミュレーションの動作図である。プリレイアウトシミュレーションとも呼ばれる。階層回路情報０３０１が入力され、ネットリスト抽出処理０３０２により、階層ネットリスト０３０３が抽出される。ネットリストとは素子と素子の接続の情報で構成されたテキスト形式の情報であり、階層ネットリストはセルとインスタンスによって構成されたものである（図３８、図３９参照）。この階層ネットリストを入力として物理情報なし回路シミュレーション０３０４を実施する。特許文献１では、階層ネットリストの特徴を活かした高速なシミュレーション手法が提案されている。このように階層ネットリストを入力とした物理情報なしシミュレーションでは理想状態での動作検証を高速におこなうことができるが、一方で、レイアウト中に存在する寄生成分や形状変動などのいわゆる物理情報が考慮されない為、精度が低い。

図４７は、高精度の回路シミュレーションの動作図である。ポストレイアウトシミュレーションとも呼ばれる。レイアウト情報０５０１が入力され、物理情報抽出工程０５０２を経て、物理情報０５０３を得る。物理情報抽出工程は、寄生素子抽出（ＬＰＥ：Layout Parameter Extraction）、デザインルールチェック（ＤＲＣ：Design Rule Check）、光学シミュレーション（ＯＲＣ:Optical Rule Check）などの様々な手法が知られており、抽出する物理情報もまた様々な種類がある。特許文献２では、レイアウトパターンをチェックし、ラッチアップの懸念がある箇所をラッチアップ素子として表現したネットリストを生成し、回路検証をおこなうことで、製造工程前のシミュレーション段階でラッチアップを抑える手法が提案されている。このように抽出したい物理情報に応じて手法は使い分ければよい。しかし、いずれの手法とも、物理情報を抽出する為には図４８のようにレイアウトをフラット化（展開ともいう）しなければならない。周辺レイアウトの状況により物理情報が変動、決定するからである。つぎにネットリスト抽出処理０５０４により、物理情報付ネットリスト０５０５が抽出される。この物理情報付ネットリストはフラットな構造となっている。この物理情報付ネットリストを入力として物理情報付シミュレーション０５０６が実施される。物理情報付シミュレーションではレイアウト中に存在する寄生成分や形状変動などのいわゆる物理情報が考慮された高精度の回路検証をおこなうことができる一方、フラットな処理であることから回路シミュレーション時間が増大するという課題がある。

このように、物理情報なしシミュレーションでは、理想状態での動作検証を高速におこなうことができる一方、レイアウト中に存在する寄生成分や形状変動などのいわゆる物理情報が考慮されない精度面での課題があり、物理情報付シミュレーションでは、レイアウト中に存在する寄生成分や形状変動などのいわゆる物理情報が考慮された高精度の回路検証を行うことができる一方、フラットな処理であることから回路シミュレーション時間が増大するという課題がある。特許文献３では、回路情報に物理情報をフィードバックする手法が提案されているが、部分回路がフラットになるため、フィードバックする部分回路が大きい場合は、処理時間の増大は避けられない。

ＵＳ６５７７９９２Ｂ１ 特願平８―２８３７６５号公報 特願平８−３００４３１号公報

本発明は、前記実情に鑑みてなされたもので、レイアウト情報から抽出した物理情報を、階層構造を保持しながら、階層回路情報に反映し、物理情報付階層回路情報を生成することにより、精度を保持しつつ階層構造の回路情報に反映させ、回路シミュレーションの高速化、データ量削減を実現することを目的とする。

そこで本発明は、レイアウト情報から物理情報を抽出する物理情報抽出工程と、階層構造を保持しながら、前記物理情報を階層で構成された回路情報に反映させ、階層回路情報を得る物理情報反映工程とを有することを特徴とする。
本発明において物理情報とは、寄生素子、寄生カップリング素子、デバイス素子、セルなどの素子情報および、各素子の形状、性能、特性、物理的状態などの情報を指すものとする。

また、本発明は、前記レイアウト情報が階層で構成された階層レイアウト情報であり、前記物理情報抽出工程が、階層で構成されたレイアウト情報の一部または全体に対し、下位の階層を展開して物理情報を抽出する工程を含む。

また、本発明は、レイアウト情報が、階層で構成された回路情報に対応するレイアウト部分が、階層で構成されていないものを含む。
この構成によれば、階層で構成された回路情報に対して、階層構造を維持しつつ、対応するレイアウトの物理情報を反映させることができるので、反映される物理情報のデータ量をより少なくすることができ、物理情報を反映したシミュレーションの時間を短縮させることができる。

また、本発明は、物理情報抽出工程が、所属する階層の情報と、階層毎の成分とを持つ物理情報を抽出するものを含む。

また、本発明は、物理情報抽出工程は、所属する階層の情報と、階層間の接続情報と、階層毎の成分とを持つ物理情報を抽出するものを含む。

また、本発明は、レイアウト情報が、当該半導体製造プロセスとは異なる、別半導体製造プロセスによる別半導体製造プロセスレイアウト情報であって、前記物理情報抽出工程は、別半導体製造プロセスレイアウト情報から物理情報を抽出し、半導体製造プロセスによって変動しない物理情報は補正をおこなわず、半導体製造プロセスによって変動する物理情報は当該半導体製造プロセスと別半導体製造プロセスとの差分情報を用いて当該半導体製造プロセスに適するよう物理情報を補正する後処理工程を併せ持つことを特徴とする。
この構成によれば、別半導体製造プロセスにて設計済のレイアウト情報があった場合、差分情報を用いて、既に抽出した物理情報を再利用し補正を行なうので、抽出にかかる時間を短縮することが可能であり、また、対象半導体製造プロセスのレイアウトがない場合でも物理情報付階層回路情報を得ることができる。

また、本発明は、レイアウト情報が、当該半導体製造プロセスとは異なる、別半導体製造プロセスによる別半導体製造プロセスレイアウト情報であって、前記物理情報抽出工程は、当該半導体製造プロセスと別半導体製造プロセスとの差分情報を用いて当該半導体製造プロセスに適するよう、別半導体製造プロセスレイアウト情報をプロセスマイグレーションにより当該半導体製造プロセスのレイアウト情報に補正する前処理工程を併せ持つものを含む。
この構成により、プロセスマイグレーションにより、よりレイアウトの品質向上あるいは面積の削減が可能となり、さらにプロセスマイグレーションにより変更されたレイアウトの差分情報を用いて、既に抽出した物理情報を再利用し補正を行なうため、対象半導体製造プロセスのレイアウトがない場合でも、対象プロセスのレイアウト情報と共に、物理情報付階層回路情報を得ることができる。つまり、設計工数や設計期間を短縮することができる。

また、本発明は、レイアウト情報が、当該レイアウト情報とは異なる、別レイアウト情報であって、前記物理情報抽出工程は、別レイアウト情報から物理情報を抽出し、当該レイアウト情報から抽出された場合と同じ物理情報は補正をおこなわず、当該レイアウト情報から抽出された場合とは異なる物理情報は当該レイアウト情報と別レイアウト情報との差分情報を用いて当該レイアウト情報に適するよう物理情報を補正する後処理工程を併せ持つものを含む。
この構成により、物理情報を抽出済みのレイアウトに対し、レイアウト修正を行なった場合、修正に対応するレイアウトの差分情報を用いて、既に抽出した物理情報を再利用し補正を行なうので、物理情報の抽出にかかる処理時間を削減することが可能であり、また、対象のレイアウトがない場合でも物理情報付階層回路情報を得ることができる。

また、本発明は、レイアウト情報が、当該レイアウト情報とは異なる、別レイアウト情報であって、前記物理情報抽出工程は、当該レイアウト情報と別レイアウト情報との差分情報を用いて当該レイアウト情報に適するよう、別レイアウト情報を補正する前処理工程を併せ持つものを含む。
この構成により、物理情報を抽出済みのレイアウトに対し、レイアウト修正を行なう場合等、修正に対応するレイアウトの差分情報を用いて、既に抽出した物理情報を再利用し補正を行なうので、対象とするレイアウトがない場合でも、対象レイアウトの物理情報付階層回路情報を得ることができる。これにより、設計工数や設計期間を短縮することができる。

また、本発明は、物理情報反映工程が、回路情報に含まれる素子に物理情報を反映するものを含む。

また、本発明は、物理情報反映工程が、回路情報に素子を追加するものを含む。

また、本発明は、物理情報反映工程が、前記物理情報を、代数を用いて、前記階層構造を持つ回路情報へ反映させる物理情報代数反映工程であるものを含む。
この構成によれば、共通の物理情報に対し代数を用いることで、抽出にかかる時間の削減と、抽出された物理情報のデータ量を削減することができる。

また、本発明は、物理情報代数反映工程が、前記物理情報を、代数を用いて、異なる階層の回路情報へ反映させるものを含む。

また、本発明は、物理情報反映工程が、前記物理情報を、ネットリスト生成情報に反映することによって、前記階層構造を持つ回路情報へ反映させる物理情報ネットリスト生成情報反映工程であるものを含む。

また、本発明は、物理情報反映工程が、前記物理情報を、セルを生成し反映することによって、前記階層構造を持つ回路情報へ反映させる物理情報セル生成反映工程であるものを含む。
この構成により、セル生成により異なるレイアウト部分に対応した物理情報を反映させることができるので、抽出にかかる時間の削減することができる。

また、本発明は、物理情報反映工程が、前記、回路シミュレーションの処理時間を最適化する制御情報により最適な物理情報反映工程を手動選択するか、最適な物理情報反映工程が自動選択されるものを含む。
この構成により、物理情報の反映に基づく回路シミュレーションの処理時間を短縮することができる。

また、本発明は、物理情報反映工程が、前記データ量を最適化する制御情報により最適な物理情報反映工程を手動選択するか、最適な物理情報反映工程が自動選択されるものを含む。
この構成により、物理情報の反映に基づく回路シミュレーションの処理時間を短縮することができる。

また、本発明は、物理情報反映工程が、一つの階層の回路情報に対応する少なくとも二つ以上のレイアウト情報を、前記一つの階層の回路情報に反映するものを含む。
この構成により、抽出反映された物理情報のデータ量を削減することができる。

また、本発明は、物理情報反映工程が、一つの階層の回路情報に対応する少なくとも二つ以上のレイアウト情報から共通レイアウト部分に対して抽出された物理情報と、共通以外のレイアウトに対して抽出された物理情報とを前記一つの階層の回路情報に反映するものを含む。
この構成により、抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、物理情報反映工程が、集約を制御する制御情報として閾値を設定し、物理情報の差が前記閾値以内または未満であれば同一の物理情報とする閾値による集約をおこない、前記同一の物理情報を階層構造を持つ回路情報へ反映させる工程であるものを含む。
この構成により、閾値に応じて精度をなるべく低下させずに抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、同一の物理情報が、平均値または最大値または最小値で集約されるものを含む。

また、本発明は、前記閾値が、比率であるものを含む。

また、本発明は、前記閾値が、数値であるものを含む。

また、本発明は、前記閾値が、前記回路情報または前記物理情報に対して一律に設定されるものを含む。

また、本発明は、前記閾値が、前記回路情報または前記物理情報または前記回路情報と前記物理情報の組み合わせごとに個別に設定するものを含む。
この構成により、対象回路について精度の要求等に応じて、抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、前記閾値が、あらかじめ設定された評価式に基づいて、前記回路情報もしくは前記物理情報もしくは前記回路情報と前記物理情報の組み合わせごとに設定されるものを含む。

また、本発明は、前記閾値が、階層ごとに設定され、上位階層または下位階層でどちらが優先されるかを個別または一律に設定するものを含む。
この構成により、階層に応じて精度をなるべく低下させずに抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、前記閾値による集約が、回路シミュレーションの処理時間を最適化するのに最適な閾値を手動選択するか、最適な閾値が自動選択されるものを含む。
この構成により、抽出反映された物理情報に基づく回路シミュレーション時間を削減することができる。

また、本発明は、前記閾値による集約が、データ量を最適化するのに最適な閾値を手動選択するか、最適な閾値が自動選択されるものを含む。

また、本発明は、前記閾値による集約が、回路シミュレーションの精度を最適化するのに最適な閾値を手動選択するか、最適な閾値が自動選択されるものを含む。
この構成により、抽出反映された物理情報に基づく回路シミュレーションの精度を最大限に保つことができる。

また、本発明は、物理情報反映工程が、前記物理情報を前記階層構造を持つ回路情報へ反映させたあとの反映後回路情報を、反映前回路情報と別名で保存するものを含む。
この構成により、回路検証、レイアウト設計に用いる回路情報と、物理情報を反映した回路情報の両方を保存し、かつ対応を明確にすることができる。

また、本発明は、物理情報反映工程が、前記物理情報を前記階層構造を持つ回路情報へ反映させたあとの反映後回路情報を、反映前回路情報と別名で保存するとともに、設定情報、閾値情報と関連させて保存されるものを含む。

また、本発明は、前記反映後回路情報が回路検証に用いる情報、前記反映前回路情報がレイアウトに用いる情報とするものを含む。

また、本発明は、物理情報反映工程が、前記、階層毎の成分とを持つ物理情報を、前記階層構造を持つ回路情報へ反映する、階層毎物理情報反映工程であるものを含む。
この構成により、階層毎に物理情報を持つため、抽出反映された物理情報のデータ量を削減することができる。

また、本発明は、階層毎物理情報反映工程が、階層数を制御する制御情報を用いるものを含む。
この構成により、必要な回路シミュレーション精度を考慮し、かつ、抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、階層数を制御する制御情報が、セルごとに設定できるようにしたものを含む。

また、本発明は、階層数を制御する制御情報が、インスタンスごとに設定できるようにしたものを含む。

また、本発明は、階層数を制御する制御情報が、ネットごとに設定できるものを含む。

また、本発明は、階層数を制御する制御情報が、前記物理情報ごとに設定できるものを含む。

また、本発明は、階層数を制御する制御情報が、評価式に基づいて設定されるものを含む。

また、本発明は、階層毎物理情報反映工程が、他の階層との階層間の接続数を制御する制御情報をもちいるものを含む。
この構成により、階層間の接続数の制御により対象回路について精度の要求等に応じて、抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、他の階層との階層間の接続数を制御する制御情報は、物理情報の所属する階層と他の階層との接続数によって個々に設定されるものを含む。
この構成により、階層間の接続数の制御により個々の対象回路について精度の要求等に応じて、抽出反映された共通部分の物理情報のデータ量を削減することができる。

また、本発明は、他の階層との階層間の接続数を制御する制御情報が、セルごとに設定されるものを含む。

また、本発明は、他の階層との階層間の接続数を制御する制御情報が、インスタンスごとに設定されるものを含む。

また、本発明は、他の階層との階層間の接続数を制御する制御情報が、ネットごとに設定されるものを含む。

また、本発明は、他の階層との階層間の接続数を制御する制御情報が、前記物理情報ごとに設定されるものを含む。

また、本発明は、他の階層との階層間の接続数を制御する制御情報が、評価式に基づいて設定されるものを含む。

また、本発明は、物理情報反映工程が、前記物理情報に従って、他の物理情報を変更して前記回路情報に反映させる物理情報変更工程を含む。
この構成により、反映させる物理情報を削減できるので、抽出反映にかかる処理時間を削減することができる。

また、本発明は、本発明に係る物理情報抽出反映方法において、前記集約を制御する制御情報、前記階層数を制御する制御情報、他の階層との階層間の接続数を制御する制御情報を用いて、物理情報付回路情報の最適化をおこなうことを特徴とする。
この構成により、物理情報を抽出反映された回路情報を、データ量、回路シミュレーション時間、精度等の観点から最適化することができる。

また、本発明は、物理情報が、寄生素子であるものを含む。

また、本発明は、物理情報が、寄生カップリング容量素子であるものを含む。

また、本発明は、物理情報が、デバイスの形状パラメータであるものを含む。

また、本発明は、物理情報が、デバイスのモデルであるものを含む。

また、本発明は、物理情報が、物性パラメータであるものを含む。

また、本発明は、回路情報は、回路図であるものを含む。

また、本発明は、回路情報が、ネットリストであるものを含む。

また、本発明では、代数により物理情報が階層の回路情報に付加されている物理情報付階層回路データを提供する。

また、本発明では、代数により物理情報が異なる階層の回路情報に付加されているものを含む。
この構成により、物理情報付階層回路データのデータ量を削減することができる。

また、本発明では、ネットリスト生成情報により物理情報が階層の回路情報に付加されているものを含む。
この構成により、物理情報付階層回路データのデータ量を削減することができる。

また、本発明では、レイアウトデータが参照しているセルとは異なるセルを参照しており、レイアウト情報と等しい物理情報をもつものを含む。
この構成により、比較的容易に物理情報付階層回路データを作成することができる。

本発明により、レイアウト上に存在する各種物理情報を、その精度を保持しつつ階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化、データ量削減を実現することができた。

以下、本発明の実施の形態を図面を参照しつつ詳細に説明する。なお、本実施の形態において説明される構成要件のうち、従来の技術において説明した構成要件と同じ構成要件には同一の参照符号を付し、説明を省略している。

（実施の形態１）
本発明の実施の形態１に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１は本発明に係る全体動作図である。まず、レイアウト情報０１４０１が物理情報抽出工程０１４０２に入力され、物理情報０１４０３が得られる。物理情報抽出工程０１４０２で用いられる手法は、抽出したい物理情報０１４０３に応じて適切なものであればよい。具体的には、得たい物理情報が寄生素子であるならば、寄生素子抽出（ＬＰＥ）手法を用いればよい。また、得たい物理情報がプラズマチャージングダメージの影響を考慮したデバイス特性であれば、例えば、デザインルールチェック（ＤＲＣ）手法を用いてデバイスのゲート部より上のメタル面積から、いわゆるアンテナ比を算出して、ダメージ量を算出し、デバイス特性に応じたデバイスモデルを得ることができる。物理情報０１４０３には、レイアウト中に寄生的に存在する寄生抵抗、寄生容量などの寄生素子、寄生カップリング容量素子、トランジスタ幅やトランジスタ拡散部分の面積などのデバイスの形状パラメータ、デバイスの特性をあらわすデバイスモデル、分離層の誘電率や層間膜厚など半導体製造プロセスに起因する物性パラメータなどがある。物理情報抽出工程０１４０２に用いる手法には、寄生素子抽出（ＬＰＥ）、デザインルールチェック（ＤＲＣ）、光学シミュレーション（ＯＲＣ）などの手法がある。

本発明における物理情報抽出工程０１４０２は、階層で構成されたレイアウト情報の一部または全体に対し、下位の階層を展開して物理情報を抽出するとともに、抽出された物理情報が、所属する階層の情報および階層毎の成分を持つようにし、これを階層回路情報に反映できるようにしたことをその特徴としている。

図２を用いて、物理情報抽出工程によりトランジスタのマルチプライヤ（分割数）ｍという物理情報を抽出する例を説明する。尚、本実施例ではＬｅｖｅｌ２のセル（ｂ１、ｂ２）には高さの制約が設けられていると仮定する。トランジスタのマルチプライヤという物理情報はトランジスタすなわちＬｅｖｅｌ３のセル（ａ１、ａ２、ａ３）についてのデバイス形状パラメータであることから、Ｌｅｖｅｌ３の情報であることは自明である。つぎにトランジスタのマルチプライヤｍが決定されるＬｅｖｅｌについて考える。本実施例ではＬｅｖｅｌ２でセルの高さ制約があり、トランジスタ幅ｗ、トランジスタ長ｌは、Ｌｅｖｅｌ３でセルに与えられているので、トランジスタ幅ｗを減ずることなく、かつ高さの制約を満たす為には、トランジスタを分割してＬｅｖｅｌ２で使用されることになる。図２のセルｂ２がその例である。逆にＬｅｖｅｌ２でセル高さが固定されれば、トランジスタのマルチプライヤが、Ｌｅｖｅｌ１以上の階層で値が変動することはない。したがって、トランジスタのマルチプライヤｍが決定されるＬｅｖｅｌはＬｅｖｅｌ２である。このようにして所属する階層の情報および階層毎の成分を持つ物理情報０１２０１が抽出される。

このようにして抽出された物理情報０１４０３と、階層構造をもつ回路情報である階層回路情報０１４０４を入力として物理情報反映工程０１４０５によって物理情報が階層回路情報に反映され、物理情報付階層回路情報０１４０６が得られる。

このようにして、レイアウト上に存在する各種物理情報を、所属する階層の情報および階層毎の成分ごとに抽出し、階層構造の回路情報に反映させることができ、この物理情報付階層回路情報０１４０６を用いることにより、物理情報を反映した回路シミュレーションの高速化、データ量削減を実現することができる。

（実施の形態２）
上記実施の形態１ではマルチプライヤｍを物理情報として用いたが、本実施の形態では、実施の形態１の変形例として、物理情報としてドレイン拡散面積ａｄ、ドレイン拡散周辺長ｐｄを用いた例について説明する。まず、図３を用いて、物理情報抽出工程によりトランジスタのドレイン拡散面積ａｄ、ドレイン拡散周辺長ｐｄという物理情報を抽出する例を説明する。尚、本実施の形態では、トランジスタの拡散領域は、隣接するトランジスタ分離層の領域に従って拡散領域が変動するような半導体製造プロセスが用いられていると仮定する。トランジスタのドレイン拡散面積ａｄ、ドレイン拡散周辺長ｐｄという物理情報はトランジスタすなわちＬｅｖｅｌ３のセル（ａ１、ａ２、ａ３）についてのデバイス形状パラメータであることから、Ｌｅｖｅｌ３の情報であることは自明である。

つぎにトランジスタのドレイン拡散面積ａｄ、ドレイン拡散周辺長ｐｄが決定されるＬｅｖｅｌについて考える。本実施の形態では、隣接するトランジスタ分離層の領域に従って拡散領域が変動するため、隣接するトランジスタが配置された後に確定される。図３でセルｄ１内のインスタンスｘ２の下位階層ｘ１のトランジスタは隣接トランジスタが配置されているため、拡散領域が確定する。例えば、当該半導体製造プロセスでは、トランジスタ分離幅０１３０１に応じて拡散領域が０１３０２だけ減じるとする。このようにして所属する階層の情報および階層毎の成分を持つ物理情報０１３０３が抽出される。

以上のように、所属する階層の情報および階層毎の成分を持つ物理情報を抽出するのに必要なレイアウト情報の一部または全体に対し、下位の階層を展開して物理情報を抽出していく。尚、階層で構成された回路情報に対応するレイアウト部分が階層で構成されていない場合であっても、物理情報を反映させる階層の回路情報の対応が明らかであれば、同様に物理情報を抽出すればよい。

（実施の形態３）
次に本発明の実施の形態３として、対象とする半導体製造プロセスとは異なる別半導体製造プロセスのレイアウトより抽出された物理情報から、両半導体製造プロセスの差分情報を用いることにより、対象とする半導体製造プロセスの物理情報を生成する方法について説明する。
図４は、対象とする半導体製造プロセスとは異なる別半導体製造プロセスのレイアウトより抽出された物理情報から、両半導体製造プロセスの差分情報を用いることにより、対象とする半導体製造プロセスの物理情報を生成する、本発明に係る方法の全体動作図である。
対象とするレイアウト情報と異なる半導体プロセスのレイアウト情報０１５０１が既に存在しているとする。

まず初めに、物理情報抽出工程０１５０２において、別半導体製造プロセスレイアウト情報０１５０１から、物理情報０１５０３の抽出を行なう。このとき、既設計時に抽出された別半導体製造プロセス物理情報０１５０３が既に存在する場合、新たに抽出を実行する必要はない。

次に、補正処理機能付物理情報反映工程０１５０５において、別半導体プロセスと、対象とするプロセスとの変更情報に基づいて、抽出された物理情報０１５０３の値に補正を行ない、階層回路情報０１５０４に補正結果の反映を行なうことにより、物理情報付階層回路情報０１５０６を生成する。

したがって本発明によれば、物理情報の抽出にかかる処理時間を削減することが可能であり、また、対象プロセスのレイアウトがない場合でも物理情報付階層回路情報を得ることができる。

（実施の形態４）
次に本発明の実施の形態４として、対象とする半導体製造プロセスとは異なる別半導体製造プロセスのレイアウトより抽出された物理情報から、両半導体製造プロセスの差分情報を用いることにより、対象とする半導体製造プロセスの物理情報を生成する方法について説明する。
図５は、対象とする半導体製造プロセスと、異なる別半導体製造プロセスとの差分情報を用いることにより、対象とする半導体製造プロセスのレイアウト情報および物理情報を生成する、本発明に係る方法の全体動作図である。
対象とするレイアウト情報と異なる半導体プロセスのレイアウト情報０１６０１が既に存在しているとする。

まず初めに、補正処理機能付物理情報抽出工程０１６０２において、別半導体プロセスと対象とするプロセスとの差分情報に基づいて、別半導体製造プロセスレイアウト情報０１６０１に対しレイアウト情報の補正を行い、さらに物理情報を抽出することにより、対象とする半導体製造プロセスの物理情報０１６０３の抽出を行なう。

次に、物理情報反映工程０１６０５において、階層回路情報０１６０４に対し物理情報０１６０３の反映を行なうことにより、物理情報付階層回路情報０１６０６を生成する。
したがって本発明によれば、対象プロセスのレイアウトがない場合でも、対象プロセスのレイアウト情報と共に、物理情報付階層回路情報を得ることができる。つまり、設計工数や設計期間を短縮することができる。

（実施の形態５）
次に本発明の実施の形態５として、対象とするレイアウトとは異なる別レイアウト情報より抽出された物理情報から、両レイアウトの差分情報を用いることにより、対象とするレイアウトの物理情報を生成する方法について説明する。

図６は、対象とするレイアウトとは異なる別レイアウト情報より抽出された物理情報から、両レイアウトの差分情報を用いることにより、対象とするレイアウトの物理情報を生成する、本発明に係る方法の全体動作図である。
既に設計済のレイアウトに対して回路修正やレイアウト修正を行なう場合等、対象とするレイアウト情報とは異なる別レイアウト情報０１８０１が既に存在しているとする。

まず初めに、物理情報抽出工程０１７０２において、別レイアウト情報０１７０１より、別物理情報０１７０３の抽出を行なう。このとき、既設計時に抽出された物理情報０１７０３が既に存在する場合、新たに抽出を実行する必要はない。

次に、補正処理機能付物理情報反映工程０１７０５において、別レイアウトと、対象とするレイアウトとの変更情報に基づいて、抽出された物理情報０１７０３の値に補正を行ない、階層回路情報０１７０４に補正結果の反映を行なうことにより、物理情報付階層回路情報０１７０６を生成する。

したがって本発明によれば、物理情報の抽出にかかる処理時間を削減することが可能であり、また、対象のレイアウトがない場合でも物理情報付階層回路情報を得ることができる。

（実施の形態６）
次に本発明の実施の形態６として、対象とするレイアウトとは異なる別レイアウトとの差分情報を用いることにより、対象とするレイアウトの物理情報を生成する方法について説明する。

図７は、対象とするレイアウトとは異なる別レイアウトとの差分情報を用いることにより、対象とするレイアウトの物理情報を生成する、本発明に係る方法の全体動作図である。
既に設計済のレイアウトに対して回路修正やレイアウト修正を行なう場合等、対象とするレイアウト情報とは異なる別レイアウト情報０１８０１が既に存在しているとする。
まず初めに、補正処理機能付物理情報抽出工程０１８０２において、別レイアウトと対象とするレイアウトとの差分情報に基づいて、別レイアウト情報０１８０１に対しレイアウト情報の補正を行い、さらに物理情報を抽出することにより、対象とする半導体製造プロセスの物理情報０１８０３の抽出を行なう。

次に、物理情報反映工程０１８０５において、階層回路情報０１８０４に対し物理情報０１８０３の反映を行なうことにより、物理情報付階層回路情報０１８０６を生成する。
したがって本発明によれば、対象とするレイアウトがない場合でも、対象レイアウトの物理情報付階層回路情報を得ることができる。つまり、設計工数や設計期間を短縮することができる

（実施の形態７）
本発明の実施の形態７に係る物理情報抽出反映方法について、図面を参照しながら説明する。図８が実施の形態７の動作図である。図１の全体動作図から物理情報反映工程０１４０５が物理情報代数反映工程０１９０５となる以外は実施の形態１と同様であるので説明を省略する。

本実施の形態では、物理情報０１４０３と、階層構造をもつ回路情報である階層回路情報０１４０４を入力として物理情報代数反映工程０１９０５によって物理情報が階層回路情報に反映され、物理情報付階層回路情報０１９０６が得られる。具体例として、物理情報０１４０３として、物理情報０１２０１および物理情報０１３０３が抽出されている場合、物理情報付階層回路情報０１９０６は図９となる。

図９を参照しながら物理情報代数反映工程０１９０５および物理情報付階層回路情報０１９０６を説明する。物理情報代数反映工程０１９０５ではまず最初に、反映したい物理情報が所属している階層に代数を定義する。具体的にはセルａ１のトランジスタ長ｌ、トランジスタ幅ｗ、トランジスタマルチプライヤｍ、ドレイン拡散面積ａｄ、ドレイン拡散長ｐｄ、ソース拡散面積ａｓ、ソース拡散長ｐｓに物理情報を反映したいので、ｐｌ、ｐｗ、ｐｍ、ｐａｄ、ｐｐｄ、ｐａｓ、ｐｐｓの代数を定義する（０２５０１）。つぎに物理情報が確定した階層から、値を代入する。物理情報０１２０１は、セルｂ２内のインスタンスｘ１のトランジスタマルチプライヤが２であるので、セルｂ２に対して、ｘ１．ｐｍ＝２と値を代入する。（．（ドット）は階層区切りを示している。）同様にして、セルｂ２に対してｘ１．ｐａｓ＝−４ｕ（ｕ:μｍ）、ｘ１．ｐｐｓ＝−３ｕ、セルｄ１に対してｘ２．ｘ１．ｐａｄ＝−０．２ｕ、ｘ２．ｘ１．ｐｐｄ＝−０．１ｕを代入する。このようにして物理情報の所属階層に代数を定義し、物理情報の確定した階層から代数に値を代入することで、階層構造のまま物理情報をもつことができた。物理情報代数反映工程０１９０５によって得られた物理情報付階層回路情報０１９０６は、データ量の増加が少ないことが特徴である。しかし反映する物理情報が多くなると回路シミュレーションにおけるパラメータ引渡しに要する処理時間が増えてしまう。したがって本実施例のように共通以外の物理情報、言い換えれば、変動する物理情報のみを反映するのが効果的である。

本実施の形態によれば、階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化を実現し、さらに、データ量を少なくすることが出来る。

尚、共通の物理情報、言い換えれば変動しない物理情報も含めて全ての物理情報を代数で入力してもよい。
さらに尚、変動分（差分）を代数で定義したが、数値そのものを代数で定義してもよい。具体的には、ａｄ＝ｐａｄとして定義し、ｘ２．ｘ１．ｐａｄ＝９．８ｕとしてもよい。
さらに尚、物理情報間に関係式を規定できる場合、ある物理情報によって、他の物理情報を変更できるように代数を定義してもよい。具体的には、トランジスタ幅ｗをｐｗおよびｐｍの式として代数定義してもよい。これにより、容易に物理情報の反映が可能となる。

（実施の形態８）
本発明の実施の形態８に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１０が実施の形態８の動作図である。図８の動作図から物理情報代数反映工程０１９０５が物理情報ネットリスト生成情報反映工程０２００５となる以外は実施の形態２と同様であるので説明を省略する。

本実施の形態では、物理情報０１４０３と、階層構造をもつ回路情報である階層回路情報０１４０４を入力として物理情報ネットリスト生成情報反映工程０２００５によって物理情報が階層回路情報に反映され、物理情報付階層回路情報０２００６が得られる。具体例として、物理情報０１４０３として、物理情報０１２０１および物理情報０１３０３が抽出されている場合、物理情報付階層回路情報０２００６は図１１となる。

図１１を参照しながら物理情報ネットリスト生成情報反映工程０２００５および物理情報付階層回路情報０２００６を説明する。物理情報ネットリスト生成情報反映工程０２００５では、まず最初に、反映したい物理情報が所属している階層のセルを選出する。具体的にはセルａ１が選出される。つぎにセルａ１に対してネットリスティングプロパティ０２６０１と参照ネットリスティングプロパティ０２６０２が定義される。プロパティ情報とは物理情報を含むものである。最後にネットリスティングプロパティ０２６０１と参照ネットリスティングプロパティ０２６０２を持つ物理情報付階層回路情報０２００６が出力される。

回路シミュレーションを実施する際は、図１２の動作図に従い、物理情報付階層回路情報０２００６がネットリスト生成処理０２８０２に入力される。このときネットリスト生成処理０２８０２では、参照ネットリスティングプロパティ０２６０２を参照し、セルａ１が所定の条件の階層下にある場合には、定められたネットリスティングプロパティ（ＮＰ１、ＮＰ２）のプロパティ情報を出力される。このようにして階層構造のまま物理情報をもつことができた。物理情報ネットリスト生成情報反映工程０２００５によって得られた物理情報付階層回路情報０２００６は、データ量の増加が少なく、反映する物理情報が多くなってもネットリスト生成処理０２８０２に要する処理時間の増大を招くことが少ない点が特徴である。

本実施の形態によれば、階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化を実現し、さらに、データ量を少なくすることが出来る。

（実施の形態９）
本発明の実施の形態９に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１３が実施の形態９の動作図である。図８の動作図から物理情報代数反映工程０１９０５が物理情報セル生成反映工程０２１０５となる以外は実施の形態７と同様であるので説明を省略する。

本実施の形態では、物理情報０１４０３と、階層構造をもつ回路情報である階層回路情報０１４０４を入力として物理情報セル生成反映工程０２１０５によって物理情報が階層回路情報に反映され、物理情報付階層回路情報０２１０６が得られる。具体例として、物理情報０１４０３として、物理情報０１２０１および物理情報０１３０３が抽出されている場合、物理情報付階層回路情報０２１０６は図１４および図１５となる。

図１４および図１５を参照しながら物理情報セル生成反映工程０２１０５および物理情報付階層回路情報０２１０６を説明する。物理情報セル生成反映工程０２１０５ではまず最初に、反映したい物理情報が所属している階層のセルを選出する。具体的にはセルａ１が選出される。つぎにセルａ１に対して物理情報を反映したセルａ１´、ａ１´´を生成する。つぎに図１５のように、セルｂ２のインスタンスｘ１の参照元セルをａ１からａ１´に変更、セルｄ１のインスタンスｘ２．ｘ１の参照元セルをａ１からａ１´´に変更する。このようにして階層構造のまま物理情報をもつことができた。物理情報セル生成反映工程０２１０５によって得られた物理情報付階層回路情報０２１０６は、シミュレーション処理時間の増加が少ないが、セル生成をおこなう為データ量が実施の形態７、実施の形態８と比べて大きくなること特徴である。

本実施の形態によれば、階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化を実現することが出来る。

（実施の形態１０）
本発明の実施の形態１０に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１６が実施の形態１０の動作図である。本実施の形態は、図１の全体動作図から物理情報反映工程０１４０５が物理情報反映工程０２２０５となり、さらに制御情報０２２０７が追加された以外は実施の形態１と同様であるので説明を省略する。

制御情報０２２０７は、データ量または回路シミュレーション時間の最適化を設定する入力情報であり、物理情報反映工程０２２０５では、制御情報０２２０７で設定された最適化目標に適する手法が、反映する物理情報ごとに、実施の形態７の物理情報代数反映工程，実施の形態９の物理情報ネットリスト生成情報反映工程，実施の形態９の物理情報セル生成反映方法のなかから選択される。具体的には、反映する物理情報がＬｅｖｅｌ３のセルに対してであれば、セルのデータ量は小さいので、物理情報セル生成反映方法を選択、反映する物理情報がＬｅｖｅｌ２以上のセルに対してであれば、物理情報ネットリスト生成情報反映工程を選択、などのように適切な手法が自動選択される。尚、最適化目標に適する手法を手動で選択してもよい。

本実施の形態によれば、階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化を実現し、かつ、データ量、回路シミュレーション時間の最適化をおこなうことができる。

（実施の形態１１）
本発明の実施の形態１１に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１７が実施の形態の動作図である。本実施の形態は、図１の全体動作図から制御情報０４７０７が追加された以外は実施の形態１と同様であるので説明を省略する。

制御情報０４７０７には閾値が設定され、設定された閾値にもとづいて、物理情報が閾値以内または閾値未満であれば同一の物理情報として集約して、階層回路情報に反映することを特徴としている。図１８は制御情報０４７０７の例である。セルａ１のドレイン拡散面積ａｄの閾値が０．１μｍ^２以下と設定されている。したがって二つ以上のセルａ１のドレイン拡散面積ａｄが０．１μｍ^２以下の違いであれば、同一の値を用いることができる。さらにセル ｂ１のドレイン拡散面積ａｄの閾値が３％以下と設定されている。したがって二つ以上のセルｂ１内の同一セルのドレイン拡散面積ａｄが３％以下の違いであれば、同一の値を用いることができる。また、セルｂ１内のセルａ１に対しては、ａ１に対して設定された閾値とｂ１に対して設定された閾値とが異なるため、ｂ１．ａ１として１％以下の設定をおこなっている。上位階層と下位階層で異なる設定がされている場合は、このように別途設定してもよいし、どちらが優先されるかを個別、または一律に設定してもよい。このようにして物理情報ａｄの閾値が設定された。図９を参照すると、セルｂ２内のインスタンスｘ１（＝ａ１）のａｄは１０ｕ、セルｂ１内のインスタンスｘ１（＝ａ１）のａｄは９．８ｕである。セルｂ１内のセルａ１についてａｄは３％の変動が許容されているので、９．８ｕ×３／１００＝０．２９４ｕであるから、１０．０９４ｕから９．５０６ｕの間の値で持つことが許容されている。そこで１０ｕの値に集約をおこなう。この集約により、図９の物理情報付階層回路情報は、図１９の物理情報付階層回路情報とすることができた。

本実施の形態によれば、制御情報として閾値を設定し、同一の物理情報として集約することによって、データ量、回路シミュレーション時間の最適化をおこなうことができる。

尚、図１８のセルｂ１のトランジスタ幅ｗの閾値設定のように、条件式、評価式などによって閾値を設定することも可能である。
この例では、トランジスタが高Ｖｔモデル（ｔｐｈｖｔ）ならばトランジスタ幅３％以内のトランジスタ幅を同一の物理情報として集約、トランジスタが低Ｖｔモデル（ｔｐｌｖｔ）ならばトランジスタ幅１％以内のトランジスタ幅を同一の物理情報として集約、それ以外のモデルならがトランジスタ幅２％以内のトランジスタ幅を同一の物理情報として集約される。
なお、同一の物理情報へ集約する際は、平均値、最大値、最小値、実効的（たとえば３σ）な最大値、実効的な最小値などで集約することも可能である。

さらに、実施の形態１１の変形例として、制御情報に、データ量、回路シミュレーション時間、回路シミュレーション精度の最適化を設定し、目標設定に適するように閾値を自動設定することも可能である。具体的には、回路シミュレーション精度への影響度が低く設定された物理情報やセルに対しては、同一化をおこなう閾値が自動的に大きく設定されるなどである。

（実施の形態１２）
本発明の実施の形態１２に係る物理情報抽出反映方法について、図面を参照しながら説明する。図２０が実施の形態の動作図である。本実施の形態は、実施の形態１０の図１６の動作図から物理情報反映工程０２３０５以外は実施の形態１と同様であるので説明を省略する。

図２０の物理情報反映工程０２３０５では、物理情報が階層回路情報に反映された物理情報付階層回路情報０２３０６が得られる。この物理情報付階層回路情報０２３０６は、階層回路情報０１４０４とは別名で保存される。さらに、リファレンス情報０２３０８が出力される。このリファレンス情報０２３０８は、物理情報付階層回路情報０２３０６と、制御情報０２２０７、レイアウト情報０１４０１、階層回路情報０１４０４との関連情報である。

本実施の形態によれば、物理情報付階層回路情報０２３０６およびリファレンス情報０２３０８により、物理情報を有している回路情報か否か、また、どのような入力情報・設定情報に基づいて作成されたかが判断できるため、データの管理が容易となる。

尚、誤って物理情報付階層回路情報がレイアウト設計に用いられないように使用に制限をかけることも可能である。
さらに尚、実施の形態１０の図１６の動作図からではなく、実施の形態１１の図１７の動作図からとしても同様である。

（実施の形態１３）
本発明の実施の形態１３に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１７が実施の形態の動作図であり、実施の形態１１と同じ動作図で説明される。説明をおこなわない部分は実施の形態１１と同様である。

本実施の形態では、図２１の階層構造をもつ階層回路情報、レイアウト情報を用いて説明をおこなう。本実施の形態では、セルｂ３のｎｅｔ１のトータル容量（ｃ＿ｂ１：ｎｅｔ１と呼ぶ）を物理情報として着目する。図２２はセルｂ３からフラットに見たレイアウト情報および回路情報である。セルｂ３のｎｅｔ１のトータル容量の所属している階層はセルｂ１である。したがって、まずセルｂ３をフラットに展開し、物理情報抽出工程０１４０２により、ｎｅｔ１のトータル容量を算出する。Ｌｅｖｅｌ３でのｎｅｔ１のトータル容量が２０ｆＦであった。図２３の物理情報付回路情報であり、ｃ＿ｂ１：ｎｅｔ１の所属階層はセルｂ３内であるので、トータル容量のシンボルが追加されている。具体的な物理情報付回路情報のデータの持ち方は、実施の形態７、実施の形態８、実施の形態９のいずれの物理情報反映工程を用いるかによって定まる。

つぎに図２４のｂ３の一階層上の階層のセルｄ２を着目する。セルｄ２にはセルｂ３がインスタンスｘ１とインスタンスｘ２で参照されている。まず図２５のようにインスタンスｘ１内のｎｅｔ１から容量抽出をおこなう。すでにセルｂ３内の抽出はおこなっているのでセルｂ３内部を除いて、セルｄ２をフラットに展開し、物理情報抽出工程０１４０２により、ｎｅｔ１のトータル容量を抽出する。抽出値は４ｆＦであった。つぎに図２６のようにインスタンスｘ２内のｎｅｔ１から容量抽出をおこなう。すでにセルｂ３内の抽出はおこなっているのでセルｂ３内部を除いて、セルｄ２をフラットに展開し、物理情報抽出工程０１４０２により、ｎｅｔ１のトータル容量を抽出する。抽出値は６ｆＦであった。図２７はセルｄ２から見た物理情報付回路情報であり、具体的な物理情報付回路情報のデータの持ち方は、実施の形態７、実施の形態８、実施の形態９のいずれの物理情報反映工程を用いるかによって定まる。

同様の過程により、図２８、図２９、図３０、図３１のようにして、セルｅ１から物理情報、物理情報付回路情報が得られる。具体的な物理情報付回路情報のデータの持ち方は、実施の形態２、実施の形態３、実施の形態４のいずれの物理情報反映工程を用いるかによって定まるのも同様である。

このようにして、階層ごとの成分を有する物理情報については、物理情報抽出工程もしくは物理情報反映工程の実施をおこなう階層数に応じて、物理情報の精度が変わることになる。トップ階層まで物理情報抽出工程と物理情報反映工程をおこなえば最も精度が高いが、処理時間がかかることになる。そこで実施の形態６では物理情報、回路情報に対して閾値を設定したが、本実施の形態ではさらに、物理情報抽出工程と物理情報反映工程を実施する階層数を制御する制御情報を用いる。具体的には、図３２の制御情報（閾値）０４１０１を用いる。制御情報１を用いれば、処理階層はＬｅｖｅｌ１であるが、物理情報としてトータル容量１ｆＦを同一化の閾値としているので集約後物理情報０４１０２のように集約できる。制御情報２を用いれば、処理階層がＬｅｖｅｌ２であるので、集約後物理情報０４１０３まで集約できる。

本実施の形態によれば、階層ごとの成分を有する寄生容量なども階層回路情報に反映することが可能となり、寄生素子の影響を含んだ高精度な回路シミュレーションを高速に実現することができるとともに、データ量を少なくすることが出来る。

尚、実施の形態１０の変形例として、物理情報抽出工程と物理情報反映工程を実施する階層数を制御する制御情報を、データ量、または回路シミュレーション精度、または回路シミュレーション時間、または物理情報抽出工程および物理情報反映工程に要する処理時間、または物理情報精度の最適化として与えることも可能である。

（実施の形態１４）
本発明の実施の形態１４に係る物理情報抽出反映方法について、図面を参照しながら説明する。図１７が実施の形態の動作図であり、実施の形態１１と同じ動作図で説明される。説明をおこなわない部分は実施の形態１１と同様である。

本実施の形態では、図２１の階層構造をもつ階層回路情報、レイアウト情報を用いて説明をおこなう。本実施の形態では、セルｂ３のｎｅｔ１のカップリング容量（ｃ＿ｂ１：ｎｅｔ１と呼ぶ）を物理情報として着目する。図３０の物理情報０３９０２はｘ２．ｘ１．ｎｅｔ１のトータル容量を示しているが、これに対応するカップリング容量である図３３の物理情報０４２０１が、物理情報抽出工程０１４０２によって抽出されている。物理情報０４２０１によると、Ｌｅｖｅｌ３のカップリング容量数は８５であり、トータル容量は２０ｆＦである。ここでＬｅｖｅｌ３のカップリング容量とは、カップリング容量の端子の片側がｎｅｔ１に接続されるものであり、もう片側はセルｂ３内に端子を持つものである。Ｌｅｖｅｌ２のカップリング容量数は２０であり、トータル容量は４ｆＦである。ここでＬｅｖｅｌ２のカップリング容量とは、カップリング容量の端子の片側がｘ１．ｎｅｔ１に接続されるものであり、もう片側はインスタンスｄ２：ｘ１を除くセルｄ２内に端子を持つものである。Ｌｅｖｅｌ１のカップリング容量数は６であり、トータル容量は０．５ｆＦである。ここでＬｅｖｅｌ１のカップリング容量とは、カップリング容量の端子の片側がｘ２．ｘ１．ｎｅｔ１に接続されるものであり、もう片側はインスタンスｅ１：ｘ２．ｘ１を除くセルｅ１内に端子を持つものである。

Ｌｅｖｅｌ３のカップリング容量はセルｂ３に所属しているので、物理情報反映工程０１４０５によって図３４のようにセルｂ３内に８５の容量シンボルが追加された物理情報付回路情報となる。具体的な物理情報付回路情報のデータの持ち方は、実施の形態２、実施の形態３、実施の形態４のいずれの物理情報反映工程を用いるかによって定まる。
Ｌｅｖｅｌ２のカップリング容量はセルｄ２に所属しているので、セルｄ２内にシンボルが追加される（図なし）。一方、Ｌｅｖｅｌ２のカップリング容量はインスタンスｄ２：ｘ１（＝ｂ３）と２０箇所の接続をもつため、ｄ２：ｘ１には２０箇所の接続ポートを追加しなければならない。

さらにＬｅｖｅｌ１のカップリング容量はセルｅ１に所属しているので、セルｅ１内にシンボルが追加される（図なし）。一方、Ｌｅｖｅｌ１のカップリング容量はインスタンスｅ１：ｘ２．ｘ１（＝ｂ３）と６箇所の接続をもつため、最終的には図３５のようにｅ１：ｘ２．ｘ１には２６箇所の接続ポートを追加しなければならない。

セルｂ３内のＬｅｖｅｌ３のカップリング容量は、インスタンスによる違いはない。そのため、各インスタンスにではなく、回路情報セルｂ３に対して物理情報を反映すればよい。一方、セルｂ３から上位階層に接続する接続ポートの数は、インスタンス毎に異なる。本実施例であればｅ１：ｘ２．ｘ１（＝ｂ３）は２６箇所であったが、ｅ１：ｘ１．ｘ１（＝ｂ３）、ｅ１：ｘ１．ｘ２（＝ｂ３）、ｅ１：ｘ２．ｘ２（＝ｂ３）は各々異なる接続ポート数であると想像されるため、同一シンボルを使用することができない。

そこで、実施の形態１１では物理情報、回路情報に対して閾値を設定したが、本実施の形態ではさらに制御情報０４７０７で、他階層との接続をおこなう接続ポート数を定めればよい。具体的には、図３６のようにセルｂ３の接続ポート数を４と設定されれば、Ｌｅｖｅｌ２，Ｌｅｖｅｌ１のカップリング容量数が４に集約されるとともに、接続ポート数が４となる。こうすることで、セルｂ３内のカップリング容量とセルｂ３から上位階層に至るカップリング容量を階層回路情報に反映されることが可能となる。

本実施の形態によれば、階層間の接続を有する寄生カップリング容量なども階層回路情報に反映することが可能となり、寄生カップリング容量素子の影響を含んだ高精度な回路シミュレーションを高速に実現することができるとともに、データ量を少なくすることが出来る。

（実施の形態１５）
本発明の実施の形態１５に係る物理情報抽出反映方法について、図面を参照しながら説明する。図３７が実施の形態の動作図である。本実施例では、制御情報０２４０４として、実施の形態１１で説明した閾値、または実施の形態１３で説明した階層数制御、または実施の形態１４で説明した他の階層との階層間の接続数制御、またはそれらの組み合わせを与え、物理情報付回路情報０２４０１の最適化をおこなう最適化工程０２４０２を実施し、最適化された物理情報付回路情報である最適化後物理情報付回路情報０２４０３と得ることを特徴としている。最適化工程０２４０２の内容については、実施の形態１１、実施の形態１３、実施の形態１４で説明した通りである。

尚、最適化の内容によっては、従来の物理情報抽出手法（ＬＰＥ）で得られた物理情報付ネットリスト０５０５の最適化もおこなうことができる。

本実施の形態によれば、物理情報付回路情報の最適化をおこなうことで、回路シミュレーションの高速化、データ量削減を実現することができる。

本発明の方法は、レイアウト上に存在する各種物理情報を、その精度を保持しつつ階層構造の回路情報に反映させることにより、物理情報を反映した回路シミュレーションの高速化、データ量削減を実現することができることから、大規模の回路モジュールの製造に適用可能である。

実施の形態１の全体動作図 Level２でLevel3の物理情報を決定する例 Level１でLevel3の物理情報を決定する例 実施の形態３の全体動作図（実施の形態１の変形例） 実施の形態４の全体動作図（実施の形態１の変形例） 実施の形態５の全体動作図（実施の形態１の変形例） 実施の形態６の全体動作図（実施の形態１の変形例） 実施の形態７の動作図 物理情報付階層回路情報０１９０６の例 実施の形態８の動作図 物理情報付階層回路情報０２００６の例 実施の形態８における物理情報付階層ネットリストの生成に係る動作図 実施の形態９の動作図 物理情報付階層回路情報０２１０６の例 物理情報付階層回路情報０２１０６の例 実施の形態１０の動作図 実施の形態１１、実施の形態１３、実施の形態１４の動作図 制御情報０４７０７の例（実施の形態１１，１３，１４） 物理情報付階層回路情報０４７０６の例 実施の形態１４の動作図 実施の形態１３および実施の形態１４の階層回路情報（セル） 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１３の説明図 実施の形態１４の説明図 実施の形態１４の説明図 実施の形態１４の説明図 実施の形態１４の説明図 実施の形態１５の動作図 階層回路情報および階層レイアウト情報（セル） 階層回路情報および階層レイアウト情報（インスタンス） 回路情報の説明図 回路情報およびレイアウト情報の説明図 回路情報およびレイアウト情報の説明図 回路情報およびレイアウト情報の説明図 回路情報およびレイアウト情報の説明図 回路情報およびレイアウト情報の説明図 物理情報なし回路シミュレーションの動作図（従来手法） 物理情報付回路シミュレーションの動作図（従来手法） レイアウト情報のフラット化（展開）の説明図 階層ネットリストの例

符号の説明

１４０１ レイアウト情報
１４０２ 物理情報抽出工程
１４０３ 物理情報
１４０４ 階層回路情報
１４０５ 物理情報反映工程
１４０６ 物理情報付階層回路情報

Claims (32)

1. レイアウト情報から物理情報を抽出する物理情報抽出工程と、
   前記物理情報を階層で構成された回路情報へ反映させ、物理情報付階層回路情報を得る物理情報反映工程と
   を含む物理情報抽出反映方法。
2. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は階層で構成された階層レイアウト情報であり、
   前記物理情報抽出工程は、
   階層で構成されたレイアウト情報の一部または全体に対し、下位の階層を展開して物理情報を抽出する工程を含む物理情報抽出反映方法。
3. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は、
   階層で構成された回路情報に対応するレイアウト部分が、階層で構成されていないものを含む物理情報抽出反映方法。
4. 請求項１に記載の物理情報抽出反映方法であって、
   前記物理情報抽出工程は、
   所属する階層の情報と、階層毎の成分とを持つ物理情報を抽出する工程を含む物理情報抽出反映方法。
5. 請求項１に記載の物理情報抽出反映方法であって、
   前記物理情報抽出工程は、
   所属する階層の情報と、階層間の接続情報と、階層毎の成分とを持つ物理情報を抽出する工程を含む物理情報抽出反映方法。
6. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は、
   当該半導体製造プロセスとは異なる、別半導体製造プロセスによる別半導体製造プロセスレイアウト情報であって、
   前記物理情報抽出工程は、
   別半導体製造プロセスレイアウト情報から物理情報を抽出し、半導体製造プロセスによって変動しない物理情報は補正をおこなわず、半導体製造プロセスによって変動する物理情報は別半導体製造プロセスと当該半導体製造プロセスとの差分情報を用いて当該半導体製造プロセスに対応するように物理情報を補正する後処理工程を含む物理情報抽出反映方法。
7. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は、
   当該半導体製造プロセスとは異なる、別半導体製造プロセスによる別半導体製造プロセスレイアウト情報であって、
   前記物理情報抽出工程は、
   当該半導体製造プロセスと別半導体製造プロセスとの差分情報を用いて当該半導体製造プロセスに適するよう、別半導体製造プロセスレイアウト情報をプロセスマイグレーションにより当該半導体製造プロセスのレイアウト情報に補正する前処理工程を含む物理情報抽出反映方法
8. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は、当該レイアウト情報とは異なる、別レイアウト情報であって、
   前記物理情報抽出工程は、
   別レイアウト情報から物理情報を抽出し、当該レイアウト情報から抽出された場合とは異なる物理情報は別レイアウト情報と当該レイアウト情報との差分情報を用いて当該レイアウト情報に適するように物理情報を補正する後処理工程を含む物理情報抽出反映方法
9. 請求項１に記載の物理情報抽出反映方法であって、
   前記レイアウト情報は、当該レイアウト情報とは異なる、別レイアウト情報であって、
   前記物理情報抽出工程は、
   当該レイアウト情報と別レイアウト情報との差分情報を用いて当該レイアウト情報に適するように、別レイアウト情報を補正する前処理工程を含む物理情報抽出反映方法
10. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記回路情報に含まれる素子に反映する工程を含む物理情報抽出反映方法
11. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記回路情報に別の素子を追加する工程を含む物理情報抽出反映方法
12. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記物理情報を、代数を用いて、前記階層構造を持つ回路情報へ反映させる工程を含む物理情報抽出反映方法
13. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報代数反映工程は、
    前記物理情報を、代数を用いて、異なる階層の回路情報へ反映させる工程を含む物理情報抽出反映方法
14. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記物理情報を、ネットリスト生成情報に反映することによって、前記階層構造を持つ回路情報へ反映させる物理情報ネットリスト生成情報反映工程を含む物理情報抽出反映方法
15. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    セルを生成することによって、前記階層構造を持つ回路情報に、前記物理情報を、反映させる工程を含む物理情報抽出反映方法
16. 請求項１に記載の物理情報抽出反映方法であって、
    回路シミュレーションの処理時間を最適化する制御情報に基づいて、手動または自動で最適な物理情報反映工程を選択する工程を含む物理情報抽出反映方法
17. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    データ量を最適化する制御情報に基づいて、手動または自動で最適な物理情報反映工程を選択する工程を含む物理情報抽出反映方法
18. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    一つの階層の回路情報に対応する少なくとも二つ以上のレイアウト情報を、前記一つの階層の回路情報に反映する工程を含む物理情報抽出反映方法
19. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    一つの階層の回路情報に対応する少なくとも二つ以上のレイアウト情報から共通レイアウト部分に対して抽出された物理情報と、共通以外のレイアウトに対して抽出された物理情報とを前記一つの階層の回路情報に反映する工程を含む物理情報抽出反映方法
20. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    集約を制御する制御情報として閾値を設定し、物理情報の差が前記閾値以内または未満であれば同一の物理情報とする閾値による集約をおこない、前記同一の物理情報を階層構造を持つ回路情報へ反映させる工程を含む物理情報抽出反映方法
21. 請求項２０に記載の物理情報抽出反映方法であって、
    前記閾値は、
    階層ごとに設定され、上位階層または下位階層でどちらが優先されるかが設定される物理情報抽出反映方法
22. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記階層毎の成分を持つ物理情報を、階層パラメータとして前記階層構造を持つ回路情報に反映する、階層毎物理情報反映工程である物理情報抽出反映方法
23. 請求項１に記載の物理情報抽出反映方法であって、
    前記階層毎物理情報反映工程は、
    階層数を制御する制御情報を含む物理情報抽出反映方法
24. 請求項２３に記載の物理情報抽出反映方法であって、
    前記階層数を制御する制御情報は、
    セルごとに制御する制御情報含む物理情報抽出反映方法
25. 請求項２３に記載の物理情報抽出反映方法であって、
    前記階層数を制御する制御情報は、
    インスタンスごとに制御する制御情報を含む物理情報抽出反映方法
26. 請求項２３に記載の物理情報抽出反映方法であって、
    前記階層数を制御する制御情報は、
    ネットごとに制御する制御情報を含む物理情報抽出反映方法
27. 請求項２３に記載の物理情報抽出反映方法であって、
    前記階層数を制御する制御情報は、
    前記物理情報ごとに制御する制御情報を含む物理情報抽出反映方法
28. 請求項２３に記載の物理情報抽出反映方法であって、
    前記階層数を制御する制御情報は、
    評価式に基づいて設定される制御情報を含む物理情報抽出反映方法
29. 請求項１に記載の物理情報抽出反映方法であって、
    前記階層毎物理情報反映工程は、
    他の階層との階層間の接続数を制御する制御情報を含む物理情報抽出反映方法
30. 請求項１に記載の物理情報抽出反映方法であって、
    前記物理情報反映工程は、
    前記物理情報に従って、他の物理情報を変更して前記回路情報に反映させる物理情報変更工程を併せ持つ理情報抽出反映方法
31. 請求項１乃至３０のいずれかに記載の物理情報抽出反映方法を用いて形成される物理情報付き階層データ。
32. 請求項１乃至３０のいずれかに記載の物理情報抽出反映方法を用いて形成された物理情報付き階層データを用いた回路設計方法。

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