JPH0344892A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0344892A JPH0344892A JP1179747A JP17974789A JPH0344892A JP H0344892 A JPH0344892 A JP H0344892A JP 1179747 A JP1179747 A JP 1179747A JP 17974789 A JP17974789 A JP 17974789A JP H0344892 A JPH0344892 A JP H0344892A
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- JP
- Japan
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- power supply
- standby
- load
- line
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 230000003068 static effect Effects 0.000 description 18
- 230000014759 maintenance of location Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明は、半導体メモリに関し、特に、抵抗負荷型メモ
リセルを有する半導体メモリに適用して好適なものであ
る。
リセルを有する半導体メモリに適用して好適なものであ
る。
（発明の概要〕
本発明は、半導体メモリにおいて、一対のドライバトラ
ンジスタと一対の互いに抵抗値の異なる二種類の負荷と
からなるフリップフロップ回路とアクセストランジスタ
とにより構成されたメモリセルと、上記二種類の負荷に
それぞれ接続された二本の電源線とを具備し、スタンバ
イ時には抵抗値の高い方の上記負荷に接続された上記電
源線に電源電圧を供給するとともに、上記スタンバイ時
以外の時には抵抗値の低い方の上記負荷に接続された上
記電源線に電源電圧を供給するようにしている。これに
よって、スタンバイ時における消費電流の低減を図るこ
とができるとともに、データ保持能力やソフトエラー耐
性の向上を図ることができる。
ンジスタと一対の互いに抵抗値の異なる二種類の負荷と
からなるフリップフロップ回路とアクセストランジスタ
とにより構成されたメモリセルと、上記二種類の負荷に
それぞれ接続された二本の電源線とを具備し、スタンバ
イ時には抵抗値の高い方の上記負荷に接続された上記電
源線に電源電圧を供給するとともに、上記スタンバイ時
以外の時には抵抗値の低い方の上記負荷に接続された上
記電源線に電源電圧を供給するようにしている。これに
よって、スタンバイ時における消費電流の低減を図るこ
とができるとともに、データ保持能力やソフトエラー耐
性の向上を図ることができる。
半導体メモリの一種としてＭＯＳスタティックＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知ら
れている。
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知ら
れている。
従来、このＭＯＳスタティックＲＡＭとしては、高抵抗
多結晶シリコン（Ｓｔ ）負荷型スタティックＲＡＭが
主流である（例えば、日経エレクトロニクス、１９８５
年１２月３０日号、ｐｐ、１１７−１４５）。
多結晶シリコン（Ｓｔ ）負荷型スタティックＲＡＭが
主流である（例えば、日経エレクトロニクス、１９８５
年１２月３０日号、ｐｐ、１１７−１４５）。
この従来の高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭ
においては、一対のドライバトランジスタと一対の高抵
抗多結晶Ｓｉ抵抗とからなるフリップフロップ回路と、
メモリセル外とのデータのやりとりのための一対のアク
セストランジスタとによりメモリセルが構成されている
。
においては、一対のドライバトランジスタと一対の高抵
抗多結晶Ｓｉ抵抗とからなるフリップフロップ回路と、
メモリセル外とのデータのやりとりのための一対のアク
セストランジスタとによりメモリセルが構成されている
。
上述の高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭにお
いては、その負荷に対して以下の１）ｉｉ）のような相
反する要求がある。
いては、その負荷に対して以下の１）ｉｉ）のような相
反する要求がある。
りスタンバイモードにおける消費電流を低減することに
関しては、負荷をより高抵抗にして電流供給能力を低く
したい。
関しては、負荷をより高抵抗にして電流供給能力を低く
したい。
ｉｉ）データ保持能力を高めたり、高速アクセス時にお
けるソフトエラー耐性を高めることに関しては、負荷を
より低抵抗にして電流供給能力を高くしたい。
けるソフトエラー耐性を高めることに関しては、負荷を
より低抵抗にして電流供給能力を高くしたい。
ところで、スタティックＲＡＭが大容量化するにつれて
、各世代間で同一のスタンバイ電流値を得るために、負
荷の抵抗値はより高くなる傾向にある。この結果、デー
タ保持能力や高速アクセス時におけるソフトエラー耐性
は劣化してしまう傾向にあった。
、各世代間で同一のスタンバイ電流値を得るために、負
荷の抵抗値はより高くなる傾向にある。この結果、デー
タ保持能力や高速アクセス時におけるソフトエラー耐性
は劣化してしまう傾向にあった。
本発明の目的は、スタンバイ時における消費電流の低減
を図ることができるとともに、データ保持能力やソフト
エラー耐性の向上を図ることができる半導体メモリを提
供することにある。
を図ることができるとともに、データ保持能力やソフト
エラー耐性の向上を図ることができる半導体メモリを提
供することにある。
（課題を解決するための手段〕
上記目的を達成するために、本発明は、半導体メモリに
おいて、一対のドライバトランジスタ（Ｑ、、 、
Ｑりと一対の互いに抵抗値の異なる二種類の負荷（Ｒ□
、 ＲＬＩ、 ＲＭｚ、 Ｒｔｚ）とからなるフ
リップフロップ回路とアクセストランジスタ（Ｑ、、Ｑ
４）とにより構成されたメモリセルと、二種類の負荷（
ＲＭＩ、 ＲＬＩ、 ＲＨｔ、 ＲＬＺ）にそれぞれ
接続された二本の電源線（１，２）とを具備し、スタン
バイ時には抵抗値の高い方の負荷（Ｒ□、 ＲＨｔ）
に接続された電源線（１）に電源電圧を供給するととも
に、スタンバイ時以外の時には抵抗値の低い方の負荷（
ＲＬＩ、 ＲＬｚ）に接続された電源線（２）に電源電
圧を供給するようにしている。
おいて、一対のドライバトランジスタ（Ｑ、、 、
Ｑりと一対の互いに抵抗値の異なる二種類の負荷（Ｒ□
、 ＲＬＩ、 ＲＭｚ、 Ｒｔｚ）とからなるフ
リップフロップ回路とアクセストランジスタ（Ｑ、、Ｑ
４）とにより構成されたメモリセルと、二種類の負荷（
ＲＭＩ、 ＲＬＩ、 ＲＨｔ、 ＲＬＺ）にそれぞれ
接続された二本の電源線（１，２）とを具備し、スタン
バイ時には抵抗値の高い方の負荷（Ｒ□、 ＲＨｔ）
に接続された電源線（１）に電源電圧を供給するととも
に、スタンバイ時以外の時には抵抗値の低い方の負荷（
ＲＬＩ、 ＲＬｚ）に接続された電源線（２）に電源電
圧を供給するようにしている。
上記した手段によれば、スタンバイ時には抵抗値の高い
方の負荷（Ｒｏ ＋ 、 ＲＮ ｚ ）に接続された
電源線（１）に電圧を供給するようにしているので、ス
タンバイ時における電流供給能力は低く、このためスタ
ンバイ時における消費電流の低減を図ることができる。
方の負荷（Ｒｏ ＋ 、 ＲＮ ｚ ）に接続された
電源線（１）に電圧を供給するようにしているので、ス
タンバイ時における電流供給能力は低く、このためスタ
ンバイ時における消費電流の低減を図ることができる。
一方、スタンバイ時以外の時には抵抗値の低い方の負荷
（ＲＬＩ、 ＲＬＺ）に接続された電源線（２）に電
圧を供給するようにしているので、このスタンバイ時以
外の時における電流供給能力は高く、このためデータ保
持能力やソフトエラー耐性の向上を図ることができる。
（ＲＬＩ、 ＲＬＺ）に接続された電源線（２）に電
圧を供給するようにしているので、このスタンバイ時以
外の時における電流供給能力は高く、このためデータ保
持能力やソフトエラー耐性の向上を図ることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯＳスタティックＲ
ＡＭに適用した実施例である。
明する。この実施例は、本発明をＭＯＳスタティックＲ
ＡＭに適用した実施例である。
第１図はこの実施例によるＭＯＳスタティックＲＡＭを
示す。
示す。
第１図に示すように、この実施例によるＭＯＳスタティ
ックＲＡＭにおいては、一対のドライバトランジスタＱ
、、Ｑ、と、高抵抗負荷Ｒ）＋１及び低抵抗負荷Ｒ０と
高抵抗負荷Ｒ１，２及び低抵抗負荷Ｒｔｔとの一対の互
いに抵抗値の異なる二種類の負荷とからなるフリップフ
ロップ回路と、メモリセル外とのデータのやりとりのた
めの一対のアクセストランジスタＱ、、Ｑ４とによりメ
モリセルが構成されている。これらのドライバトランジ
スタＱ、、Ｑ、及びアクセストランジスタＱ、、Ｑ４は
、例えばｎチャネルＭＯＳ Ｆ ＥＴにより構成される
。また、これらの高抵抗負荷ＲＮＩ＋ ＲＨｌ及び低
抵抗負荷ＲＬＩ＋ ＲＬＺは、例えば多結晶シリコン
（Ｓｔ ）膜により形成される。符号ＷＬはワード線、
ＢＬ、ＢＬはビット線である。
ックＲＡＭにおいては、一対のドライバトランジスタＱ
、、Ｑ、と、高抵抗負荷Ｒ）＋１及び低抵抗負荷Ｒ０と
高抵抗負荷Ｒ１，２及び低抵抗負荷Ｒｔｔとの一対の互
いに抵抗値の異なる二種類の負荷とからなるフリップフ
ロップ回路と、メモリセル外とのデータのやりとりのた
めの一対のアクセストランジスタＱ、、Ｑ４とによりメ
モリセルが構成されている。これらのドライバトランジ
スタＱ、、Ｑ、及びアクセストランジスタＱ、、Ｑ４は
、例えばｎチャネルＭＯＳ Ｆ ＥＴにより構成される
。また、これらの高抵抗負荷ＲＮＩ＋ ＲＨｌ及び低
抵抗負荷ＲＬＩ＋ ＲＬＺは、例えば多結晶シリコン
（Ｓｔ ）膜により形成される。符号ＷＬはワード線、
ＢＬ、ＢＬはビット線である。
この実施例においては、高抵抗負荷Ｒ□、Ｒ，。
は、電源電圧Ｖｃｃ（例えば、５Ｖ）を供給するための
ＶＣＣライン１に接続されている。一方、低抵抗負荷Ｒ
ＬＩ＋ ＲＬＺは、電源電圧■。、を供給するための
ＶＣＣライン２に接続されている。これらのＶＣＣライ
ン１．２は、ｖｃｃライン選択回路３に接続されている
。そして、このＶｃｃライン選択回路３により、Ｖｃｃ
ライン１．２のいずれか一方が選択されるようになって
いる。なお、この■。、ライン選択回路３は、図示省略
したＶＣＣ供給用電源に接続されている。
ＶＣＣライン１に接続されている。一方、低抵抗負荷Ｒ
ＬＩ＋ ＲＬＺは、電源電圧■。、を供給するための
ＶＣＣライン２に接続されている。これらのＶＣＣライ
ン１．２は、ｖｃｃライン選択回路３に接続されている
。そして、このＶｃｃライン選択回路３により、Ｖｃｃ
ライン１．２のいずれか一方が選択されるようになって
いる。なお、この■。、ライン選択回路３は、図示省略
したＶＣＣ供給用電源に接続されている。
次に、上述のように構成されたこの実施例によるＭＯＳ
スタティックＲＡＭの動作について説明する。
スタティックＲＡＭの動作について説明する。
この実施例によるＭＯＳスタティックＲＡＭにおいては
、スタンバイ時と動作時とで負荷が切り換えられる。す
なわち、まずスタンバイ時（チップイネーブル信号ＧＥ
＝１）には、ＶＣＣライン選択回路３により、高抵抗負
荷Ｒ）Ｉ、、ＲＮ２が接続されているＶＣＣライン１が
選択される。このＶＣＣライン１の電流供給能力は低い
ので、このスタンバイ時における消費電流は少ない。一
方、動作時（ＣＥ＝Ｏ）には、ＶＣＣライン選択回路３
により、低抵抗負荷ＲＬＩ＋ ＲＬＺが接続されてい
るＶＣＣライン２が選択される。このＶＣＣライン２の
電流供給能力は高いので、データ保持能力や高速アクセ
ス時のソフトエラー耐性は高い。
、スタンバイ時と動作時とで負荷が切り換えられる。す
なわち、まずスタンバイ時（チップイネーブル信号ＧＥ
＝１）には、ＶＣＣライン選択回路３により、高抵抗負
荷Ｒ）Ｉ、、ＲＮ２が接続されているＶＣＣライン１が
選択される。このＶＣＣライン１の電流供給能力は低い
ので、このスタンバイ時における消費電流は少ない。一
方、動作時（ＣＥ＝Ｏ）には、ＶＣＣライン選択回路３
により、低抵抗負荷ＲＬＩ＋ ＲＬＺが接続されてい
るＶＣＣライン２が選択される。このＶＣＣライン２の
電流供給能力は高いので、データ保持能力や高速アクセ
ス時のソフトエラー耐性は高い。
次に、第２図はこの実施例によるスタティックＲＡＭの
メモリセルの構成例を示す。第２図に示すように、この
メモリセルにおいては、−層目の多結晶Ｓｉ膜によりワ
ード線ＷＬ及びドライバトランジスタＱＩ、（ｈのゲー
ト電極Ｇ、、Ｇ、が形成されている。また、図示はされ
ていないが、二層目の多結晶Ｓｉ膜によりＶＳＳライン
（接地線）が形成されている。さらに、この場合には、
三層目の多結晶Ｓｉ膜によりＶＣＣライン１．２と高抵
抗負荷ＲＨＩ＊ ＲＨｌ及び低抵抗負荷ＲＬＩ＋ ＲＬ
Ｚとが一体に形成されている。ここで、高抵抗負荷Ｒ□
。
メモリセルの構成例を示す。第２図に示すように、この
メモリセルにおいては、−層目の多結晶Ｓｉ膜によりワ
ード線ＷＬ及びドライバトランジスタＱＩ、（ｈのゲー
ト電極Ｇ、、Ｇ、が形成されている。また、図示はされ
ていないが、二層目の多結晶Ｓｉ膜によりＶＳＳライン
（接地線）が形成されている。さらに、この場合には、
三層目の多結晶Ｓｉ膜によりＶＣＣライン１．２と高抵
抗負荷ＲＨＩ＊ ＲＨｌ及び低抵抗負荷ＲＬＩ＋ ＲＬ
Ｚとが一体に形成されている。ここで、高抵抗負荷Ｒ□
。
ＲＭ□を構成する多結晶Ｓｉ膜は、低抵抗負荷ＲＬ ｌ
＋ＲＬ！を構成する多結晶Ｓｉ膜に比べて幅が狭く長
さが大きい。また、この場合、三層目の多結晶Ｓｉ膜に
より形成されたＶＣＣライン１，２と一層目の多結晶Ｓ
ｉ膜により形成されたゲート電極Ｇｌ、Ｇ！とは、コン
タクトホールＣ，，Ｃ，を通じて互いに接続されている
。
＋ＲＬ！を構成する多結晶Ｓｉ膜に比べて幅が狭く長
さが大きい。また、この場合、三層目の多結晶Ｓｉ膜に
より形成されたＶＣＣライン１，２と一層目の多結晶Ｓ
ｉ膜により形成されたゲート電極Ｇｌ、Ｇ！とは、コン
タクトホールＣ，，Ｃ，を通じて互いに接続されている
。
第３図はこの実施例によるスタティックＲＡＭのメモリ
セルの他の構成例を示す。第３図に示すように、このメ
モリセルにおいては、−層目の多結晶Ｓｉ膜によりワー
ド線ＷＬ及びドライバトランジスタＱ、、Ｑ、のゲート
電極Ｇ、、Ｇｔが形成されている。また、図示はされて
いないが、二層目の多結晶Ｓｉ膜によりＶＳＳラインが
形成されている。さらに、三層目の多結晶Ｓｉ膜により
ＶＣＣライン１及び高抵抗負荷ＲＨＩ＋ ＲＨｌが一体
に形成されている。また、四層目の多結晶Ｓｉ膜により
ＶＣＣライン２及び低抵抗負荷ＲＬ Ｉ 、 ＲＬ ２
が一体に形成されている。第２図に示すメモリセルの場
合と同様に、これらの高抵抗負荷ＲＭＩ、 Ｒ，４Ｎを
構成する多結晶Ｓｉ膜は、低抵抗負荷ＲＬＩ＋ ＲＬＺ
をｍ戒する多結晶Ｓｉ膜に比べて幅が狭く長さも大きい
。また、この場合、四層目の多結晶Ｓｉ膜により形成さ
れたＶＣＣライン２と三層目の多結晶Ｓｉ膜により形成
されたＶＣＣライン１とは、コンタクトホールＣ３゜Ｃ
４を通じて互いに接続されている。さらに、三層目の多
結晶Ｓｉ膜により形成された■。０ライン１と一層目の
多結晶Ｓｉ膜により形成されたゲート電極Ｇ＋ 、Ｇｚ
とは、コンタクトホールＣ３，Ｃｂを通じて互いに接
続されている。そして、これによって、ＶＣＣライン１
．２がゲート電極Ｇ、。
セルの他の構成例を示す。第３図に示すように、このメ
モリセルにおいては、−層目の多結晶Ｓｉ膜によりワー
ド線ＷＬ及びドライバトランジスタＱ、、Ｑ、のゲート
電極Ｇ、、Ｇｔが形成されている。また、図示はされて
いないが、二層目の多結晶Ｓｉ膜によりＶＳＳラインが
形成されている。さらに、三層目の多結晶Ｓｉ膜により
ＶＣＣライン１及び高抵抗負荷ＲＨＩ＋ ＲＨｌが一体
に形成されている。また、四層目の多結晶Ｓｉ膜により
ＶＣＣライン２及び低抵抗負荷ＲＬ Ｉ 、 ＲＬ ２
が一体に形成されている。第２図に示すメモリセルの場
合と同様に、これらの高抵抗負荷ＲＭＩ、 Ｒ，４Ｎを
構成する多結晶Ｓｉ膜は、低抵抗負荷ＲＬＩ＋ ＲＬＺ
をｍ戒する多結晶Ｓｉ膜に比べて幅が狭く長さも大きい
。また、この場合、四層目の多結晶Ｓｉ膜により形成さ
れたＶＣＣライン２と三層目の多結晶Ｓｉ膜により形成
されたＶＣＣライン１とは、コンタクトホールＣ３゜Ｃ
４を通じて互いに接続されている。さらに、三層目の多
結晶Ｓｉ膜により形成された■。０ライン１と一層目の
多結晶Ｓｉ膜により形成されたゲート電極Ｇ＋ 、Ｇｚ
とは、コンタクトホールＣ３，Ｃｂを通じて互いに接
続されている。そして、これによって、ＶＣＣライン１
．２がゲート電極Ｇ、。
Ｃ８と接続されている。
以上のように、この実施例によれば、高抵抗負荷ＲＨ＋
、ＲＨｇに接続されているＶＣＣラインｌと低抵抗負荷
ＲＬｌ＋ ＲＬＺに接続されているＶＣＣライン２と
を設け、スタンバイ時にはＶｃ０ライン１を選択し、動
作時にはＶＣＣライン２を選択するようにしているので
、スタンバイ時における消費電流の低減を図ることがで
きるとともに、データ保持能力や高速アクセス時のソフ
トエラー耐性の向上を図ることができる。従って、この
実施例によるＭＯＳスタティックＲＡＭは、大容量化に
十分に対応することができるものである。
、ＲＨｇに接続されているＶＣＣラインｌと低抵抗負荷
ＲＬｌ＋ ＲＬＺに接続されているＶＣＣライン２と
を設け、スタンバイ時にはＶｃ０ライン１を選択し、動
作時にはＶＣＣライン２を選択するようにしているので
、スタンバイ時における消費電流の低減を図ることがで
きるとともに、データ保持能力や高速アクセス時のソフ
トエラー耐性の向上を図ることができる。従って、この
実施例によるＭＯＳスタティックＲＡＭは、大容量化に
十分に対応することができるものである。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例によるスタティックＲＡＭのメモ
リセルの構成は、第２図及び第３図に示したものに限定
されるものではなく、必要に応じてこれらと異なる構成
にすることも可能である。
リセルの構成は、第２図及び第３図に示したものに限定
されるものではなく、必要に応じてこれらと異なる構成
にすることも可能である。
また、上述の実施例において、二種類のＶＣＣ供給用電
源、例えばＶＣＣとして５ｖを供給する電源とＶＣＣと
して５■よりも低い電圧、例えば３ｖを供給する電源と
を設け、スタンバイ時には■。、ライン１に例えばＶＣ
Ｃとして３Ｖを供給するようにすれば、スタンバイ時に
おける消費電流をより一層低減することが可能である。
源、例えばＶＣＣとして５ｖを供給する電源とＶＣＣと
して５■よりも低い電圧、例えば３ｖを供給する電源と
を設け、スタンバイ時には■。、ライン１に例えばＶＣ
Ｃとして３Ｖを供給するようにすれば、スタンバイ時に
おける消費電流をより一層低減することが可能である。
［発明の効果〕
以上説明したように、本発明によれば、スタンバイ時に
は抵抗値の高い方の負荷に接続された電源線に電源電圧
を供給するとともに、スタンバイ時以外の時には抵抗値
の低い方の負荷に接続された電源線に電源電圧を供給す
るようにしているので、スタンバイ時における消費電流
の低減を図ることができるとともに、データ保持能力や
ソフトエラー耐性の向上を図ることができる。
は抵抗値の高い方の負荷に接続された電源線に電源電圧
を供給するとともに、スタンバイ時以外の時には抵抗値
の低い方の負荷に接続された電源線に電源電圧を供給す
るようにしているので、スタンバイ時における消費電流
の低減を図ることができるとともに、データ保持能力や
ソフトエラー耐性の向上を図ることができる。
第１図は本発明の一実施例によるＭＯＳスタティックＲ
ＡＭを示す回路図、第２図は第１図に示ｔＭＯｓスタテ
ィックＲＡＭのメモリセルの構成例を示す平面図、第３
図は第１図に示すＭＯＳスタティックＲＡＭのメモリセ
ルの他の構成例を示す平面図である。 図面における主要な符号の説明 Ｑ、、Ｑ、：ドライバトランジスタ、 Ｑｆｆ＋Ｑ４
：アクセストランジスタ、 ＲＩＩ ＋ Ｒ８２’高
抵抗負荷、 ＲＬｌ ＋ ＲＬ２ ’低抵抗負荷、 Ｂ
Ｌ。 ＢＬ：ビット線、 ＷＬ：ワード線。
ＡＭを示す回路図、第２図は第１図に示ｔＭＯｓスタテ
ィックＲＡＭのメモリセルの構成例を示す平面図、第３
図は第１図に示すＭＯＳスタティックＲＡＭのメモリセ
ルの他の構成例を示す平面図である。 図面における主要な符号の説明 Ｑ、、Ｑ、：ドライバトランジスタ、 Ｑｆｆ＋Ｑ４
：アクセストランジスタ、 ＲＩＩ ＋ Ｒ８２’高
抵抗負荷、 ＲＬｌ ＋ ＲＬ２ ’低抵抗負荷、 Ｂ
Ｌ。 ＢＬ：ビット線、 ＷＬ：ワード線。
Claims (1)
- 【特許請求の範囲】 一対のドライバトランジスタと一対の互いに抵抗値の異
なる二種類の負荷とからなるフリップフロップ回路とア
クセストランジスタとにより構成されたメモリセルと、 上記二種類の負荷にそれぞれ接続された二本の電源線と
を具備し、 スタンバイ時には抵抗値の高い方の上記負荷に接続され
た上記電源線に電源電圧を供給するとともに、 上記スタンバイ時以外の時には抵抗値の低い方の上記負
荷に接続された上記電源線に電源電圧を供給するように
したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179747A JPH0344892A (ja) | 1989-07-12 | 1989-07-12 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179747A JPH0344892A (ja) | 1989-07-12 | 1989-07-12 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344892A true JPH0344892A (ja) | 1991-02-26 |
Family
ID=16071164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179747A Pending JPH0344892A (ja) | 1989-07-12 | 1989-07-12 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
-
1989
- 1989-07-12 JP JP1179747A patent/JPH0344892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
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