JP3100175B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3100175B2 JP3100175B2 JP03059601A JP5960191A JP3100175B2 JP 3100175 B2 JP3100175 B2 JP 3100175B2 JP 03059601 A JP03059601 A JP 03059601A JP 5960191 A JP5960191 A JP 5960191A JP 3100175 B2 JP3100175 B2 JP 3100175B2
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 210000004027 cell Anatomy 0.000 description 38
- 241000293849 Cordylanthus Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 210000004460 N cell Anatomy 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置特にＭ
ＯＳ型のメモリセルを備えるスタティックＲＡＭに関す
る。
ＯＳ型のメモリセルを備えるスタティックＲＡＭに関す
る。
【０００２】メモリは益々高集積度、大容量化が要求さ
れており、それにつれて低消費電力化が必要になってい
る。
れており、それにつれて低消費電力化が必要になってい
る。
【０００３】
【従来の技術】ＭＯＳ型のメモリセルを備えるＳ（スタ
ティック）ＲＡＭは図３（ａ）の如き構造をしている。
この図でＱ1 、Ｑ2 はｎチャネルＭＯＳトランジスタ、
Ｒ1 、Ｒ2 は抵抗で、これらはＳＲＡＭメモリセルの本
体であるフリップフロップを構成する。Ｑ3 、Ｑ4 はト
ランスファゲートを構成するＭＯＳトランジスタで、該
フリップフロップの入出力端をビット線対ＢＬL 、ＢＬ
R に接続する。トランジスタＱ3 、Ｑ4 はワード線ＷＬ
のＨレベル（選択）、Ｌレベル（非選択）でオン、オフ
される。ビット線対ＢＬL 、ＢＬR はｐチャネルＭＯＳ
トランジスタであるビット線負荷Ｑ5 、Ｑ6 を介して共
通電源線Ｌ1 へ接続される。ワード線ＷＬおよびビット
線対ＢＬL 、ＢＬR は多数あり、これらのワード線とビ
ット線対の各交点部にメモリセルが接続されるが、図３
ではその１つのみを示す。
ティック）ＲＡＭは図３（ａ）の如き構造をしている。
この図でＱ1 、Ｑ2 はｎチャネルＭＯＳトランジスタ、
Ｒ1 、Ｒ2 は抵抗で、これらはＳＲＡＭメモリセルの本
体であるフリップフロップを構成する。Ｑ3 、Ｑ4 はト
ランスファゲートを構成するＭＯＳトランジスタで、該
フリップフロップの入出力端をビット線対ＢＬL 、ＢＬ
R に接続する。トランジスタＱ3 、Ｑ4 はワード線ＷＬ
のＨレベル（選択）、Ｌレベル（非選択）でオン、オフ
される。ビット線対ＢＬL 、ＢＬR はｐチャネルＭＯＳ
トランジスタであるビット線負荷Ｑ5 、Ｑ6 を介して共
通電源線Ｌ1 へ接続される。ワード線ＷＬおよびビット
線対ＢＬL 、ＢＬR は多数あり、これらのワード線とビ
ット線対の各交点部にメモリセルが接続されるが、図３
ではその１つのみを示す。
【０００４】メモリセルのトランジスタＱ1 、Ｑ2 は一
方がオン、他方がオフである。今、Ｑ1 がオン、Ｑ2 は
オフとし、ワード線ＷＬが選択されたとすると、トラン
ジスタＱ3 、Ｑ4 がオンになり、Ｌ1 、Ｑ5 、Ｑ3 、Ｑ
1 の経路で電流が流れる。Ｌ1 、Ｑ6 、Ｑ4 、Ｑ2 の経
路の電流は、Ｑ2 がオフであるから流れない。従ってビ
ット線負荷Ｑ5 でセル電流による電圧降下が生じ、ビッ
ト線負荷Ｑ6 にはこれが生ぜず、ビット線ＢＬR がビッ
ト線ＢＬL よりＨレベルになる。図示しないセンスアン
プがこれをセンスし、データバッファなどを通して出力
する。これが読出しである。
方がオン、他方がオフである。今、Ｑ1 がオン、Ｑ2 は
オフとし、ワード線ＷＬが選択されたとすると、トラン
ジスタＱ3 、Ｑ4 がオンになり、Ｌ1 、Ｑ5 、Ｑ3 、Ｑ
1 の経路で電流が流れる。Ｌ1 、Ｑ6 、Ｑ4 、Ｑ2 の経
路の電流は、Ｑ2 がオフであるから流れない。従ってビ
ット線負荷Ｑ5 でセル電流による電圧降下が生じ、ビッ
ト線負荷Ｑ6 にはこれが生ぜず、ビット線ＢＬR がビッ
ト線ＢＬL よりＨレベルになる。図示しないセンスアン
プがこれをセンスし、データバッファなどを通して出力
する。これが読出しである。
【０００５】メモリにはワード線もビット線も多数あ
り、これらのワード線とビット線対の各交点部にメモリ
セルが配置されてセルアレイを構成するが、大容量メモ
リではこのセルアレイを複数個に分割したものが多い。
図３（ｂ）はこれを示す。ワード線ＷＬは各セルアレイ
毎に、そのセルアレイのビット線対と直交して延びる。
ワード線が選択されると、該ワード線に交差するビット
線対と該ワード線との交点部のメモリセルのトランスフ
ァゲートが一斉に開き、当該メモリセルの記憶データに
従って各ビット線対の一方のビット線または他方のビッ
ト線にセル電流が流れる。従って共通電源線Ｌ1 に流れ
る電流は、セル電流をＩC 、ワード線に交差するビット
線対の数に従ってワード線上のセル数をＮとすると、Ｉ
C ×Ｎである。ワード線が非選択なら、この電流は流れ
ない。
り、これらのワード線とビット線対の各交点部にメモリ
セルが配置されてセルアレイを構成するが、大容量メモ
リではこのセルアレイを複数個に分割したものが多い。
図３（ｂ）はこれを示す。ワード線ＷＬは各セルアレイ
毎に、そのセルアレイのビット線対と直交して延びる。
ワード線が選択されると、該ワード線に交差するビット
線対と該ワード線との交点部のメモリセルのトランスフ
ァゲートが一斉に開き、当該メモリセルの記憶データに
従って各ビット線対の一方のビット線または他方のビッ
ト線にセル電流が流れる。従って共通電源線Ｌ1 に流れ
る電流は、セル電流をＩC 、ワード線に交差するビット
線対の数に従ってワード線上のセル数をＮとすると、Ｉ
C ×Ｎである。ワード線が非選択なら、この電流は流れ
ない。
【０００６】セル電流の経路はＬ1 、Ｑ5 、Ｑ3 、Ｑ1
またはＬ1 、Ｑ6 、Ｑ4 、Ｑ2 であるから、セル電流は
電源電圧ＶCCと、これらの経路に存在する回路素子の抵
抗の和によって決定されるが、支配的なのはトランスフ
ァゲートＱ3 、Ｑ4 で（Ｑ3、Ｑ4 が最も低ｇｍ）、セ
ル電流はＱ3 、Ｑ4 により決まるとしてよい。
またはＬ1 、Ｑ6 、Ｑ4 、Ｑ2 であるから、セル電流は
電源電圧ＶCCと、これらの経路に存在する回路素子の抵
抗の和によって決定されるが、支配的なのはトランスフ
ァゲートＱ3 、Ｑ4 で（Ｑ3、Ｑ4 が最も低ｇｍ）、セ
ル電流はＱ3 、Ｑ4 により決まるとしてよい。
【０００７】
【発明が解決しようとする課題】セル電流はトランスフ
ァゲートを構成するＭＯＳトランジスタのｇｍによって
定まるとしてよいが、プロセスのバラつきによりこのｇ
ｍは必らずしも設計値通りにはならない。メモリの大容
量化、高集積度化によりトランジスタサイズは益々小さ
くなり、この微小トランジスタでプロセスのバラつきが
発生すると、セル電流の設計値からのずれの比はかなり
大きくなる。そしてこのようなずれがワード線上のＮ個
の各セルで一斉に増加方向で生じると、共通電源線Ｌ1
の電流はＮ倍で増加してしまい、低消費電力化にそわな
くなる。
ァゲートを構成するＭＯＳトランジスタのｇｍによって
定まるとしてよいが、プロセスのバラつきによりこのｇ
ｍは必らずしも設計値通りにはならない。メモリの大容
量化、高集積度化によりトランジスタサイズは益々小さ
くなり、この微小トランジスタでプロセスのバラつきが
発生すると、セル電流の設計値からのずれの比はかなり
大きくなる。そしてこのようなずれがワード線上のＮ個
の各セルで一斉に増加方向で生じると、共通電源線Ｌ1
の電流はＮ倍で増加してしまい、低消費電力化にそわな
くなる。
【０００８】ＳＲＡＭの低消費電力化が要求され、ＣＭ
ＯＳメモリセルの選択電流の増加を抑える必要がある
が、従来のＳＲＡＭではプロセスのバラつきによるセル
電流の増加に特別な処置はしていない。
ＯＳメモリセルの選択電流の増加を抑える必要がある
が、従来のＳＲＡＭではプロセスのバラつきによるセル
電流の増加に特別な処置はしていない。
【０００９】本発明はかかる点を改善し、プロセスのバ
ラつきによるセル電流の増加を抑えることを目的とする
ものである。
ラつきによるセル電流の増加を抑えることを目的とする
ものである。
【００１０】
【課題を解決するための手段】図１に示すように本発明
では、ビット線対ＢＬL 、ＢＬR の共通電源線Ｌ1 と電
源Ｌ2 の間に、電流制御素子Ｑを接続する。この電流制
御素子Ｑは、セル電流の設計値をＩC 、ワード線と交差
するビット線対の数に従ってワード線上のセルの数をＮ
として、電源Ｌ2 から共通電源線Ｌ1 へ流れる電流をＩ
C ×Ｎに制御する。
では、ビット線対ＢＬL 、ＢＬR の共通電源線Ｌ1 と電
源Ｌ2 の間に、電流制御素子Ｑを接続する。この電流制
御素子Ｑは、セル電流の設計値をＩC 、ワード線と交差
するビット線対の数に従ってワード線上のセルの数をＮ
として、電源Ｌ2 から共通電源線Ｌ1 へ流れる電流をＩ
C ×Ｎに制御する。
【００１１】電流制御素子Ｑは例えばｐチャネルＭＯＳ
トランジスタであり、ゲートは電源低電位ＶEEへ接続し
て常時オンにしておく。このトランジスタＱは飽和ドレ
イン電流が上記のＩC ×Ｎになるようにしておく。
トランジスタであり、ゲートは電源低電位ＶEEへ接続し
て常時オンにしておく。このトランジスタＱは飽和ドレ
イン電流が上記のＩC ×Ｎになるようにしておく。
【００１２】
【作用】このように共通電源線に電流制御素子Ｑを挿入
して、選択時にセル電流の総和を抑えると、プロセスの
バラつきでセル電流が大になる場合もこれを抑えること
ができ、低消費電力化、高集積度化が可能になる。また
電流制御素子としてトランジスタＱを用いる場合、極め
て簡単な構成で上記抑制を行なうことができる。
して、選択時にセル電流の総和を抑えると、プロセスの
バラつきでセル電流が大になる場合もこれを抑えること
ができ、低消費電力化、高集積度化が可能になる。また
電流制御素子としてトランジスタＱを用いる場合、極め
て簡単な構成で上記抑制を行なうことができる。
【００１３】
【実施例】セルアレイが分割されている場合、一度に選
択されるセルは１ブロックのワード線につながっている
セルである。今、このセルの数は１２８であるとする。
この場合、電流制御トランジスタＱの飽和ドレイン電流
値はＩC ×１２８とする。
択されるセルは１ブロックのワード線につながっている
セルである。今、このセルの数は１２８であるとする。
この場合、電流制御トランジスタＱの飽和ドレイン電流
値はＩC ×１２８とする。
【００１４】図２（ａ）にトランスファゲート用トラン
ジスタＱ3 、Ｑ4 のゲート幅を、図２（ｂ）に電流制御
用トランジスタＱのゲート幅を示す。この図でＧは多結
晶シリコンのゲート電極であり、半導体基板ＳＵＢとそ
の表面のフィールド酸化膜ＳｉＯ2 にのっている。ここ
でｎＭＯＳ、ｐＭＯＳの違いは無視して、ドレイン電流
ＩD はゲート幅に比例するとする。図２の（ａ）に示す
ようにトランスファゲートＱ3 、Ｑ4 のゲート幅は０．
８μｍとし、バーズビークは片側０．４μｍとすると、
電流制御トランジスタＱのゲート幅は図２（ｂ）に示す
ように０．８μｍ×１２８＝１０２．４μｍということ
になる。トランジスタＱのバーズビークはトランスファ
ゲートのバーズビークと同様で、片側０．４μｍであ
る。
ジスタＱ3 、Ｑ4 のゲート幅を、図２（ｂ）に電流制御
用トランジスタＱのゲート幅を示す。この図でＧは多結
晶シリコンのゲート電極であり、半導体基板ＳＵＢとそ
の表面のフィールド酸化膜ＳｉＯ2 にのっている。ここ
でｎＭＯＳ、ｐＭＯＳの違いは無視して、ドレイン電流
ＩD はゲート幅に比例するとする。図２の（ａ）に示す
ようにトランスファゲートＱ3 、Ｑ4 のゲート幅は０．
８μｍとし、バーズビークは片側０．４μｍとすると、
電流制御トランジスタＱのゲート幅は図２（ｂ）に示す
ように０．８μｍ×１２８＝１０２．４μｍということ
になる。トランジスタＱのバーズビークはトランスファ
ゲートのバーズビークと同様で、片側０．４μｍであ
る。
【００１５】次のプロセスのバラつきにより、バーズビ
ークが０．２μｍになったとすると、トランスファゲー
トＱ3 、Ｑ4 ではゲート幅が０．２＋０．８＋０．２＝
１．２μｍになり、セル電流ＩC は設計時の１．２／
０．８＝１．５倍になる。しかし電流制御トランジスタ
Ｑでは０．２＋１０２．４＋０．２＝１０２．８μｍに
なるだけでＩD は殆ど変わらない。プロセスのバラつき
により１ワード線下の１２８個のセルのトランスファゲ
ートのゲート幅が一斉に１．５倍になると、従来方式で
は１．５×ＩC ×１２８の電流が電源から流れようとす
るが、本発明ではこれは電流制御トランジスタＱにより
制限され、殆ど変わらないことになる。
ークが０．２μｍになったとすると、トランスファゲー
トＱ3 、Ｑ4 ではゲート幅が０．２＋０．８＋０．２＝
１．２μｍになり、セル電流ＩC は設計時の１．２／
０．８＝１．５倍になる。しかし電流制御トランジスタ
Ｑでは０．２＋１０２．４＋０．２＝１０２．８μｍに
なるだけでＩD は殆ど変わらない。プロセスのバラつき
により１ワード線下の１２８個のセルのトランスファゲ
ートのゲート幅が一斉に１．５倍になると、従来方式で
は１．５×ＩC ×１２８の電流が電源から流れようとす
るが、本発明ではこれは電流制御トランジスタＱにより
制限され、殆ど変わらないことになる。
【００１６】アクセスタイムについては、セル電流が大
になると高速化する傾向にあるからこれを制限すると高
速化はできないが、制限値が設計値であるから、設計上
のアクセスタイムになるだけで問題はない。
になると高速化する傾向にあるからこれを制限すると高
速化はできないが、制限値が設計値であるから、設計上
のアクセスタイムになるだけで問題はない。
【００１７】
【発明の効果】以上説明したように、本発明により、プ
ロセスのバラつきによりセル電流の増加を抑え、消費電
力が上るのを阻止できる。またセル電流の増加が収まる
ことにより、セル電流によるノイズが増えず、ノイズマ
ージンが上る効果が得られる。
ロセスのバラつきによりセル電流の増加を抑え、消費電
力が上るのを阻止できる。またセル電流の増加が収まる
ことにより、セル電流によるノイズが増えず、ノイズマ
ージンが上る効果が得られる。
【図１】本発明の原理図である。
【図２】本発明の実施例を示す説明図である。
【図３】従来例の説明図である。
ＷＬ ワード線 ＢＬL 、ＢＬR ビット線 Ｌ1 共通電源線 Ｑ 電流制御素子 Ｑ3 、Ｑ4 メモリセルのトランスファゲート
Claims (2)
- 【請求項１】 複数のワード線とビット線対の交点部に
メモリセルを接続した半導体記憶装置において、該ビッ
ト線対の共通電源線と電源との間に、該電源から共通電
源線へ流れる電流を制限する電流制御素子を接続し、 該電流制御素子は、該電源から該共通電源線へ流れる電
流を、セル選択時にビット線に流れる電流の設計値に、
該共通電源線に接続されるビット線対の数を乗じた値に
制限することを特徴とする半導体記憶装置。 - 【請求項２】 前記電流制御素子は、メモリセルのトラ
ンスファゲートを構成するＭＯＳトランジスタのゲート
幅に、共通電源線に接続されるビット線対の数を乗じた
値のゲート幅を持つＭＯＳトランジスタであることを特
徴とする請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059601A JP3100175B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03059601A JP3100175B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276384A JPH04276384A (ja) | 1992-10-01 |
| JP3100175B2 true JP3100175B2 (ja) | 2000-10-16 |
Family
ID=13117936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03059601A Expired - Fee Related JP3100175B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100175B2 (ja) |
-
1991
- 1991-03-01 JP JP03059601A patent/JP3100175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04276384A (ja) | 1992-10-01 |
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