JPH0922987A

JPH0922987A - シングルエンド・デュアル・ポート・メモリ・セル

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Publication number: JPH0922987A
Application number: JP7349467A
Authority: JP
Inventors: Andrew L Hawkins; アンドリュー・エル・ホーキンズ; Stefan P Sywyk; ステファン・ピイ・シウィク
Original assignee: SAIPURESU SEMICONDUCTOR CORP; Cypress Semiconductor Corp
Current assignee: SAIPURESU SEMICONDUCTOR CORP; Cypress Semiconductor Corp
Priority date: 1994-12-22
Filing date: 1995-12-22
Publication date: 1997-01-21
Also published as: EP0718847A2; EP0718847B1; DE69531141T2; US6181595B1; US6005795A; EP0718847A3; DE69531141D1

Abstract

(57)【要約】【課題】２つのポートから同時に読み書きできるシン
グル・エンド・デュアル・ポート・メモリ・セルを提供
する。【解決手段】第１のポートと第２のポートへ接続され
るワード線を連結せずにそれぞれ別々にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの分
野に関する。具体的には、本発明は小型化されたデュア
ル・ポートＳＲＡＭメモリ・セルの提供に係わる。

【０００２】

【従来の技術】一般的なランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャは、メモリ・セルのアレーか
ら成る。各セルには１ビットの情報を記憶することがで
きる。アレーはメモリ・セルの行と列として配列され
る。各行はワード線とも呼ばれる。各列はビット線とも
呼ばれる。２^m行と２ⁿ列のこのようなアレーが含まれた
メモリ・デバイスには、２^m・n ビットの情報を記憶する
ことができる。このようなアレーの製造に１単位面積が
必要であるとすると、このようなアレーのメモリ・セル
密度は、１単位面積当たり２^m・n となる。

【０００３】メモリ・デバイスを必要とするシステムで
は、メモリの記憶容量と動作速度が重要な属性である。
システム・スループットの点からは、メモリ・デバイス
のアクセス可能度がもう１つの重要な属性である。記憶
容量とは、メモリ・デバイスが記憶できるデータの量を
指す。動作速度とは、メモリ・デバイスがデータを記憶
または取り出しすることができる速度を指す。アクセス
可能度は、システムのアーキテクチャに大きく左右され
る。一般にシステム・スループットは、複数のシステム
装置がメモリ・デバイスに直接アクセスすることができ
れば向上する。システム・スループットは、一般に、メ
モリに複数の装置が同時にアクセスすることができれば
さらに向上する。

【０００４】メモリ・デバイスには通例、１つまたは複
数のメモリ・セル・アレーが含まれているため、メモリ
・デバイスの記憶容量はメモリ・セルの大きさに大きく
左右される。構成要素の数が固定されているとすれば、
セルの大きさは製造技術の進歩に従って変化するであろ
う。しかし、メモリ・セルを小型化すれば、より高密度
のメモリ・セルを含むメモリ・デバイスの製造が可能に
なろう。セル面積が縮小すれば、その縮小率に近い率で
アレーのセル密度の向上が可能となろう。

【０００５】したがって、たとえば他のセルの４０％の
面積を使用するセルの縮小率は２．５になる。したがっ
て、小型化されたセルのアレーのセル密度は、より大型
のセルのアレーのほぼ２．５倍になる。

【０００６】記憶容量はセル密度に直接関係する。メモ
リ・セルのアレーの単位面積が固定されているとすれ
ば、縮小率２．５によって、小型化されたセルで構成さ
れたメモリ・デバイスの記憶容量は、より大型のセルで
構成されたメモリ・デバイスの記憶容量の２．５倍にす
ることが可能になる。

【０００７】システム・アクセス速度は、デュアル・ポ
ート・メモリ・アーキテクチャの使用により大幅に向上
させることができることが多い。デュアル・ポート・メ
モリは２つのアクセス・ポートを備えているため、メモ
リには複数のシステム装置が直接アクセスすることがで
きる。単一ポート・メモリは、１つのシステム装置にし
か接続することができないため、他のシステム装置はメ
モリにアクセスするためにポートを争奪しなければなら
ない。デュアル・ポート・アーキテクチャはメモリのポ
ートへのアクセスの争奪を減少させるため、複数のシス
テム装置への直接接続を可能にすることによって、通常
は全体のシステム・パフォーマンスが向上する。

【０００８】デュアル・ポート・メモリ・アーキテクチ
ャを利用したメモリ・デバイスの例としては、デュアル
・ポート・スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）と先入れ先出し（「ＦＩＦＯ」）バッファ
がある。集積回路デュアル・ポート・メモリ・デバイス
には、デュアル・ポート・メモリ・セルのアレーを組み
込むことができる。このような従来技術のデュアル・ポ
ート・セルの１つを図１に示す。

【０００９】

【発明が解決しようとする課題】従来のデュアル・ポー
ト・メモリ・セルにはいくつかの欠点がある。従来技術
のデュアル・ポート・メモリ・セルの１つの欠点は、セ
ルのレイアウト・サイズが、同一の製造技術を用いて作
製された単一ポート・セルの約２倍ないし２．５倍であ
ることである。従来技術のデュアル・ポート・メモリ・
セルのもう１つの欠点は、セルの差動的性質のため、各
ポートそれぞれに１対のビット線が必要なことである。

【００１０】実用上、デュアル・ポート・メモリ・デバ
イスの効果を実現する他の方法は、デュアル・ポート・
メモリ・デバイス内で単一ポート・メモリ・セルのアレ
ーを使用する方法である。このような従来技術の単一ポ
ート・メモリ・セルを図２に示す。この例では、メモリ
・デバイスのポートは、メモリ・アレーへアクセスする
前に多重化される。したがって、２つのデバイスが、ア
レー内のメモリ・セルのレベルではなく、デバイス・レ
ベルでアクセスを争奪する。

【００１１】多重化単一ポート・メモリ・セルの使用の
１つの欠点は、より多数のメモリ・セルを構成するため
に利用できるはずのスペースが、多重化回路によって使
われることである。さらに、単一ポートセルにアクセス
するための多重化機能は、デュアル・ポート・メモリ・
セルを使用する直接アクセス方法よりも低速である。そ
の結果、一般にメモリ・デバイスの動作速度が遅くな
る。メモリ・アクセスを頻繁に必要とする場合、メモリ
の動作速度が遅くなるとシステム全体のスループットに
悪影響を及ぼすことになる。

【００１２】

【課題を解決するための手段】シングル・エンド・デュ
アル・ポート・メモリ・セルについて説明する。このメ
モリ・セルは、第１のポートおよび第２のポートから受
け取った１ビットのデータを記憶することができる。記
憶されたビットは、第１と第２のポートが同時に検出す
ることができる。

【００１３】デュアル・ポート・メモリ・デバイスにお
いてシングル・エンド・デュアル・ポート・メモリ・セ
ルのアレーを利用して、複数のシステム装置によるメモ
リ・デバイスの同時アクセスを容易にすることができ
る。

【００１４】本発明の他の目的、特徴、および利点は、
添付図面および以下の詳細な説明から明らかになろう。

【００１５】本発明について、例を用いて図解するが、
添付図面の図に限定されるものではない。図では同様の
参照符号は同様の要素を示す。

【００１６】

【発明の実施の形態】図３に、金属酸化膜半導体（ＭＯ
Ｓ）技術を用いて実施されたシングル・エンド・デュア
ル・ポート・スタティック・メモリ・セルの１つの実施
形態を示す回路図を図示する。図３のセル３００は、ス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
セルである。デュアル・ポート・メモリ・デバイスに
は、このようなセルのアレーを組み込むことができる。

【００１７】ＮＭＯＳトランジスタ３５０、３６０が、
第１のポート３７０および第２のポート３８０のビット
線３７２および３８２へのパス・ゲートとして機能す
る。

【００１８】１ビットのデータを記憶するためのラッチ
素子が、ＮＭＯＳトランジスタ３１０および３２０と、
ＰＭＯＳトランジスタ３３０および３４０によって形成
されている。図５に、図３のＰＭＯＳトランジスタ３３
０および３４０の代わりに抵抗負荷素子５３０および５
４０を使用する他の実施形態を示す。

【００１９】図３を参照すると、第１のポートはビット
線３７２およびワード線３７４に関連づけられている。
第１のポートのビット線３７２は、第１のポート３７０
からメモリ・セル３００に１ビットのデータを書き込む
ために使用される。第１のポートのビット線３７２は、
第１のポート３７０を介してメモり・セル３００から１
ビットの情報を読み出すためにも使用される。第１のポ
ートのワード線３７４は、第１のポート３７０を介した
読取り動作または書込み動作のために、メモリ・セル３
００を選択するために使用される。

【００２０】第２のポートも同様に動作する。第２のポ
ート３８０にはビット線３８２およびワード線３８４が
関連づけられている。第２のポートのビット線３８２
は、第２のポート３８０からメモリ・セル３００に１ビ
ットのデータを書き込むために使用される。第２のポー
トのビット線３８２は、第２のポート３８０を介してメ
モり・セル３００から１ビットの情報を読み取るために
も使用される。第２のポートのワード線３８４は、第２
のポート３８０を介した読取り動作または書込み動作を
行うために、メモリ・セル３００を選択するのに使用さ
れる。

【００２１】第１と第２のポートがメモリ・セルを共用
することができるようにするため、第１と第２の両方の
ポートが記憶のために同じ論理基盤を用いなければなら
ない。言い換えると、第１と第２のポートの両方が、正
論理方式か負論理方式のいずれか一方を使用しなければ
ならない。

【００２２】第１と第２の両方のポートによって同じ論
理方式が使用されるようにするために、ビット線（３７
２または３８２）の一方から供給されたデータを反転す
る必要がある。反転論理はメモリ・セル・レベルではな
く素子ポート・レベルで付加することができるため、メ
モリ・アレーの支持回路に反転論理を付加することによ
って、実質的な面積は消費されないはずである。図６
に、シングル・エンド・デュアル・ポート・メモリ・セ
ル６１０のアレーの支持回路６００の１つの実施形態
を、ブロック図形式で示す。たとえば、３２Ｋ×１ビッ
トのデュアル・ポート・メモリ・デバイスでは、両方の
素子ポートではなく一方の素子ポートに反転論理を付加
することができる。図６で、右側のポート・データ入力
バッファ６２２とポート出力バッファおよびパッド・ド
ライバ６２４には、ポート・レベルでのデータ反転を行
うための反転論理を組み込むことができる。他の実施形
態では、反転データ入力ドライバ６３２と反転センス増
幅器（ＳＡＭＰ）６３４を利用することもできる。これ
を、アレー６１０の各メモリ・セルごとに必要な反転論
理と対比されたい。

【００２３】このような反転論理は一般に、前述のよう
に多重化単一ポート・セルを使用する従来のメモリ・デ
バイスの多重化回路と比べて高速であり、使用される面
積も小さくなる。

【００２４】特に明記のない限り、読取りと書込みの例
では、第１のポート３７０について正論理方式を用いる
ものとする。つまり、低論理レベルまたは「０」を表す
電圧よりも高い電圧によって高論理レベルすなわち
「１」を表す。ノード３５１の電圧レベルは、セルの状
態を示す。したがって、この例では支持回路はビット線
３８２の信号を反転させる（ビット線３７２上の信号は
反転させない）。

【００２５】一般に、シングル・エンド単一ポート・メ
モリ・セルの読取りまたは書込みには、差動セルと対比
すると問題がある場合がある。図２を参照すると、書込
み動作時にはビット線２７２ａおよび２７２ｂを介して
差動メモリ・セル２００に１対の相補信号が送られる。
これによって、メモリ・セル２００は、セルの内容が記
憶する値と一致しないときに、確実に「フリップ」すな
わち状態を変えることができるようになる。たとえば、
「１」を記憶する場合、ビット線２７２ａは論理「１」
を伝送し、ビット線２７２ｂは論理「０」を伝送するこ
とになる。ワード線２７４が高レベルになると、セル２
００の一方が「押され」、他方が「引かれ」て、セルが
論理「１」を記憶するようになる。これは、書込み動作
時のセルの差動的性質またはデュアル・エンド的性質で
ある。それに対して、図３のシングル・エンド・セルを
参照すると、書込み動作時のセル３００での「押し」と
「引き」の組み合わせ動作の代わりに、一方または他方
のポートからの「押し」か「引き」かいずれか一方しか
ない。これは、各ポートに関連するビット線が１つしか
なく、ポートが互いに独立して動作することによる。セ
ル３００の書込み動作または読取り動作は単一のビット
線を使用して行われるため、他の技法を用いてメモり・
セル３００の状態を強制的に変え、記憶されている値が
保持されるようにしなければならない。これを行わない
と、セル３００は書込み動作中に書き込まれた値をラッ
チすることができなくなる可能性がある。

【００２６】差動メモリ・セルは一般に、電荷ポンプや
基準信号などの特別な支持回路を使用せずに、読取り動
作時にセル安定性を維持し、書込み動作時に値をラッチ
できるように構成されている。通常の支持回路を使用す
る書込み動作の場合、シングル・エンド・メモリ・セル
は、書き込まれた値をラッチすることができない可能性
がある。図４に、従来技術のシングル・エンド単一ポー
ト・セルの１つの例を示す。図４で、セル４００に書き
込まれた値をラッチすることができないのは、パス・ゲ
ート・トランジスタ４５０のコンダクタンス（高抵抗）
がトランジスタ４１０に比べて低いことによる。

【００２７】図２の従来技術の差動メモリ・セル２００
を参照すると、トランジスタ２１０のゲート幅／長さ比
とトランジスタ２５０のゲート幅／長さ比の比率は、約
１．５ないし２．０の範囲である。トランジスタ２２０
のゲート幅／長さ比とトランジスタ２６０のゲート幅／
長さ比の比率は、トランジスタ２５０のゲート幅／長さ
比とトランジスタ２１０のゲート幅／長さ比の比率とほ
ぼ同じである。パス・ゲート（すなわち２５０）の有効
幅／長さ比を上回るプルダウン素子またはラッチ素子
（すなわち２１０）の幅／長さ比を、メモリ・セルのベ
ータ比と呼ぶ。これを代数で表すと、セル２００の場合
は（（Ｗ₂₁₀／Ｌ₂₁₀）／（Ｗ₂₅₀／Ｌ₂₅₀））に等しい。
トランジスタ２１０および２５０が同じゲート長で構成
されている場合、ベータ比は単純にゲート幅の比（すな
わちＷ₂₁₀／Ｗ₂₅₀）である。図２には２つのパス・ゲー
ト（２５０、２６０）と２つのプルダウン素子（２１
０、２２０）が図示されているが、セルは一般に対称に
なっているため、セルにはベータ比が１つしかない。言
い換えると、負荷素子２４０と２３０の特性は同じであ
り、トランジスタ２１０および２５０の幅、長さ、およ
び動作特性はそれぞれトランジスタ２２０および２６０
と同じである。したがって、従来技術のセル２００のベ
ータ比は一般に、１．５ないし２．０の範囲である。抵
抗負荷を使用する従来技術のセルのベータ比は、一般に
２．５ないし３．０の範囲である。言い換えると、抵抗
負荷を使用した場合、従来技術の差動セル２００では、
トランジスタ２１０および２２０のゲート幅／長さ比
は、最大でそれぞれトランジスタ２５０および２６０の
３倍までである。図４のシングル・エンド・セル４００
で１．５ないし２．０のベータ比を用いると、書込み動
作中にセルに書き込まれた値を正常にラッチすることが
できなくなる可能性がある。

【００２８】セル４００で値を正常にラッチできないと
いう問題を克服するための１つの方法は、ワード線ブー
スト回路を使用して書込み動作中にトランジスタ４５０
のコンダクタンスを増大させる（抵抗を小さくする）こ
とである。トランジスタ４５０のコンダクタンスを増大
させると、単一のビット線４７２を使用する書込み動作
が可能になる。ワード線４７４にＶｃｃを超える電圧を
加えると、トランジスタ４５０のコンダクタンスは増大
する。読取り動作時には、ワード線４７４に定常電圧
（たとえばＶｃｃ）が加えられ、セルは読取り動作のた
めに安定を保つ。

【００２９】他の方法は、メモリ・セル４００のベータ
比を、一般的な差動メモリ・セルのものから変える方法
である。たとえば、メモリ設計者は、入力パス・ゲート
・トランジスタ４５０のサイズを、４１０および４２０
のサイズの２倍にすることもできる。トランジスタ４５
０のサイズをトランジスタ４１０および４２０に対して
２倍にすることによって、メモリ設計者はメモリ・セル
のベータ比を約０．５まで小さくしたことになる。これ
によって、通常の支持回路と定常ワード線電圧（たとえ
ばＶｃｃ）を使用する書込み動作が可能になる。しか
し、パス・ゲート４５０の抵抗を下げると、一般に、メ
モリ・セルが読取り動作について不安定になる。言い換
えると、読取り動作によって、セルは記憶されている値
を失う。セルの安定性は、読取り動作時のパス・ゲート
・トランジスタ４５０のコンダクタンスを小さくするこ
とによって維持することができる。パス・ゲート・トラ
ンジスタ４５０のコンダクタンスは、読取り動作時にワ
ード線４７４上でＶｃｃより低い電圧を用いることによ
って小さくすることができる。

【００３０】シングル・エンド単一ポート・セル４００
の読取りまたは書込みの問題を克服するために適用され
るこれらの方法は、図３に示すシングル・エンド・デュ
アル・ポート・メモリ・セル３００にも拡大することが
できる。したがって、メモリ・セル設計者は、従来技術
の差動メモリ・セルと同様のベータ比を維持すること
も、より低いベータ比のセルを設計することもできる。
それに応じて、設計者は書込み動作または読取り動作の
ための支持回路を修正する必要がある。

【００３１】第１のポート３７０からメモリ・セル３０
０の読取り動作を実行するには、ワード線３７４を論理
高レベルに設定する。セル３００が従来技術の差動メモ
リ・セルと同様のベータ比を持つように設計する場合
は、ワード線電圧を約Ｖｃｃとする必要がある。そうで
はなくセル３００をより低いベータ比で設計する場合
は、支持回路はワード線３７４電圧としてＶｃｃより低
い電圧を供給する必要がある。これによって、ビット線
パス・ゲート・トランジスタ３５０がオンになり、セル
３００からビット線３７２にデータ・ビットを伝送でき
るようになる。第１のポートについて正論理方式を用い
ると仮定すると、セル３００に論理「１」が入っていれ
ば、トランジスタ３４０および３２０はオンになってお
り、トランジスタ３３０および３１０はオフにである。
トランジスタ３４０がオンでトランジスタ３１０がオフ
になっているため、ビット線３７２にノード３５１から
ほぼＶｃｃの電圧が加えられる。

【００３２】セル３００に論理「０」が入っている場
合、トランジスタ３１０および３３０はオンで、トラン
ジスタ３２０および３４０はオフである。トランジスタ
３１０がオンでトランジスタ３４０がオフであるため、
ビット線３７２にノード３５１からほぼＶｓｓの電圧が
加えられる。

【００３３】第２のポートから実行される読取り動作も
同様であるが、メモリ・セルが第１のポートに対して正
論理として参照される点が異なる。第２のポート３８０
からセル３００の読取り動作を実行するには、ワード線
３８４を論理高レベルに設定する。これによって、ビッ
ト線パス・ゲート・トランジスタ３６０がオンになり、
セル３００からビット線３８２にデータ・ビットを伝送
できるようになる。第１のポートに対して正論理方式を
用いると仮定すると、第１のポートから読取り動作を行
うときと同様に、セル３００に論理「１」が入っている
場合にトランジスタ３４０および３２０はオンになりト
ランジスタ３３０および３１０はオフになる。トランジ
スタ３２０がオンでトランジスタ３３０がオフであるた
め、ビット線３８２にほぼＶｓｓの電圧が加えられるこ
とになる。Ｖｓｓは論理「０」を表すので、メモリ・セ
ル３００の内容を正確に表すために、メモリ・アレーの
支持回路はビット線３８２からのデータを反転させなけ
ればならない。前述のように、反転論理を、セル単位で
はなく第２のデバイス・ポートで備えることもできる。
また他の実施形態では、反転論理をビット線のグループ
など、中間レベルで利用することもできる。

【００３４】以下に、書込み動作を実行する１つの方式
を説明する。ポート３７０への書込み動作を実行するた
めに、ワード線３７４を論理高レベルに上げる。セル３
００を典型的な差動メモリ・セル・ベータ比を用いて設
計する場合、ワード線３７４の電圧は、Ｖｃｃを超える
必要がある。それ以外の場合は、セル３００をより小さ
いベータ比になるように設計する場合には、ワード線３
７４はほぼＶｃｃとなる。これによって、ビット線パス
・ゲート・トランジスタ３５０は十分なコンダクタンス
によってオンになることができ、書き込むデータ・ビッ
トをビット線３７２からセル３００に伝送することがで
きるようになる。セル３００に現在、論理レベル「０」
（ノード３５１の電圧はほぼＶｓｓ）が記憶されている
と仮定すれば、セル３００に論理レベル「１」を書き込
む場合、ビット線３７２上の論理「高」電圧によって、
ノード３５１の電圧が上がり始める。ノード３５１の電
圧が上がると、ＰＭＯＳトランジスタ３３０のコンダク
タンスが減少し、ＮＭＯＳトランジスタ３２０のコンダ
クタンスが増大する。これによってノード３６１の電圧
が下がる。ノード３６１の電圧が下がると、ＮＭＯＳト
ランジスタ３１０のコンダクタンスが減少し、ＰＭＯＳ
トランジスタ３４０のコンダクタンスが増大する。ＮＭ
ＯＳトランジスタ３１０のコンダクタンスが減少する
と、ノード３５１の電圧が上がる。したがって、正帰還
サイクルが確立され、その状態は、トランジスタ３１０
および３３０がオフになりトランジスタ３２０および３
４０がオンになるまで続き、ノード３５１がほぼＶｃｃ
の電圧レベルでラッチされる。同様に、ノード３６１は
ほぼＶｓｓの電圧レベルでラッチされる。この動作の前
にセルに「１」が記憶されていたとすれば、ノード３５
１は単にほぼＶｃｃのレベルを維持するだけである。セ
ルの直前の状態に関係なく、セル３００は今度は論理
「１」状態にラッチされ、ビット線３７２に加えられる
電圧はほぼＶｃｃになる。

【００３５】メモリ・セル３００へのこの書込み方法が
適切に機能するようにするには、パス・ゲート・トラン
ジスタ３５０の「オン」抵抗（ソース対ドレイン抵抗）
を３１０の「オン」抵抗より小さくなるようにする。同
じ関係は、パス・ゲート・トランジスタ３６０とトラン
ジスタ３２０の「オン」抵抗についても当てはまる。こ
れによって、典型的な支持回路とワード線電圧（Ｖｃ
ｃ）を使用したメモリ・セル３００への書込みが可能に
なる。他の実施形態では、標準差動メモリ・セルと同じ
ベータ比を維持することもできる。前述のように、これ
には書込み動作中にワード線３７４または３８４にＶｃ
ｃを超える電圧を加える支持回路が必要である。

【００３６】トランジスタ３３０および３４０（または
他の実施形態では抵抗負荷素子）は、メモリ設計者が決
めた漏れ制約を満たすと同時に、セル安定性を保証する
のに十分な大きさである。１つの実施形態として、それ
ぞれ、ＮＭＯＳトランジスタ３１０および３２０の「オ
ン」抵抗の約２倍の「オン」抵抗を持つＰＭＯＳトラン
ジスタ３４０および３３０が考えられる。図５に図示す
るような他の実施形態では、それぞれトランジスタ５１
０および５２０の「オン」抵抗の２倍の抵抗を持つ抵抗
負荷素子５４０および５３０を組み込むこともできる。

【００３７】図３に戻ると、ポート３７０に論理「０」
を書き込むプロセスは、論理「１」を書き込むプロセス
と同様である。ワード線３７４を論理高レベルに上げ
て、ビット線３７２からセル３００にデータ・ビットを
伝送できるようにする。メモリ・セル３００を典型的な
差動メモリ・セル・ベータ比を用いて設計する場合、ワ
ード線３７４電圧はＶｃｃを超える必要がある。そうで
はなく、より小さいベータ比を持つようにメモリ・セル
３００を設計する場合には、ワード線３７４電圧はほぼ
Ｖｃｃである。これによって、ビット線パス・ゲート・
トランジスタ３５０が十分なコンダクタンスによってオ
ンになり、書き込むデータ・ビットをビット線３７２か
らセル３００に伝送できるようになる。セル３００に現
在、論理レベル「１」が記憶されていると仮定すると
（ノード３５１の電圧はほぼＶｃｃ）、セル３００に論
理レベル「０」を書き込む場合、ビット線３７２上の論
理「低」電圧によってノード３５１の電圧が低下し始め
る。ノード３５１の電圧が下がると、ＰＭＯＳトランジ
スタ３３０のコンダクタンスが増大し、ＮＭＯＳトラン
ジスタ３２０のコンダクタンスが減少する。これによっ
てノード３６１の電圧が上がる。ノード３６１の電圧が
上がると、ＮＭＯＳトランジスタ３１０のコンダクタン
スが増大し、ＰＭＯＳトランジスタ３４０のコンダクタ
ンスが減少する。ＮＭＯＳトランジスタ３１０のコンダ
クタンスが増大するにつれて、ノード３５１の電圧は低
下する。したがって、正帰還サイクルが確立され、その
状態が、トランジスタ３１０および３３０がオンになり
トランジスタ３２０および３４０がオフになるまで維持
され、ノード３５１がほぼＶｓｓの電圧レベルでラッチ
される。同様に、ノード３６１はほぼＶｃｃの電圧レベ
ルでラッチされる。この動作の前にセルに「０」が記憶
されていたとすれば、ノード３５１は単にほぼＶｓｓの
レベルを維持することになる。セルの直前の状態に関係
なく、セル３００は今度は論理「０」状態にラッチさ
れ、ビット線３７２に加えられる電圧はほぼＶｓｓにな
る。

【００３８】ポート３８０への書込み動作を実行するプ
ロセスでは、ワード線３８４を論理高レベルに上げて、
ビット線３８２からセル３００にデータ・ビットを伝送
できるようにする必要がある。メモリ・セルがポート３
７０に対して正の論理に基づいているため、ポート３８
０に書き込むデータを反転させなければならない。たと
えば、メモリ・デバイスの第２のポートに論理「１」を
書き込むときは、アレーの支持回路は信号を反転させ
て、セル３００のポート３８０に論理「０」が提示され
るようにしなければならない。セル３００に現在、論理
レベル「０」が記憶されていると仮定すると（ノード３
６１の電圧はほぼＶｃｃ）、ビット線３８２上の論理
「低」電圧によって、ノード３６１の電圧が下がり始め
る。この時点から、セルはポート３７０に「１」が書き
込まれた場合と同様に動作する。ノード３６１の電圧が
下がると、ＰＭＯＳトランジスタ３４０のコンダクタン
スが増大し、ＮＭＯＳトランジスタ３１０のコンダクタ
ンスが減少する。これによってノード３５１の電圧が上
がる。ノード３５１の電圧が上がると、ＮＭＯＳトラン
ジスタ３２０のコンダクタンスが増大し、ＰＭＯＳトラ
ンジスタ３３０のコンダクタンスが減少する。ＮＭＯＳ
トランジスタ３２０のコンダクタンスが増大すると、ノ
ード３６１の電圧が下がる。したがって、正帰還サイク
ルが確立され、トランジスタ３１０および３３０がオフ
になりトランジスタ３２０および３４０がオンになるま
で続いて、ノード３６１がほぼＶｓｓの電圧レベルでラ
ッチされる。同様に、ノード３５１はほぼＶｃｃの電圧
レベルでラッチされる。この動作の前にセルに「１」が
記憶されていた場合、ノード３６１は単にほぼＶｓｓの
レベルを維持することになる。セルの直前の状態に関係
なく、セル３００は今度は論理「１」状態にラッチされ
る。

【００３９】メモリ・デバイスの第２のポートを使用し
て論理「０」を記憶するために、ポート３８０を使用す
る動作も、支持回路によってデータ・ビットを反転し、
ビット線３８２によって論理「１」がセルに伝送される
ようにすることで同様に実行される。

【００４０】各ポートで読取り動作と書込み動作が可能
なデュアル・ポート・メモリ・セルをデュプレックス・
セルと呼ぶ。デュプレックス・デュアル・ポート・メモ
リ・セルでは、各ポートで書込み動作と読取り動作が行
われるため、各ポートに関連する素子についての対称性
が重要である。デュプレックス・セルに非対称を採用す
ると、各ポートの読取り能力または書込み能力に相違が
できる可能性がある。

【００４１】メモリ設計者は、パス・ゲート・トランジ
スタ３５０および３６０を、それぞれトランジスタ３１
０および３２０よりも大きく（すなわち抵抗を低く）す
ることができる。より大きなトランジスタ３５０および
３６０を選定することによって、セル３００を読取り動
作について意図的に不安定にし、書込み動作の場合にワ
ード線３７４および３８４上のブースト電圧（すなわち
Ｖｃｃより高い電圧）が不要になる。しかし、読取り動
作の場合には、ワード線３７４および３８４上でより低
い電圧（すなわちＶｃｃより低い電圧）が必要になるこ
とがある。

【００４２】あるいは、メモリ設計者はパス・ゲート・
トランジスタ３５０および３６０をそれぞれトランジス
タ３１０および３２０より小さく（すなわち抵抗を大き
く）することもできる。より小さいトランジスタ３５０
および３６０を選定することによって、読取り動作の場
合、ワード線３７４および３８４上ではＶｃｃより低い
電圧が不要になる。しかし、書込み動作の場合は、ワー
ド線３７４および３８４上でブースト電圧（すなわちＶ
ｃｃより高い電圧）が必要になることがある。

【００４３】ソース対ドレイン抵抗がトランジスタ・ゲ
ート幅と反比例する（固定ゲート長を前提として）た
め、高抵抗素子を可能な限り小さく作り、より小さい素
子のサイズを決めた後で低抵抗素子のサイズを選定する
ことができる。１つの実施形態では、トランジスタ３１
０、３２０、３３０、および３４０を、同じ素子形状寸
法（すなわち等しいゲート幅と等しいゲート長）を持つ
ように選定することができる。パス・ゲート３５０およ
び３６０はそれぞれ、ＮＭＯＳトランジスタ３１０およ
び３２０よりもかなり大きいゲート幅を持つように選定
する。このように、０．５ミクロンの最小形状寸法を可
能にするプロセスを用いることによって、ＰＭＯＳトラ
ンジスタ３３０および３４０のゲート幅を０．５ミクロ
ン、ゲート長を０．５ミクロンとすることができる。パ
ス・ゲート３５０および３６０は、ゲート幅を１．２ミ
クロン、ゲート長を０．５ミクロンとすることができ
る。トランジスタ３１０および３２０は、ゲート幅を
０．５ミクロン、ゲート長を０．５ミクロンとすること
ができる。

【００４４】他の実施形態では、トランジスタ３１０お
よび３２０は１．２ミクロンのゲート幅と０．５ミクロ
ンのゲート長を有するようにすることができる。トラン
ジスタ３５０および３６０と、ＰＭＯＳトランジスタ３
３０および３４０は、それぞれゲート幅を０．５ミクロ
ン、ゲート長を０．５ミクロンにすることができる。

【００４５】いずれの実施形態でも、ビット線の電圧が
Ｖｃｃで、そのビット線に関連するノードがほぼＶｓｓ
の値にラッチされている読取り動作について、セルを安
定に維持するために、パス・ゲート・トランジスタ３５
０および３６０のソース対ドレイン抵抗はトランジスタ
３１０および３２０よりも大きい。前述のように、これ
は素子形状寸法またはワード線電圧によって実現され
る。たとえば、セル３００に「０」が記憶されている場
合、ノード３５１はほぼＶｓｓにラッチされる。したが
って、ワード線３７４によってパス・ゲート３５０が選
択されているときに、ビット線３７２の電圧がほぼＶｃ
ｃであっても、セルの内容は変化しない（すなわちノー
ド３５１はＶｓｓからＶｃｃに変化しない）。しかし、
パス・ゲート３５０または３６０が選択されていると
き、ノードがほぼＶｃｃの値にラッチされ、そのノード
に関連するビット線の電圧がＶｓｓである場合、パス・
ゲート３５０および３６０はセル３００の状態が変化し
ないようにするのに十分な抵抗を有することができな
い。たとえば、ノード３５１がほぼＶｃｃの値にラッチ
され、ビット線３７２の電圧がＶｓｓである場合、ポー
ト３７０からの読取りを実行するときにパス・ゲート３
５０はセル３００の状態が変化しないようにするのに十
分な抵抗を有することができない（すなわちノード３５
１がＶｃｃからＶｓｓに変化する可能性がある）。これ
は、読取り動作時に、対応するワード線をオンにする前
に、読取り動作に使用するビット線にプリチャージして
Ｖｃｃになるようにすることによって回避することがで
きる。

【００４６】図３のシングル・エンド・デュアル・ポー
ト・メモリ・セルでは、ポート３７０と３８０の両方か
ら同時アクセスが可能になる。両方のポートで書込み動
作と読取り動作のいずれかを行うことができるため、セ
ル３００はデュプレックス・セルと呼ばれる。したがっ
て、このメモリ・セルでは両方のポートからの同時読取
り動作が可能である。セル３００には、一方のポートか
らの読取り動作と他方のポートからの書込み動作が同時
にアクセスすることができる。

【００４７】セル３００は、各ポートが異なる値を書き
込もうとしたときには予測可能な動作を行わない可能性
がある。また、一方のポートからの読取り動作を実行す
ると同時に、他方のポートに書込み動作を実行するとき
には、取り出された値が予想した値ではない場合があ
る。しかし、この２つの状況には、いくつかの方法で対
処することができる。１つの方法は、データが正確でな
い可能性があるということを単に無視することである。
もう１つの方法は、これらの状況での同時アクセスをで
きないようにすることによって、このような支持回路の
競合を解決する方法である。

【００４８】図１、図２、および図３を比較すると、い
くつかの利点が明らかになるはずである。図１には、２
つのラッチ・トランジスタ（１１０、１２０）、４つの
ビット線パス・ゲート・トランジスタ（１３０、１４
０、１５０、１６０）、および２つの抵抗負荷（１６２
および１６４）を必要とする従来技術のデュアル・ポー
ト・メモリ・セル１００が図示されている。４つのビッ
ト線パス・ゲートによって、２つの別個の非同期ポート
１７０および１８０から、非同期読取り動作と書込み動
作を行うことができる。それに対して、図３に図示する
実施形態は４つのラッチ・トランジスタと２つのパス・
ゲート・トランジスタしか必要としない。したがって、
デュアル・ポート・セル３００は、より少数のメモリ・
セル構成要素でデュアル・ポート・セル１００の機能を
実現することができる。

【００４９】図１および図２の従来技術のセルと図３の
回路とのもう１つの相違は、図１および図２に示されて
いるのは差動またはデュアル・エンド・メモリ・セル
（１００および２００）であるが、図３に示されている
のはシングル・エンド・メモリ・セル３００であるとい
うことである。メモリ・セルの内容は、一般に、セルに
結合されたセンス増幅器によって検出される。図２にお
いて、メモリ・セルの状態はメモリ・セル２００によっ
てビット線２７２ａに提示される信号と２７２ｂに提示
される相補信号との差を測定することによって検出され
る。したがって、センス増幅器はビット線２７２ａと２
７２ｂとの間の電位差を測定することによって、従来技
術のメモリ・セルの内容を検出する。同様に、図１にお
いて、メモリ・デバイスの状態は、ポート１７０の場合
はビット線１７２ａと１７２ｂとの間の電位差を測定す
るか、またはポート１８０の場合はビット線１８２ａと
１８２ｂとの間の電位差を測定することによって判断さ
れる。しかし図３では、セル３００の状態は、メモリ・
セルによって提示される他の相補信号（たとえば図１の
相補ビット線１７２ｂおよび１８２ｂまたは図２の２７
２ｂ）ではなく、ビット線３７２または３８２上で検知
された電位と基準電圧（たとえばＶｃｃ、Ｖｓｓ、また
は信号用設置）とを比較することによって判断すること
ができる。

【００５０】シングル・エンド・デュアル・メモリ・セ
ルを利用したメモリ・デバイスは、（１）通例は図１に
示すようなデュアル・ポート・セルに付随するアクセス
可能性をもたせることができると同時に、（２）図２に
示すような単一ポート・メモリセル構造で構成されたメ
モリ・デバイスの記憶容量を実現することができる。

【００５１】以上、本発明について特定の実施形態を参
照しながら説明した。しかし、特許請求の範囲に記載さ
れている本発明のより広い精神および範囲から逸脱する
ことなく、本発明に様々な修正および変更を加えること
ができることは明らかであろう。したがって、本明細書
および図面は、限定的なものではなく例示的なものとみ
なされたい。

【図面の簡単な説明】

【図１】１つの従来技術の差動デュアル・ポート・メ
モリ・セルの配線略図である。

【図２】１つの従来技術の差動単一ポート・メモリ・
セルの配線略図である。

【図３】シングル・エンド・デュアル・ポート・メモ
リ・セルの配線略図である。

【図４】従来技術のシングル・エンド単一ポート・メ
モリ・セルの配線略図である。

【図５】シングル・エンド・デュアル・ポート・メモ
リ・セルの他の実施形態の図である。

【図６】シングル・エンド・デュアル・ポート・メモ
リ・セルのアレーの支持回路を示すブロック図である。

【符号の説明】

２３０、２４０負荷素子２７４、３７４、３８４、４７４ワード線３１０、３５０、３６０ＮＭＯＳトランジスタ３３０、３４０ＰＭＯＳトランジスタ３５１、３６１ノード３７０第１のポート３８０第２のポート５３０、５４０抵抗負荷素子６００、７００支持回路６１０シングル・エンド・デュアル・ポート・メモリ
・セルのアレー６２２データ入力バッファ６２４、７２４パッドドライバ６３４反転センス増幅器７３４反転シングル・エンド・センス増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ステファン・ピイ・シウィクアメリカ合衆国 95128 カリフォルニア州・サンホゼ・コリーアヴェニュ・ 2376

Claims

【特許請求の範囲】

【請求項１】第１および第２のポートを備え、第１お
よび第２のポートのいずれか一方から受け取ったデータ
のビットを記憶することができ、同時に第１および第２
のポートが、記憶されているビットを検出することがで
きるシングル・エンド・デュアル・ポート・メモリ・セ
ル。
【請求項２】第１および第２のポートがそれぞれワー
ド線とビット線とに接続され、第１のポートのワード線
が第２のポートのワード線へ接続されていない請求項１
記載のシングル・エンド・デュアル・ポート・メモリ・
セル。
【請求項３】ａ）第１の端子が第１の電圧レベルを受
け取れるように結合されている第１のタイプの第１のト
ランジスタと、ｂ）第１の端子が第１のトランジスタの第１の端子に結
合され、第２の端子が第１のトランジスタのゲートに結
合され、ゲートが第１のトランジスタの第２の端子に結
合されている第１のタイプの第２のトランジスタと、ｃ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第１のトランジスタの第２の端
子に結合されている第１の負荷素子と、ｄ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第２のトランジスタの第２の端
子に結合されている第２の負荷素子と、ｅ）第１の端子が第１のトランジスタの第２の端子に結
合され、第２の端子が第１のポートを形成している第１
のパス・ゲート・トランジスタと、ｆ）第１の端子が第２のトランジスタの第２の端子に結
合され、第２の端子が第２のポート・ビット線に結合さ
れた第２のポートを形成し、ゲートが第２のポート・ワ
ード線に結合され、第２のトランジスタのゲートの幅対
長さの比を第２のパス・ゲート・トランジスタのゲート
の幅対長さの比で割ることによって決まる第２の数が約
１．５と４．０の間の範囲になるように第２のパス・ゲ
ート・トランジスタおよび第２のトランジスタを選定し
た第２のパス・ゲート・トランジスタとを備えるメモリ
・セル。
【請求項４】ａ）第１のデバイス・ポートと、ｂ）第２のデバイス・ポートと、ｃ）第１および第２のデバイス・ポートのいずれか一方
から受け取ったデータのビットをアレーの選択されたメ
モリ・セルに記憶することができ、第１および第２のデ
バイス・ポートがアレーの選択されたメモリ・セル内に
記憶されているビットを同時に検出することができる、
第１および第２のデバイス・ポートに結合されたシング
ル・エンド・デュアル・ポート・メモリ・セルのアレー
とを備えるデュアル・ポート・メモリ・デバイス。
【請求項５】検出動作がほぼ同時に行われたとき、記
憶動作を妨げる支持回路を有する請求項４記載のシング
ル・エンド・デュアル・ポート・メモリ・セル。
【請求項６】ａ）第１の端子が第１の電圧レベルを受
け取れるように結合されている第１のタイプの第１のト
ランジスタと、ｂ）第１の端子が第１のトランジスタの第１の端子に結
合され、第２の端子が第１のトランジスタのゲートに結
合され、ゲートが第１のトランジスタの第２の端子に結
合されている第１のタイプの第２のトランジスタと、ｃ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第１のトランジスタの第２の端
子に結合されている第１の負荷素子と、ｄ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第２のトランジスタの第２の端
子に結合されている第２の負荷素子と、ｅ）第１の端子が第１のトランジスタの第２の端子に結
合され、第２の端子が第１のポート・ビット線に結合さ
れた第１のポートを形成し、ゲートが第１のポート・ワ
ード線に結合されている第１のパス・ゲート・トランジ
スタと、ｆ）その第１の端子が第２のトランジスタの第２の端子
に結合され、第２の端子が第２のポート・ビット線に結
合された第２のポートを形成し、ゲートが第２のポート
・ワード線に結合され、第１のトランジスタのゲートの
幅対長さの比を第１のパス・ゲート・トランジスタのゲ
ートの幅対長さの比で割ることによって決まる第１の数
が第２のトランジスタのゲートの幅対長さの比を第２の
パス・ゲート・トランジスタのゲートの幅対長さの比で
割ることによって決まる第２の数とほぼ等しくなるよう
に、第２のパス・ゲート・トランジスタおよび第２のト
ランジスタを選定した、第２のパス・ゲート・トランジ
スタとを備えるメモリ・セル。
【請求項７】１．５未満のベータ率を有するシングル
・エンド・デュアル・ポート・メモリ・セルに記憶され
た値を読み取る方法であって、ａ）メモリ・セルの選択されたポートに関連するワード
線を選択するステップであって、そのワード線はメモリ
・セルとビット線との交信を制御するためにゲート・デ
バイスに結合され、ゲート・デバイスが第１のワード線
電圧で第１のコンダクタンスを有し、第２のワード線電
圧で第２のコンダクタンスを有し、前記第２のコンダク
タンスが第１のコンダクタンスよりも小さいステップ
と、ｂ）第２のワード線電圧とほぼ等しい選択電圧を、ワー
ド線に加えるステップと、ｃ）ビット線から値を取り出すステップとを含む方法。