KR20000062509A - 고속 독출동작이 가능한 반도체 기억장치 - Google Patents

Abstract

반도체 기억장치가 메모리셀매트릭스부, 기준메모리셀매트릭스부 및 센스회로를 포함한다. 상기 메모리셀매트릭스부는 제1 매트릭스에 배치된 메모리셀들을 포함한다. 메모리 셀들 중의 하나가 어드레스신호에 기초하여 선택되면, 이 선택된 메모리 셀의 저장데이터에 대응하는 독출데이터신호가 출력된다. 상기 기준메모리셀매트릭스부는 제2 매트릭스에 배치된 기준메모리셀들을 포함하며, 선택메모리셀로부터의 독출데이터신호에 대한 기준데이터신호를 출력한다. 상기 센스회로는 메모리셀매트릭스부로부터의 독출데이터신호와 기준메모리셀매트릭스부로부터의 기준데이터신호에 기초하여 저장데이터를 판정한다. 이 때, 기준메모리셀매트릭스부는, 기준데이터신호가 데이터독출신호와 거의 동기되도록 보이게, 기준데이터신호를 센스회로에 출력한다.

Description

고속 독출동작이 가능한 반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE IN WHICH HIGH SPEED READING OPERATION IS POSSIBLE}

본 발명은 반도체 메모리장치에 관한 것이다.

ROM (Read Only Memory) 이나 EPROM (Erasable and Programmable Read Only Memory) 과 같은 반도체 메모리장치들은 2진값 또는 다중값 형태로 메모리셀 트랜지스터에 데이터를 저장할 수 있다. 이 반도체 메모리장치들에서는, 복수개의 메모리셀 트랜지스터들이 행렬 형태로 배치된다. 즉, 상기 복수의 메모리셀들은 종방향으로는 워드선 (word line) 에 접속되고 횡방향으로는 디지트선 (digit line) 에 접속된다. 메모리셀로부터 저장데이터가 독출될 경우에는, 어드레스신호에 의해 결정된 디지트선과 워드선에 바이어스 전압이 인가된다. 이러한 식으로, 메모리셀에 흐르는 전류량이 판정되고 저장데이터가 독출된다.

종래의 반도체 기억장치에서, 각 메모리셀 트랜지스터는 소자분리영역에 의해 분할된다. 메모리셀 트랜지스터의 소스는 접지되고, 그 게이트는 워드선에 접속되며, 그 드레인은 디지트선에 접속된다. 이러한 구조로, 독출회로의 구조를 단순화할 수 있다. 그러나, 메모리셀마다 메모리셀 트랜지스터의 드레인의 접촉이 이루어져야 하기 때문에, 이러한 구조가 칩면적의 감소에는 적합하지 않다.

이러한 문제를 해결하기 위하여, 가상접지 시스템의 메모리셀의 배치가 제안된다. 복수개의 메모리셀 트랜지스터들이 행렬 형태로 배치된 이러한 시스템의 반도체 기억장치에서, 메모리셀 트랜지스터의 소스 또는 드레인은 디지트선들과 공통접속된다. 또한, 메모리셀 트랜지스터의 소스 또는 드레인은 인접하는 메모리셀 트랜지스터의 소스 또는 드레인에 접속된다. 이러한 방식으로, 드레인 접속수 또는 소스 접속수를 감소시켜 칩 면적을 감소시킬 수 있다.

가상접지 시스템에서 메모리셀로부터 저장데이터가 독출될 경우, 상술한 바와 같이, 어드레스신호에 의해 결정된 선택 (selected) 디지트선과 선택워드선에 바이어스 전압이 인가된다. 이 때 메모리셀에 흐르는 전류량이 센스증폭기에 의해 감지되어 저장데이터가 독출된다. 그러나, 메모리셀이 접속되어 있는 선택디지트선은 그 메모리셀과 동일한 선택워드선에 접속되어 있는 인접하는 메모리셀과도 접속된다. 즉, 선택디지트선 확산배선에 인가된 바이어스 전압이 독출 동작을 위한 메모리셀 뿐만 아니라 인접하는 메모리셀에도 인가된다, 따라서, 비선택디지트선 확산배선을 통하여 인접하는 메모리셀에도 독출전류가 흐르게 된다. 그 결과, 반도체 기억장치가 잘못된 데이터를 출력하게 된다. 따라서, 비선택디지트선 확산배선이 선택디지트선 확산배선과 동일한 레벨로 프리차지될 필요가 있게 된다.

도 1 은 종래의 반도체 기억장치의 블록도를 나타낸다. 도 1 을 참조하여 반도체 기억장치의 구조 및 동작을 설명하기로 한다.

종래, ROM 과 EPROM 과 같은 반도체 기억장치는 어드레스 버퍼 (51), Y 디코더 (52), Y 선택기 (53), 뱅크 디코더 (54), X 디코더 (55), 가상접지 (GND) 선택기 (56), 프리차지회로 (precharging circuit; 60), 기준 (reference) 메모리셀 선택부 (61), 센스회로 (sensing circuit; 62), 래치회로 (63), 출력버퍼 (64), 제어신호 버퍼회로 (65), 어드레스 천이 검출회로 (66), 및 방전제어회로 (67) 로 구성되어 있다. 메모리셀 매트릭스 (59) 는 메모리셀 어레이 (58) 와 뱅크선택기 (57) 로 구성되어 있다.

어드레스 버퍼 (51) 는 마이크로프로세서와 같은 외부장치로부터 공급된 어드레스신호 (AD) 를 일단 유지한 다음, X 디코더 (55), Y 디코더 (52), 뱅크 디코더 (54), 가상접지선택기 (56) 및 어드레스 천이 검출회로 (66) 로 출력시킨다. X디코더 (55) 는 어드레스신호 (AD) 를 디코딩하고 워드선선택신호들 (W00 내지 W63) 중의 하나를 선택하여 메모리셀 어레이 (58) 의 1개 행의 메모리셀들을 독출 및 기록 인에이블 상태로 설정한다. Y 디코더 (52) 는 어드레스신호 (AD) 를 디코딩하고 Y 디코딩 신호를 Y 선택기 (53) 로 공급한다. Y 디코더 (53) 는 Y 디코딩 신호에 응답하여 디지트선들 (D0 내지 D4) 중의 하나를 선택하고, 메모리셀 어레이 (58) 의 1개 열의 메모리셀을 독출 인에이블 상태로 설정한다. 또한, Y 선택기 (53) 는 센스회로 (62) 및 프리차지회로 (60) 에 의해 소정의 바이어스전압을 선택디지트선들 (D0 내지 D4) 에 인가한다.

뱅크 디코더 (54) 는 어드레스신호 (AD) 를 디코딩하고 뱅크선택신호들 (BS1 내지 BS6) 중의 하나를 뱅크선택기 (57) 로 공급한다. 뱅크선택기 (57) 는 뱅크선택신호들 (BS1 내지 BS6) 에 의해, 메모리셀 어레이 (58) 의 소정의 디지트선 확산배선 (도시되지 않음) 을 센스회로 (62), 프리차지회로 (60) 및 가상접지선택기 (56) 에 접속시키거나 접속해제한다. 도 1 에서는 뱅크선택기 (57) 가 메모리셀 매트릭스 (59) 상에 집합적으로 도시되어 있음에 주목하자. 그러나, 후에 설명되겠지만 뱅크선택기 (57) 는 제1 뱅크선택기와 제2 뱅크선택기로 분리된다. 제1 뱅크선택기는 메모리셀 어레이 (58) 의 센스회로 (62) 와 프리차지회로 (60) 로의 접속을 선택하고, 제2 뱅크선택기는 메모리셀 어레이 (58) 의 센스회로 (62) 와 가상접지선택기 (56) 로의 접속을 선택한다. 가상접지선택기 (56) 는 어드레스 버퍼 (51) 로부터 어드레스신호 (AD) 에 의해서 메모리셀 매트릭스 (59) 와 접속된 가상접지선들 (VG1 내지 VG3) 중의 하나를 선택하여 여기에 접지전위 (GND) 또는 전원전위 (Vcc) 를 인가한다.

메모리셀 매트릭스 (59) 는 메모리셀 어레이 (58) 와 뱅크선택기 (57) 로 구성되어 있다. 메모리셀 어레이 (58) 는 행렬 형태로 배치된 복수개의 메모리셀로 구성되며, 어드레스신호 (AD) 에 의해서 선택메모리셀로부터 저장 데이터가 독출된다. 프리차지회로 (60) 는 메모리셀 매트릭스 (59) 의 선택메모리셀의 위치에 따라 비선택메모리셀에 바이어스전압을 인가한다. 그 결과, 선택메모리셀을 통과하는 전류가 비선택메모리셀을 통과하는 것을 방지할 수 있게 된다. 이와 같이, 저장데이터가 독출될 수 있다. 프리차지신호 (PC) 는 어드레스신호 (AD) 에 의해 Y 선택기 (53) 에 의한 스위칭 동작을 통하여 프리차지회로 (60) 로부터 선택디지트선으로 공급된다.

기준메모리셀 선택부 (61) 는, 메모리셀 매트릭스 (59) 의 선택메모리셀로부터 저장데이터가 독출될 경우에 독출 디지트선을 구분하는 데 사용되는 기준디지트선신호 (DGR) 를 발생시킨다. 센스회로 (62) 는 기준메모리셀 선택부 (61) 로부터 출력된 기준디지트선신호 (DGR) 와, 메모리셀 매트릭스 (59) 로부터 출력된 디지트선신호 (DG) 를 비교한다. 이와 같이, 센스회로 (62) 는 메모리셀 매트릭스 (59) 의 선택메모리셀에 저장된 저장데이터를 판정하고 센스출력신호 (SO) 를 래치회로 (63) 로 출력한다. 제어신호버퍼회로 (65) 는 마이크로프로세서와 같은 외부장치로부터 공급된 출력 인에이블신호 (OE), 칩 선택신호 (CE) 및 독출지시신호 (RD) 에 의해 반도체 기억장치에 사용되는 다양한 제어신호들을 발생시킨다. 도 1 에서는, 칩 선택신호 (CE) 만이 도시되어 있다.

어드레스 천이 검출회로 (66) 는, 칩 선택신호 (CE) 가 로우레벨에 있을 경우에 어드레스신호 (AD) 가 변화되었음을 검출한다. 이 때, 어드레스 천이 검출회로 (66) 는 소정의 타이밍에서 어드레스 천이신호 (AT1 및 AT2) 를 출력한다. 칩 선택신호 (CE) 가 하이레벨에 있으면, 어드레스 천이 검출회로 (66) 는, 어드레스신호 (AD) 가 변화되었음을 검출하더라도 어드레스 천이 신호들 (AT1 및 AT2) 을 출력하지 않는다. 어드레스 천이 검출회로 (66) 는, 클록신호가 외부에서 공급될 경우에 어드레스 천이 대신에 클록신호의 천이에 따라서 타이밍 신호들을 발생시킬 수도 있음에 주목해야 한다.

래치회로 (63) 는 어드레스 천이신호 (AT1) 의 상승에지에서, 센스회로 (62) 에 의해 검출되고 선택메모리셀로부터 독출된 센스출력신호 (SO) 를 래치하여 출력버퍼 (64) 로 출력한다. 출력버퍼 (64) 는 래치회로 (63) 에 의해 래치된 센스출력신호를 마이크로프로세서와 같은 외부장치에 데이터 출력신호 (DOUT) 로서 출력한다. 방전제어회로 (67) 는 어드레스 천이신호 (AT2) 의 하이레벨 동안에 디지트선과 가상접지선과 같은 선택메모리셀에 접속된 다양한 부분들에 축적된 전하를 방전시킨다.

이하, 도 2 를 참조하여 센스회로 (62) 의 구조를 상세하게 설명한다.

센스회로 (62) 는 차동증폭회로 (68), 독출검출부 (69) 및 기준검출부 (70) 로 구성되어 있다. 차동증폭회로 (68) 는 2개의 입력단자를 가지며, 독출검출부 (69) 로부터의 출력전압과 기준검출부 (70) 로부터의 출력전압을 비교하여 선택메모리셀의 저장데이터를 판단한다.

독출검출부 (69) 는 디지트선 (78) 에 독출용 바이어스전압을 인가한다. 또한, 독축검출부 (69) 는 디지트선 (78) 과 선택메모리셀을 흐르는 독출전류를 독출전압으로 변환하여 차동증폭회로 (68) 로 출력한다. 기준검출부 (70) 는 기준디지트선 (79) 에 바이어스전압을 인가한다. 또한, 기준검출부 (70) 는 기준디지트선 (79) 과 기준메모리셀을 흐르는 기준전류를 기준전압으로 변환하여 차동증폭회로 (68) 로 출력한다.

방전제어회로 (67) 는 디지트선들 (DG) 과 기준디지트선들 (DGR) 에 접속되어 있다. 따라서, 디지트선들 (DG) 과 기준디지트선들 (DGR) 은 선택메모리셀로부터 독출동작이 개시되기 전에 초기화된다. 방전제어회로 (67) 는 2개의 N채널 MOS 트랜지스터 (77) 로 구성된다. 각 트랜지스터 (77) 의 드레인들은 디지트선들 (DG; 78) 과 기준디지트선들 (DGR; 79) 에 접속되며, 각 소스는 둘다 접지된다. 또한, 어드레스 천이신호 (AT2) 는 트랜지스터 (77) 의 게이트에 공급된다. 어드레스 천이신호 (AT2) 가 하이레벨에 있을 경우, 트랜지스터 (77) 는 턴온되어 디지트선들 (DG; 78) 과 기준디지트선들 (DGR; 79) 을 0 V 로 설정한다. 어드레스 천이신호 (AT2) 가 로우레벨에 있을 경우, 트랜지스터 (77) 는 턴오프되어 부동 상태로 설정된다.

독출 검출부 (69) 는 P채널 MOS 트랜지스터 (71), N채널 MOS 트랜지스터 (72), 2개의 N채널 MOS 트랜지스터 (73 및 74), P채널 MOS 트랜지스터 (75) 및 P채널 MOS 트랜지스터 (76) 로 구성되어 있다. P채널 MOS 트랜지스터 (71) 는 차동증폭회로 (68) 와 접속된 드레인과 게이트를 구비한다. N채널 MOS 트랜지스터 (72) 는 P채널 MOS 트랜지스터 (71) 의 드레인에 접속된 드레인 및 디지트선 (DG; 78) 에 접속된 소스를 구비한다. 2개의 N채널 MOS 트랜지스터 (73 및 74) 는 N채널 MOS 트랜지스터 (72) 의 게이트에 접속된 드레인 및 접지전위 (GND) 에 접속된 소스를 구비한다. P채널 MOS 트랜지스터 (75) 는 N채널 MOS 트랜지스터 (72) 의 게이트에 접속된 드레인 및 N채널 MOS 트랜지스터 (73) 의 게이트에 접속된 게이트를 구비한다. P채널 MOS 트랜지스터 (76) 는 P채널 MOS 트랜지스터 (75) 의 소스에 접속된 드레인 및 N채널 MOS 트랜지스터 (74) 의 게이트에 접속된 게이트를 구비한다. 센스 인에이블신호 (SE) 는 트랜지스터 (74 및 76) 의 게이트에 공급된다. 트랜지스터들 (72, 73 및 75) 은 소정의 독출용 바이어스전압을 발생시키고 트랜지스터 (72) 는 이 독출용 바이어스전압을 소스로부터 디지트선 (DG; 78) 으로 인가한다. 트랜지스터 (71) 는 정전류회로의 부하회로로서의 기능을 하며, 디지트선 (DG; 78) 에 흐르는 독출전류를 독출전압으로 변환하고 이 독출전압을 차동증폭회로 (68) 로 출력한다.

센스 인에이블신호 (SE) 가 하이레벨에 있을 경우, 트랜지스터 (76) 는 턴오프되고 트랜지스터 (74) 는 턴온된다. 그 결과, 전원전압 (Vdd) 이 트랜지스터 (75) 의 드레인에 인가되지 않아, 트랜지스터 (74) 의 드레인이 로우레벨로 된다. 따라서, 트랜지스터 (72) 가 턴오프되어, 디지트선 (78) 으로의 독출용 바이어스전압의 공급이 중단되게 된다.

이와는 반대로, 센스 인에이블신호 (SE) 가 로우레벨에 있을 경우에는, 트랜지스터 (76) 는 턴온되고 트랜지스터 (74) 는 턴오프된다. 그 결과, 전원전압 (Vdd) 이 트랜지스터 (75) 의 소스에 인가되어, 트랜지스터들 (72, 73 및 75) 이 독출용 바이어스전압을 발생시키고 트랜지스터 (72) 의 소스로부터 디지트선 (78) 으로의 독출용 바이어스전압의 공급이 개시되게 된다.

기준검출부 (70) 의 구조는 독출검출부 (69) 의 구조와 동일하다. 그러나, 부하 트랜지스터 (71) 의 크기는 서로 다르다. 즉, 부하 트랜지스터 (71) 의 전류구동능력은, 기준검출부 (70) 로부터 출력된 기준전압이 독출전압 (GDI; (ON) 과 DGI (OFF)) 사이의 중간전압이 되게 설정되는데, 독출전압 중 하나는 저장데이터에 따라 증폭회로 (68) 로 출력된다. 또한, 기준검출부 (70) 는, N채널 MOS 트랜지스터 (72) 의 소스가 디지트선 (DG; 78) 이 아니라 기준디지트선 (DGR; 79) 에 접속되어 있다는 점에서 독출검출부 (69) 와는 다르다.

다음으로, 프리차지회로 (60) 의 구조가 도 3 에 상세하게 도시되어 있다. 도 3 을 참조하면, 프리차지회로 (60) 의 구조는 도 2 에 도시된 센스회로 (62) 에서의 독출검출부 (69) 와 동일하다. 따라서, 그 설명은 생략하기로 한다.

이하, 도 4a 내지 도 4m 에 도시된 타이밍도를 참조하여 종래의 반도체 기억장치의 동작을 설명한다.

도 4a 내지 도 4m 을 참조할 시에, 칩 선택신호 (CE) 가 도 4a 에 도시된 바와 같이 로우레벨에 있을 경우에, 도 4b 에 도시된 바와 같이 외부장치로부터 어드레스신호 (AD) 가 공급된다고 가정한다. 이 경우, 어드레스 버퍼 (51) 는 이 어드레스신호 (AD) 를 유지한 다음, 반도체 기억장치의 내부회로로 공급한다. 또한, 어드레스 천이 검출회로 (66) 는 어드레스 전송신호 (ATD; 도시되지 않음) 를 발생시켜 도 4d 및 도 4e 에 도시된 바와 같이 어드레스 천이신호들 (AT1 및 AT2) 을 출력한다. 방전제어회로 (67) 는, 어드레스 천이신호 (AT2) 가 도 4e 에 도시된 바와 같이 로우레벨로 되면 디지트선 (DG) 과 가상접지선 (VG) 에 의해 축적된 전하에 대한 방전동작을 중지한다.

도 4c 에 도시된 바와 같이 센스 인에이블신호 (SE) 가 로우레벨로 되면, 독출검출부 (69), 프리차지회로 (60) 및 기준검출부 (70) 는 디지트선 (DG; 78) 과 기준디지트선 (79) 에 소정의 바이어스전압을 각각 인가한다. X 디코더 (55) 는 어드레스 버퍼 (51) 로부터 공급된 어드레스신호 (AD) 를 디코딩하고, 워드선선택신호들 (W00 내지 W63) 중의 선택된 하나를 도 4f 에 도시된 바와 같이 하이레벨로 설정하고 그 나머지를 로우레벨로 설정한다. Y 디코더 (52) 는 어드레스 버퍼 (51) 로부터 공급된 어드레스신호 (AD) 를 디코딩하고 도 4h 에 도시된 바와 같이 디지트선선택신호 (YSW) 를 Y 선택기 (53) 로 출력한다. Y선택기 (53) 는, 이 디지트선선택신호 (YSW) 에 응답하여 선택메모리셀에 접속된 선택디지트선을 센스회로 (62) 에 접속한다. 그 결과, 선택메모리셀로부터 저장데이터의 독출동작이 가능해지게 된다.

또한, 비선택메모리셀에 접속된 디지트선들은 프리차지회로 (60) 와 접속되어 도 4i 에 도시된 바와 같이 프리차지신호 (PC) 를 공급받는다. 그 결과, 독출용 바이어스전류가 비선택메모리셀에 흐르는 것을 방지할 수 있게 된다.

뱅크 디코더 (54) 는 어드레스 버퍼 (51) 로부터 공급된 어드레스신호 (AD) 를 디코딩하고, 도 4g 에 도시된 바와 같이 뱅크선택신호들 (BS1 내지 BS6) 을 뱅크선택기 (57) 로 출력한다. 뱅크선택기 (57) 는 뱅크선택신호들 (BS1 내지 BS6) 에 의해, 바이어스전류와 프리차지신호 (PC) 가 공급되는 디지트선들 (DG) 을 소정의 확산층 배선들에 접속한다. 가상접지선택기 (56) 는 어드레스 버퍼 (51) 로부터 공급된 어드레스신호 (AD) 를 디코딩하고, 도 4j 에 도시된 바와 같이 가상접지선택신호 (VG1 내지 VG3) 를 메모리셀 매트릭스 (59) 로 출력한다. 여기서, 도 4a 내지 도 4m 에는, 가상접지선택신호 (VG1 내지 VG3) 가 하이레벨로 변하는 예가 도시되어 있다. 또한, 로우레벨의 선과 부동상태의 선도 존재한다.

워드선선택신호들 (W00 내지 W63), 디지트선선택신호 (YSW), 가상접지선택신호 (VG1 내지 VG3) 가 메모리셀 매트릭스 (59) 에 공급될 경우, 메모리셀들 중의 하나는 선택되고, 센스회로 (62) 로부터 독출용 바이어스전압이 인가된다. 그 결과, 도 4k 에 도시된 바와 같이 선택메모리셀의 문턱치에 따라 선택디지트선에 독출전류가 흐르게 된다. 센스회로 (62) 는, 디지트선 (DG) 상의 독출 데이터신호가 기준디지트선 (DGR) 상의 기준신호에 비해 충분히 큰 차를 가질 경우에, 도 4l 에 도시된 바와 같이 센스출력신호 (SO) 를 출력한다.

어드레스 전송신호 (ATD) 가 상승한 후 소정의 시간이 경과되면, 어드레스 천이검출회로 (66) 는 도 4c 에 도시된 바와 같이 어드레스 천이신호 (AT1) 를 하이레벨로 설정한다. 래치회로 (63) 는 이 어드레스 천이신호 (AT1) 가 상승하는 시각에 센스출력신호 (SO) 를 래치하고, 도 4m 에 도시된 바와 같이 데이터 출력신호 (DOUT) 를 출력한다.

도 4c 에 도시된 바와 같이 센스 인에이블 신호 (SE) 가 하이레벨로 되면, 독출검출부 (69), 기준검출부 (70), 프리차지회로 (60) 는 디지트선 (78) 과 기준디지트선 (79) 으로의 소정 바이어스전압의 공급을 각각 중지한다. 방전제어회로 (67) 는, 도 4e 에 도시된 바와 같이 어드레스 천이신호 (AT2) 가 하이레벨로 되면, 도 4k 에 도시된 바와 같이 디지트선 (DG) 으로부터 방전동작을 개시한다.

상기 동작들을 반복함으로써, 반도체 기억장치는 저장데이터를 외부장치로 출력한다.

그러나, 종래의 반도체 기억장치에 있어서는, 저장데이터가 독출되어야 하는 선택메모리셀로 독출전류가 충분히 흐르지 않아 잘못된 저장데이터가 독출된다는 문제가 있다. 또한, 많은 트랜지스터들이 디지트선과 가상접지단자 사이에 위치하기 때문에, 독출전류가 감소되어 잘못된 저장데이터가 독출된다는 또다른 문제가 있다.

이러한 문제를 해결하기 위하여, 일본 특개평 제96-311900호 공보에 다음과 같은 기술이 개시되어 있다. 여기에서는, 이 공보의 도 1 에 도시된 바와 같이, 2단 뱅크선택회로가 메모리셀 어레이의 상부와 하부에 각각 배치되어 있다. 또한, 2개의 디지트선 확산배선은 1개의 디지트선단자로부터의 메모리셀 어레이의 각 메모리셀 트랜지스터의 드레인에 접속된다. 또한, 동일한 방식으로, 2개의 디지트선 확산배선은 1개의 가상접지단자 (VG) 의 메모리셀 트랜지스터의 소스와 각각 접속된다. 이러한 식으로, 상술한 문제들을 해결하려고 하였다.

분명히, 저장데이터의 잘못된 독출동작에 대한 문제와 독출속도감소에 대한 문제를 어느 정도 해결할 수 있는 가능성은 있다. 그러나, 저장데이터의 잘못된 독출동작에 대한 문제와 독출속도감소에 대한 문제가 여전히 존재한다. 또한, 뱅크선택회로가 4단 구조를 가지므로, 다단 뱅크선택 구조를 갖는 장치에 종래 기술을 적용할 수가 없다. 또한, 1개의 알루미늄선을 디지트선단자 또는 가상접지단자 내의 2개의 확산층에 접속시킬 필요가 있다. 따라서, 회로의 게이트밀도가 알루미늄선들의 배치 피치에 의해 제한되게 된다. 최근에는, 트랜지스터 소자의 단소화에 의하여, 메모리셀을 작게 할 수 있다. 그러나, 칩면적은 게이트 밀도가 증가하는 만큼 넓어지고, 메모리셀에 접속된 배선은 길어지게 된다. 따라서, 고속으로 저장데이터를 독출하기 위해서는 배선저항을 감소시킬 필요가 있기 때문에, 배선폭을 어느 정도까지는 확보해야 한다.

상술한 문제를 해결하기 위하여, 일본 특개평 제11-96780호 공보에는 다음과 같은 기술이 개시되어 있다. 즉, 제1 서브디지트 (sub-digit) 선들이 제2 서브디지트선들 수의 2배 또는 1/2 배 만큼 제공된다. 이에 의해, 충분한 독출전류가 선택메모리셀로 흘러서, 저장데이터를 정확하게 독출할 수 있게 된다. 또한, 극소수의 트랜지스터만이 디지트선단자와 가상접지단자 사이에 존재하기 때문에, 종래기술에 비해 독출전류가 감소하게 된다. 따라서, 정확한 데이터를 독출할 수 있게 된다.

이하, 도 5 내지 도 7 을 참조하여 일본 특개평 제11-96780호 공보에 개시되어 있는 종래의 반도체 기억장치의 구조와 동작을 설명한다.

도 5 는 메모리셀 어레이내의 구성요소들의 접속관계를 나타낸 등가회로도이다. 도 6a 는 복수의 워드선들 중의 하나를 나타낸다. 각 메모리셀 트랜지스터 (T1 내지 T4) 의 소스와 드레인은 N⁺확산층 (93; N1 내지 N5) 에 의해 형성된다. 또한, N⁺확산층 (93) 은 메모리셀 트랜지스터의 소스 또는 드레인이 되며 열방향으로 연장된다. 열방향으로 연장되는 N⁺확산층 (93) 을 디지트선 확산배선이라고 한다. 이 디지트선 확산배선들 (88;N1, 90;N3 및 92;N5) 은 선택디지트선 (80) 에 접속되며, 메모리셀 트랜지스터들의 드레인이 된다. 또한, 디지트선 확산배선들 (89;N2 및 91;N4) 은 가상접지선 (85) 에 접속되며, 메모리셀 트랜지스터들의 소스가 된다. 즉, 드레인 N⁺확산층과 소스 N⁺확산층이 교대로 평행하게 배치된다. 디지트선 확산배선들 (88, 90, 92, 89 및 91) 은 뱅크선택 트랜지스터 (BT; 도시되지 않음) 를 통하여 선택디지트선 (80) 및 가상접지선 (85) 과 각각 접속된다. 선택디지트선 (80) 은 Y 선택기 (53) 의 스위칭동작을 통하여 프리차지선 (81) 으로서의 역할을 한다. 기준메모리셀 트랜지스터 (86) 의 게이트는 워드선에 접속되고, 기준메모리셀 트랜지스터 (86) 의 드레인은 기준디지트선 (82) 에 접속되며, 기준메모리셀 트랜지스터 (86) 의 소스는 접지선 (87) 에 접속된다.

이하, 도 5 및 도 6a 내지 도 6d 를 참조하여 메모리셀로부터의 저장데이터의 독출동작에 대한 원리를 설명한다.

선택메모리셀 (83; T2) 이 선택되고 저장데이터가 독출된다고 가정한다. 이 때, 워드선이 하이레벨로 되면, 1V 의 독출용 바이어스전압이 선택디지트선 (80) 과 디지트선 확산배선 (90) 을 통하여 선택메모리셀 트랜지스터 (83) 의 드레인 (N3) 에 인가된다. 선택메모리셀 트랜지스터 (T2) 의 소스는 디지트선 확산배선 (89) 과 가상접지선 (85) 을 통하여 접지된다. 따라서, 도 6b 에 도시된 바와 같이, 선택메모리셀 (83; T2) 의 저장데이터 (문턱치) 에 따라서 독출전류가 선택디지트선 (80) 을 통하여 흐르게 된다.

동일한 방식으로, 1V 의 바이어스전압이 기준디지트선 (82) 과 기준디지트선 확산배선을 통하여 기준메모리셀 트랜지스터 (86) 의 드레인에 인가된다. 또한, 기준메모리셀 트랜지스터 (86) 의 소스는 확산배선과 접지선 (87) 을 통하여 접지된다. 따라서, 기준메모리셀 트랜지스터(86) 의 문턱치에 따라서 기준전류가 기준디지트선 (82) 을 통하여 흐르게 된다. 센스회로 (62) 는 독출전류와 기준전류를 비교하여 저장데이터를 판정한다. 이와 같이, 저장데이터를 독출할 수 있게 된다.

이하, 상술한 바와 같이, 선택메모리셀 (83; T2) 의 저장데이터가 독출된다. 이 경우, 메모리셀 트랜지스터 (83; T2) 의 문턱치가 높고 독출전류가 적다고 가정한다 (이하, 오프 (OFF) 셀이라고 한다). 또한, 인접하는 비선택메모리셀 트랜지스터 (T3 및 T4) 의 문턱치가 낮고 독출전류가 많다고 가정한다 (이하, 온 (ON) 셀이라고 한다). 선택디지트선 (80) 에 독출용 바이어스전압이 인가되면, 선택메모리셀 트랜지스터 (83; T2) 의 드레인 뿐만 아니라, 인접하는 비선택메모리셀 트랜지스터 (84; T3) 의 드레인에도 바이어스전압이 인가된다. 이 상태가 도 6c 에 도시되어 있다. 비선택메모리셀 트랜지스터 (84; T1, T3 또는 T4) 의 게이트는 선택메모리셀 트랜지스터 (83) 이 접속되어 있는 동일한 워드선에 접속된다. 따라서, 디지트선 확산배선 (92) 이 0V 이면, 비선택메모리셀 트랜지스터 (84; T3 및 T4) 를 통하여 독출전류가 흐르게 된다. 센스회로 (62) 는 이 독출전류가 선택메모리셀 트랜지스터 (83; T2) 를 통하여 흘렀다고 판단한다. 그 결과, 저장데이터가 잘못 판정된다.

이러한 잘못된 판정동작을 방지하기 위하여, 도 5 및 도 6d 에 도시된 바와 같이, 독출용 바이어스전압과 동일한 전압 (프리차지전압이라고도 함) 이 선택메모리셀 트랜지스터 (83; T2) 에 접속된 선택디지트선 (80) 에 바로 인접하는 디지트선 (81; 프리차지선이라고 함) 에 인가된다. 도 6d 에 도시된 예에서, 트랜지스터 (T4) 의 드레인 (N5) 인 디지트선 확산배선 (92) 은 1V 로 프리차지된다. 또한, 트랜지스터 (T3 및 T4) 의 소스 전위와 드레인 전위는 서로 동일하게 설정된다. 이러한 식으로, 도 6c 의 경우에서도, 독출전류가 디지트선 확산배선 (92) 을 통하여 흐르지 않아, 트랜지스터 (T2) 가 오프상태에 있다고 올바르게 인식된다.

도 7 은 반도체 기억장치의 메모리셀 매트릭스의 회로부를 상세하게 나타낸 것이다. 이 메모리셀 매트릭스는 메모리셀 어레이 (58), 제1 뱅크선택기 (113) 및 제2 뱅크선택기 (114) 로 구성된다. 이 종래예에서는, 제1 및 제2 뱅크선택기 (113, 114) 가 2개 및 4개의 디지트선 확산배선 (72) 에 각각 접속된다. 그러나, 제1 및 제2 뱅크선택기 (113 및 114) 에 접속되는 디지트선 확산배선 (105) 의 수는 적절히 선택가능하다. 메모리셀 어레이 (58) 는 행렬 형태로 배치된 복수의 메모리셀들 (95) 로 구성된다. 메모리셀 트랜지스터의 게이트는 워드선들 (96) 중의 하나와 접속된다. 워드선들에는 워드선선택신호 (W00 내지 W63) 가 공급된다. 또한, 메모리셀 트랜지스터 (95) 의 드레인과 소스는 디지트선 확산배선 (105) 에 각각 접속되고, 제1 및 제2 뱅크선택기 (113 및 114) 와 각각 접속된다. 즉, 제1 뱅크선택기 (113) 에 접속된 디지트선 확산배선 (105) 과 제2 뱅크선택기 (114) 에 접속된 디지트선 확산배선 (105) 은 교대로 배치된다. 이 디지트선 확산배선들 (105) 사이에는 메모리셀이 배치된다. 따라서, 메모리셀 트랜지스터에서, 그 소스는 접지되고 그 드레인은 센스회로 (62) 에 접속되게 된다.

제1 뱅크선택기 (113) 는 2개의 뱅크선택 트랜지스터 (BTl 및 BT2) 를 구비한다. 뱅크선택 트랜지스터 (BTl 및 BT2) 의 드레인은, 복수의 디지트선단자 (97 내지 101) 와 Y 선택기 (53) 을 통하여 디지트선 (80) 또는 프리차지선 (81) 에 접속된다. 또한, 뱅크선택 트랜지스터 (BTl 및 BT2) 의 게이트는 뱅크선택선들 (106 및 107) 에 각각 접속된다. 또한, 이 뱅크선택선들 (106 및 107) 에는 뱅크선택신호들 (BSl 및 BS2) 이 공급된다. 또한, 뱅크선택 트랜지스터 (BTl 및 BT2) 의 소스는 메모리셀 어레이 (58) 의 디지트선 확산배선 (105) 에 접속된다.

독출용 바이어스전압이 디지트선단자들 (97 내지 101) 중의 하나에 공급되면, 제1 뱅크선택기 (113) 에 의한 뱅크선택신호 (BSl 및 BS2) 에 의해 선택디지트선 확산배선 (105) 에 프리차지신호 (PC) 가 공급된다. 제2 뱅크선택기 (114) 는, 1개의 가상접지선에 대해 4개의 뱅크선택 트랜지스터 (112; BT3 내지 BT6) 를 구비한다. 뱅크선택 트랜지스터 (112; BT3 내지 BT6) 의 각 소스는, 복수의 가상접지단자들 (102 내지 104) 중의 하나와 접속되고, 가상접지선택기 (56) 를 통하여 접지된다. 또한, 뱅크선택 트랜지스터 (112; BT3 내지 BT6) 의 게이트는 뱅크선택선들 (l08 내지 111) 중의 대응하는 하나에 접속된다. 이 뱅크선택선들 (l08 내지 111) 에는 뱅크선택신호 (BS3 내지 BS6) 가 각각 공급된다. 각 뱅크선택 트랜지스터 (112; BT3 내지 BT6) 의 드레인은 메모리셀 트랜지스터의 소스측의 디지트선 확산배선 (105) 에 접속된다. 디지트선 확산배선 (105) 은 제2 뱅크선택기 (114) 에 의한 뱅크선택신호들 (BS3 내지 BS6) 에 의해서 선택된다. 이 선택디지트선 확산배선 (105) 은 선택메모리셀 (83; 도 5 및 도 6a 내지 도 6d) 의 소스에 접속되어, 선택메모리셀 (83) 에 독출전류가 흐르도록 한다.

이하, 도 8 에 도시된 진리표를 참조하여 도 7 에 도시된 메모리셀 매트릭스 (59) 를 설명한다.

도 8 을 참조하면, 열들 (a2, a1 및 a0) 은 액세스된 어드레스신호 (AD) 의 하위 3비트를 나타내고, 열 (AD) 은 그 16진 표시이다. 또한, 열 (CEL) 은 선택메모리셀들 (SXn; 도 7 에서의 n = 1 내지 8) 의 번호 (n) 를 나타낸다. 열들 (D0 내지 D4), 열들 (VG1 내지 VG3), 열들 (BS6 내지 BS1) 은 디지트선단자, 가상접지단자, 뱅크선택선의 신호레벨을 각각 나타낸다.

이하, 액세스된 어드레스신호 (AD) 의 하위 3비트 [a2, al, a0] 가 [1, 1, 1] 이고, 메모리셀 (SX1) (도 7) 로부터 저장데이터가 독출되는 경우를 설명한다. 메모리셀 (SX1) 은 16진 표시로 워드선 (96) 의 워드선선택신호 (W63) 에 접속된다. 이 때, 워드선선택신호 (W63) 는 하이레벨이고, 그 외의 워드선선택신호들 (W00 내지 W62) 은 로우레벨이다. 어드레스신호 (AD) 에 의해 뱅크선택신호들 (BS6 및 BS2) 은 하이레벨이고, 그 외의 뱅크선택신호들은 로우레벨이다. 따라서, 제1 뱅크선택기 (113) 내의 트랜지스터 (BT2) 는 턴온되고, 트랜지스터 (BT2) 는 턴오프된다. 또한, 제2 뱅크선택기 (114) 내의 트랜지스터 (BT6) 는 턴온되고, 뱅크선택 트랜지스터들 (BT3 내지 BT5) 은 턴오프된다. 디지트선단자들 (D2 및 D3) 에 접속된 디지트선들은 하이레벨이고, 디지트선단자들 (D0, D2, D4) 에 접속된 디지트선들은 부동상태이다. 또한, 가상접지단자들 (102 내지 104) 에 공급되는 가상접지선택신호 (VG2) 는 로우레벨이고, 가상접지단자 (VG3) 는 하이레벨이며, 가상접지단자 (VGl) 는 부동상태이다.

독출용 바이어스전압은 센스회로 (62) 로부터 Y 선택기 (53), 디지트선단자 (99; D2), 트랜지스터 (BT2) 및 디지트선 확산배선 (105) 을 통하여 선택메모리셀의 드레인에 공급된다. 한편, 로우레벨인 가상접지단자 (103; VG2) 는 트랜지스터 (BT6) 및 디지트선 확산배선 (105) 을 통하여 트랜지스터 (SX1) 의 소스에 접속된다. 따라서, 메모리셀 트랜지스터 (SX1) 의 드레인이 약 1 V 가 되어 그 소스가 0 V 로 된다. 그 결과, 메모리셀 (SX1) 의 저장데이터에 따라 디지트선단자 (99; D2) 로부터 가상접지단자 (103; VG2) 로 독출전류가 흐르게 된다.

여기서, 메모리셀들 (SX2 내지 SX8) 의 문턱치가 낮아서 (온 셀), 독출전류가 흐른다고 가정한다. 이 경우, 선택메모리셀에 공급된 독출용 바이어스전압은 메모리셀들 (SX2 내지 SX8) 에 접속된 디지트선 확산배선 (105) 을 충전시킨다. 따라서, 만일 메모리셀 (SX1) 의 문턱치가 높아서 (오프 셀) 독출전류가 흐르지 않더라도, 메모리셀들 (SX2 내지 SX8) 에는 독출전류가 흐르게 된다. 그 결과, 센스회로 (62) 가 메모리셀 (SX1) 의 저장데이터를 오판정해버리게 된다.

이러한 문제를 방지하기 위하여, 가상접지단자 (104; VG3) 와 디지트선단자 (100; D3) 에 독출용 바이어스전압과 동일한 전압을 인가하여 유사 (pseduo) 독출전류가 흐르는 것을 방지한다. 이 전압을 프리차지전압이라고 한다. 디지트선단자 (100; D3) 로부터 트랜지스터 (BT2) 및 디지트선 확산배선 (1l5) 을 통하여 비선택메모리셀들 (SX5 내지 SX2) 로 프리차지전압 (PC) 이 공급된다. 동일한 방식으로, 가상접지단자 (104; VG3) 로부터 트랜지스터 (BT6) 및 디지트선 확산배선 (119) 을 통하여 비선택메모리셀들 (SX8 내지 SX2) 로 프리차지전압 (PC) 이 공급된다. 이 때, 비선택메모리셀 트랜지스터들 (SX8 내지 SX2) 의 드레인 전위는 그 소스전위가 동전위로 된다. 따라서, 유사독출전류가 흐를 수 없게 된다.

이하, 도 7 에 도시된 바와 같이, 어드레스신호 (AD) 에 의해서 뱅크선택신호 (BS5 및 BS2) 는 하이레벨이고, 그 외의 뱅크선택신호들은 로우레벨이다. 따라서, 제1 뱅크선택기 (113) 내의 트랜지스터 (BT2) 가 턴온되고 트랜지스터 (BT1) 가 턴오프되며, 제2 뱅크선택기 (114) 내의 트랜지스터 (BT5) 가 턴온되고 트랜지스터들 (BT3, BT4 및 BT6) 은 오프된다. 또한, 디지트선신호 (Dl 및 D2) 와 접속된 디지트선들 상의 신호들은 하이레벨이고, 디지트선들 (D0, D3, D4) 에 접속된 디지트선들 상의 신호들은 부동상태이다. 또한, 가상접지단자 (103; VG2) 는 로우레벨이고, 가상접지단자 (102; VG1) 는 하이레벨이며, 가상접지단자 (VG3) 는 부동상태이다. 따라서, 독출전류는, 디지트선단자 (92; D2) --〉 트랜지스터 (BT2) --〉 디지트선 확산배선 (105) --〉 메모리셀 (SX2) --〉 디지트선 확산배선 (105) --〉 트랜지스터 (BT5) --〉 가상접지단자 (103; VG2) 의 순서로 흐르게 된다.

메모리셀 (SX2) 이 선택된 경우에는, 비선택메모리셀 (SX1) 측에 유사독출전류가 흐르는 것을 방지하기 위하여 가상접지단자 (102; VGl) 와 디지트선단자 (98; Dl) 에 프리차지전압을 인가한다. 이와 같이, 프리차지전압을 공급받는 부분은 메모리셀 어레이 (58) 내의 선택메모리셀의 장소에 따라서 달라진다. 즉, 선택메모리셀의 소스측상의 선택디지트선단자에 인접하는 디지트선단자에 프리차지전압이 인가된다. 또한, 선택메모리셀의 소스측상의 선택된 가상접지단자에 인접하는 가상접지단자에도 프리차지전압이 인가된다. 다른 메모리셀 (SX3 내지 SX8) 에 대해서도, 도 8 에 도시된 진리표에 따라서 독출동작이 수행된다.

이하, 도 9 내지 도 11 을 참조하여 메모리셀 매트릭스 (59) 와 주변부의 장치구조를 설명한다.

도 9 는 메모리셀 매트릭스 (59) 의 일부분의 평면도를 나타낸다. 도 10 은 도 9 의 선 A-A 의 단면도를 나타내고, 도 11 은 도 9 의 선 B-B 의 단면도를 나타낸다.

도 9 를 참조하면, 메모리셀 매트릭스 (59) 는 메모리셀 어레이 (58), 제1 및 제2 뱅크선택기 (1l3 및 ll4) 로 구성된다. 일반적으로, 메모리셀 매트릭스 (59) 는 복수의 메모리셀 어레이 및 복수의 뱅크선택기들로 구성된다. 또한, 가상접지선들 (85; VGl, VG2 등) 과 디지트선들 (78; D0, D1, D2 등) 은 이들 메모리셀 어레이와 뱅크선택기를 접속시키도록 배치된다. 또한, 디지트선들 (78) 과 가상접지선들 (85) 은 배선저항을 감소시키기 위하여 알루미늄이나 구리 등의 금속, 또는, WSi 등의 실리사이드에 의해 형성된다.

디지트선들 (78; D0, Dl, D2 등) 은 플러그 (120 내지 122 등) 를 통하여, N⁺확산층으로 이루어진 디지트선단자들 (97, 98, 99 등) 과 각각 접속된다. 가상접지선들 (85; VGl, VG2 등)은 플러그 (123, 124 등) 를 통하여, N⁺확산층으로 이루어진 가상접지단자들 (102, 103 등) 과 각각 접속된다. 디지트선단자들 (97, 98, 99 등) 에 접속된 N⁺확산층은 뱅크선택 트랜지스터들 (BTl 및 BT2) 의 드레인이 된다. 가상접지단자들 (102, 103 등) 에 접속된 N⁺확산층은 뱅크선택 트랜지스터 (BT3 내지 BT6) 의 소스가 된다.

또한, 상술한 N⁺확산층들과 평행하게, N⁺확산층들로 이루어진 디지트선 확산배선 (105) 이 형성된다. 상기 N⁺확산층은 뱅크선택 트랜지스터들 (BTl 및 BT2) 의 소스가 되고, 뱅크선택 트랜지스터들 (BT3 내지 BT6) 의 드레인이 된다. 또한, 메모리셀 어레이 (58) 에서, 뱅크선택 트랜지스터들 (BTl 및 BT2) 에 접속된 N⁺확산층은 메모리셀 트랜지스터의 드레인이 된다. 뱅크선택 트랜지스터들 (BT3 내지 BT6) 에 접속된 N⁺확산층은 메모리셀의 소스가 된다. 뱅크선택 트랜지스터들 (1l2; BT1 내지 BT6) 은 뱅크선택선들 아래에 위치한 가상접지단자들 중의 하나 또는 디지트선들 중의 하나와 디지트선 확산배선 (105) 사이에 형성된다. 메모리셀 트랜지스터는 워드선 (96) 아래에 위치한 2개의 디지트선 확산배선들 (105) 의 N⁺확산층들 사이에 형성된다. 또한, 도 9 에서, 사선으로 표시된 직사각형 영역은 P⁺불순물을 주입한 채널 스토퍼 (stopper) 영역이다.

도 10 을 참조하면, N⁺확산층 (93) 은 소정의 간격으로 매립되어 있다. 이 N⁺확산층 (93) 은 메모리셀 트랜지스터와 뱅크선택 트랜지스터의 소스 또는 드레인이 되고, 디지트선 확산배선들로 된다. N⁺확산층들 (93) 사이의 채널영역에는, 저장데이터에 따라서 온셀의 이온주입채널 (126) 또는 오프셀의 이온비주입채널 (l27) 이 형성된다. P채널 기판 (125) 과 N⁺확산층 (93) 상에는 게이트절연막 (94) 이 형성되고, 이 게이트절연막 상에는 워드선 (96) 이 형성된다. 이 워드선 (96) 상에는 하부 층간절연막 (128) 이 형성되고, 이 층간절연막 상에는 소정 간격으로 금속배선들 (D0, VGl, Dl, D2, VG2) 이 배치된다.

도 11 을 참조하면, 워드선 (96) 의 배치를 고려하여 N⁺확산층들 (93) 이 매립된다. 이 N⁺확산층들 (93) 중의 하나 상에는 플러그가 배치된다. N⁺확산층들과 P채널 기판 (125) 상에는 게이트절연막 (94) 이 소정 간격으로 배치된다. 이 게이트 절연막 (94) 상에는 워드선 (96) 이 배치된다. 또한, N⁺확산층 (93), P채널 기판 (125) 및 워드선 (96) 상에는 하부 층간절연막 (128) 이 존재한다. 이 하부 층간절연막 (128) 과 플러그 상에는 금속배선 (129) 이 배치되고, 이 금속배선 (129) 상에는 다시 상부 층간절연막 (128) 이 배치된다. 이러한 식으로, 디지트선 (78; D0) 은, 플러그 (120) 를 통하여 N⁺확산층 (93) 인 디지트선단자 (97) 와 접속되어, 뱅크선택 트랜지스터 (112) 의 드레인이 된다. 또한, 워드선 (96) 아래의 N⁺확산층 (93) 은 메모리셀 트랜지스터의 소스가 된다.

이러한 식으로, 각 메모리셀마다 플러그를 형성하지 않고도 가상접지형 메모리셀 어레이 (58) 를 형성할 수 있기 때문에, 최소한의 면적에 다수의 메모리셀을 형성할 수가 있다. 또한, 디지트선은 주 (main) 디지트선이 되고, 디지트선 확산배선은 부디지트선이 되기 때문에, 센스회로에서 본 기생용량이나 메모리셀의 누설전류를 감소시킬 수 있다.

다시 도 9 를 참조하면, 이 종래예의 반도체 기억장치에서, 복수의 디지트선들 (78) 과 복수의 가상접지선들 (85) 이 장거리에 걸쳐 평행하게 연장된다. 또한, 디지트선 (78) 과 가상접지선 (85) 은 그 개수가 서로 다르고, 각 배선에 인접하는 배선의 종류가 메모리셀의 위치에 따라 다르다. 또한, 도 8 에 도시된 바와 같이, 어드레스신호 (AD) 에 의해서 각 디지트선 (78) 과 각 가상접지선 (85) 에 공급된 신호의 레벨이 서로 다르기 때문에, 인접하는 신호의 상태에 따라 커플링 노이즈의 영향이 서로 다르다.

도 12a 내지 도 12d 및 도 13a 내지 도 13d 에 도시된 바와 같이, 인접한 디지트선의 상태에 따라 디지트선의 충전속도가 달라지는 현상을 설명한다.

도 12a 내지 도 12d 는 선택디지트선 (78; 이하, 인접선 (neighbor line) 이라고 함) 에 인접하는 디지트선 또는 가상접지선의 전압치가 변화하지 않을 경우의 상기 디지트선 (78) 의 상승 특성을 나타낸다. 도 13a 내지 도 13d 는 선택디지트선 (78) 과의 인접선의 전압치가 변하는 경우의 상기 디지트선 (78) 의 상승 특성을 나타낸다. 도 12a 및 도 13a 는 센스회로 (62) 로부터 선택디지트선 (80) 에 공급되는 독출용 바이어스전압 (V1) 의 시간에 따른 변화를 나타낸다. 도 12b 및 도 13b 는 프리차지회로 (60) 로부터 인접선에 공급되는 프리차지신호 (V2) 의 시간에 따른 변화를 나타낸다. 도 12c 및 도 13c 는 인접선에 공급되는 프리차지신호 (V2) 가 선택디지트선 (78) 에 유도하는 커플링노이즈전압 (VN) 의 시간에 따른 변화를 나타낸다. 도 12d 및 도 13d 는 센스회로 (62) 로의 출력전압 (V0) 의 시간에 따른 변화를 나타낸다.

도 12a 에 도시된 바와 같이, 선택디지트선 (78) 에 독출용 바이어스전압 (V1) 이 인가되면, 선택디지트선 (78) 과 선택메모리셀에 독출전류가 흐른다. 이에 의해, 도 12d 에 도시된 바와 같이, 센스회로 (62) 에는 독출전압 (V0) 이 출력된다. 이 출력전압 (V0) 은 지연시간을 경과한 후에 서서히 증가한다. 도 13a 내지 도 13d 에 도시된 예에서는, 선택디지트선 (78) 에 독출용 바이어스전압 (V1) 이 인가되어, 도 12a 내지 도 12d 에 도시된 바와 같이 센스회로 (62) 에 독출전압 (V0) 이 출력된다. 그러나, 도 13c 에 도시된 바와 같이, 선택디지트선 (78) 은 인접선으로부터 프리차지전압 (V2) 상승에 따르는 커플링노이즈전압 (VN) 의 영향을 받는다. 따라서, 센스회로 (62) 에는, 도 12d 에 도시된 출력전압 (V0) 에 커플링노이즈전압 (VN) 이 중첩된 출력전압 (V0) 이 출력되게 된다.

이와 같이, 인접선에도 독출용 바이어스전압과 동시에 프리차지신호가 공급되면, 센스회로로 출력되는 출력전압은, 도 12d 의 경우에 비해, 상승시간 또는 지연시간이 짧아진 것처럼 보인다.

도 14a 및 도 14b 는 디지트선 (78) 상의 출력전압 (DG1 및 DG2) 과 기준디지트선 (79) 상의 기준전압 (DGR) 의 시간에 따른 변화를 나타낸다. 출력전압 (DG1 또는 DG2) 및 기준전압 (DGR) 은 센스회로 (62) 에 공급된다. 여기서, 출력전압 (DGl; ON, DG2; ON) 은 온셀에 의해서 발생되는 전압을 나타내고, 출력전압 (DG1; OFF, DG2; OFF) 은 오프셀에 의해서 발생되는 전압을 나타낸다. 또한, 도 14a 는 디지트선 (78) 에 대한 커플링노이즈의 영향이 적은 경우를 나타내고, 도 14b 는 디지트선 (78) 에 대한 커플링노이즈의 영향이 큰 경우를 나타낸다.

도 14a 에 도시된 바와 같이, 디지트선 (78) 과 기준디지트선 (79) 에 대한 커플링노이즈의 영향은 적다. 따라서, 출력전압 (DGl(ON) 및 DG1(OFF)) 과 기준전압 (DGR) 이 거의 동일한 상승 특성을 갖는다. 도 14a 에서, 독출동작이 가능해지는 시간으로부터 출력전압 (DGl(ON) 또는 DGl(OFF)) 과 기준전압 (DGR) 과의 차가 커지는 시간까지의 기간이 길어지면, 센스회로 (60) 가 선택메모리셀로부터의 저장데이터를 판정할 수 있게 된다.

한편, 도 14b 에 도시된 바와 같이, 디지트선 (78) 이 인접선에 의한 커플링노이즈의 영향을 받고 있는 경우는, 출력전압 (DG2(ON) 또는 DG2(OFF)) 의 상승이 기준전압 (DGR) 의 상승보다 빠르게 된다. 그러나, 센스회로 (62) 는, 도 14a 에 도시된 경우와 동일한 시간 t2 에서 독출전압을 판정하기 때문에, 온셀과 오프셀을 모두 오프셀로 오판정해 버린다. 또한, 출력전압 (DG2(ON) 및 DG2(OFF)) 을 정확히 판정하기 위해서는, 시간 t3 까지 기다려야 한다. 따라서, 독출시간이 길어져 반도체 기억장치의 성능을 열화시키게 된다.

일본 특개평 제4-311900호 공보에는, 디지트선과 가상접지선이 교대로 배치되어 있어서, 어떠한 메모리셀을 선택하더라도 커플링노이즈가 같기 때문에 상술한 문제는 생기지 않게 된다. 그러나, 집적도의 향상을 위하여, 일본 특개평 제11-96780호 공보에 도시된 메모리셀 매트릭스 배치로 하면 상술한 바와 같은 문제가 발생된다.

최근, 마이크로프로세서의 동작속도는 현저히 향상되어 왔으며, 이들에 접속되는 반도체 기억장치의 동작에도 더 빠른 속도가 요구되고 있다. 상술한 바와 같이, 선택디지트선의 충전속도는 각 어드레스마다 다르다. 한편, 기준디지트선의 충전속도는 일정하다. 따라서, 충전속도가 느린 디지트선에 따라 기준디지트선의 충전속도를 설계하면, 메모리셀로부터 저장데이터를 고속으로 독출하기가 어려워지게 된다. 이와는 반대로, 충전속도가 빠른 디지트선에 따라 기준디지트선의 충전속도를 설계하여 단시간에 판정하도록 하면, 센스회로가 디지트선상의 출력전압을 오판정하여 버리게 된다.

따라서, 본 발명의 목적은, 집적도를 높일 수 있고 가상접지선들 사이에 복수의 디지트선들을 배치한 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은, 저장데이터의 독출속도에 있어서의 어드레스에 대한 의존성이 없는 반도체 기억장치를 제공하는 것이다.

본 발명의 또다른 목적은, 디지트선의 구성에 의존하지 않고 가장 빠른 독출속도를 갖는 디지트선에 의해 독출동작을 수행할 수 있는 반도체 기억장치를 제공하는 것이다.

또한, 본 발명의 또다른 목적은, 메모리셀 매트릭스의 구조에 관계없이 메모리셀 저장데이터의 고속독출동작이 가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 일 양태를 달성하기 위하여, 반도체 기억장치는 메모리셀 매트릭스부, 기준메모리셀 매트릭스부 및 센스회로를 포함한다. 상기 메모리셀 매트릭스부는 제1 매트릭스에 배치된 메모리셀들을 포함한다. 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면 상기 선택메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력된다. 상기 기준메모리셀 매트릭스부는 제2 매트릭스에 배치된 기준메모리셀들을 포함하고, 상기 선택메모리셀로부터의 상기 독출 데이터신호에 대한 기준데이터신호를 출력한다. 상기 센스회로는 상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정한다. 이 때, 상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력한다.

여기서, 상기 기준메모리셀 매트릭스부는 상기 어드레스신호에 기초하여 상기 센스회로에 상기 기준데이터신호를 출력할 수도 있다.

또한, 상기 각 메모리셀은 워드선들 중의 어느 하나에 접속되고, 상기 각 기준메모리셀도 상기 워드선들 중의 어느 하나에 접속될 수도 있다.

또한, 상기 기준메모리셀 매트릭스부는 기준메모리셀 매트릭스, 제1 선택기, 제1 뱅크선택기, 제2 선택기 및 제2 뱅크선택기를 포함할 수도 있다. 상기 기준메모리셀 매트릭스는 상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함한다. 상기 기준메모리셀들 중의 선택된 하나는 제1 디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지들은 비선택기준메모리셀들이 된다. 상기 제1 선택기는 상기 선택기준메모리셀에 대하여 독출용 바이어스를 인가한다. 또한, 상기 제1 선택기는 상기 기준데이터신호에 정확한 전류경로를 제공하기 위하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 제2 기준디지트선에 제1 기준프리차지신호를 인가한다. 상기 제1 뱅크선택기는, 상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 인가한다. 상기 제2 선택기는 상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가한다. 상기 제2 뱅크선택기는 상기 선택기준메모리셀에 접속된 제3 디지트선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 제2 비선택메모리셀에 접속된 제4 디지트선에는 상기 제2 기준프리차지신호를 공급한다. 이 때, 상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제3 디지트선을 통과하는 전류에 해당된다. 이 경우, 상기 메모리셀들은 기본적인 반복 단위의 상기 제1 매트릭스를 형성하도록 배치될 수도 있다. 또한, 상기 기준메모리셀 매트릭스부는 상기 메모리셀 매트릭스부 내의 상기 메모리셀들의 기본적인 반복단위와 동일한 구조를 갖도록 배치된 상기 기준메모리셀들을 포함할 수도 있다.

또한, 상기 기준메모리셀 매트릭스부는 기준메모리셀 매트릭스, 제1 선택기, 제1 뱅크선택기, 제2 선택기 및 제2 뱅크선택기를 포함할 수도 있다. 상기 기준메모리셀 매트릭스는 상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함한다. 상기 기준메모리셀들 중의 선택된 하나는 제1 디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지들은 비선택기준메모리셀들로 된다. 상기 제1 선택기는 상기 선택기준메모리셀에 대하여 독출용 바이어스를 인가한다. 또한, 상기 제1 선택기는 상기 기준데이터신호에 정확한 전류경로를 제공하기 위하여 상기 어드레스신호에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 제2 기준디지트선에 제1 기준프리차지신호를 인가한다. 상기 제1 뱅크선택기는 상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 인가한다. 상기 제2 선택기는 상기 어드레스신호에 기초하여 상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가한다. 상기 제2 뱅크선택기는 상기 선택기준메모리셀에 접속된 제3 디지트선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 하나와 접속된 제4 디지트선에는 상기 제2 기준프리차지신호를 공급한다. 이 때, 상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제3 디지트선을 통과하는 전류에 해당된다. 이 경우, 상기 메모리셀들은 기본적인 반복 단위의 상기 제1 매트릭스를 형성하도록 배치될 수도 있다. 또한, 상기 기준메모리셀 매트릭스부는 상기 메모리셀 매트릭스부 내의 상기 메모리셀들의 기본적인 반복단위와 동일한 구조를 갖도록 배치된 상기 기준메모리셀들을 포함할 수도 있다. 또한, 상기 제1 및 제2 뱅크선택신호들은 상기 어드레스신호에 기초하여 발생되어, 상기 메모리셀 매트릭스부 내의 상기 선택메모리셀을 선택할 수도 있다.

또한, 상기 기준메모리셀 매트릭스부는 기준메모리셀 매트릭스, 제3 선택기, 제1 뱅크선택기, 제2 선택기 및 제2 뱅크선택기를 포함할 수도 있다. 상기 기준메모리셀 매트릭스는 상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함할 수도 있다. 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되게 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공된다. 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들이 된다. 상기 제3 선택기는 상기 선택기준메모리셀에 접속된 상기 제1 기준디지트선에 대하여 독출용 바이어스를 인가한다. 또한, 상기 제3 선택기는 상기 어드레스신호에 기초하여 결정된 바이어스 패턴들 중의 하나에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 기준디지트선들 중의 제2 기준디지트선에 제1 기준프리차지신호를 인가한다. 상기 바이어스 패턴들은 제1 수 및 제2 수에 기초하여 미리결정된다. 상기 제1 뱅크선택기는 제1 수의 단위로 분류된 제1 뱅크선택 트랜지스터들을 구비할 수도 있다. 또한, 상기 제1 뱅크선택기는 상기 제1 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 인가한다. 상기 제2 선택기는 상기 1개의 바이어스 패턴에 기초하여 상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가한다. 상기 제2 뱅크선택기는 제2 수의 단위로 분류된 제2 뱅크선택 트랜지스터들을 포함한다. 또한, 상기 제2 뱅크선택기는 상기 제2 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 가상접지선들 중의 제1 가상접지선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 하나와 접속된 상기 가상접지선들 중의 제2 가상접지선에는 상기 제2 기준프리차지신호를 인가한다. 이 때, 상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제1 가상접지선을 통과하는 전류에 해당된다. 이 경우, 상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 동일한 저장데이터를 갖는다.

또한, 상기 기준메모리셀 매트릭스부는, 서로 다른 저항치와 서로 다른 기생용량을 각각 갖는 복수의 기준디지트선들, 접지된 복수의 가상접지선들, 기준메모리셀 매트릭스, 제5 선택기 , 제1 뱅크선택기 및 제2 뱅크선책기를 포함할 수도 있다. 상기 기준메모리셀 메트릭스는 상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함한다. 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되도록 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공된다. 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들이 된다. 상기 제5 선택기는 상기 복수의 기준디지트선들 중의 제1 기준디지트선과 상기 복수의 기준디지트선들 중의 제2 기준디지트선을 선택한다. 또한, 상기 제5 선택기는 상기 제1 기준디지트선이 상기 선택기준메모리셀에 접속되도록 독출용 바이어스를 인가한다. 또한, 상기 제5 선택기는 상기 어드레스신호에 기초하여 결정된 바이어스 패턴들 중의 하나에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 제2 기준디지트선에 제1 기준프리차지신호를 인가하되, 상기 바이어스 패턴들은 제1 수 및 제2 수에 기초하여 미리결정된다. 상기 제1 뱅크선택기는 상기 제1 수의 단위로 분류된 제1 뱅크선택 트랜지스터들을 포함한다. 상기 제1 뱅크선택기는, 상기 제1 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 제1 기준디지트선으로부터의 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제2 디지트선으로부터의 상기 제1 기준프리차지신호를 인가한다. 상기 제2 뱅크선택기는 제2 수의 단위로 분류된 제2 뱅크선택 트랜지스터들을 포함한다. 또한, 상기 제2 뱅크선택기는 상기 제2 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 복수의 가상접지선들 중의 제1 가상접지선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 하나와 접속된 상기 복수의 가상접지선들 중의 제2 가상접지선에는 상기 제2 기준프리차지신호를 인가한다. 이 때, 상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 기준디지트선, 상기 제1 디지트선, 상기 선택기준메모리셀, 및 상기 제1 가상접지선을 통과하는 전류에 해당된다. 이 경우, 상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 서로 다른 저장데이터를 갖는다.

또한, 상기 기준메모리셀 매트릭스부는, 복수의 기준디지트선들, 가상접지선, 기준메모리셀 매트릭스, 선택프리차지회로, 제1 뱅크선택기 및 제2 뱅크선택기를 포함할 수도 있다. 상기 기준메모리셀 매트릭스는 상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 구비한다. 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되도록 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공된다. 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들이 된다. 상기 선택프리차지회로는 상기 선택기준메모리셀에 접속된 상기 복수의 기준디지트선들 중의 제1 기준디지트선에 독출용 바이어스를 인가한다. 또한, 선택프리차지회로는 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 복수의 기준디지트선들 중의 제2 기준디지트선에는 기준프리차지신호를 인가한다. 상기 기준프리차지신호의 값은 상기 어드레스신호에 기초하여 결정된다. 상기 제1 뱅크선택기는 제1 뱅크선택신호에 기초하여 상기 제1 기준디지트선에는 상기 제1 기준디지트선으로부터의 상기 독출용 바이어스를 인가하고 상기 제2 기준디지트선에는 상기 제2 기준디지트선으로부터의 상기 기준프리차지신호를 인가한다. 상기 제2 뱅크선택기는 제2 뱅크선택신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 가상접지선에 상기 접지전압을 접속하되, 상기 제1 및 제2 뱅크선택신호들은 상기 어드레스신호에 기초하여 결정된다. 이 때, 상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 기준디지트선, 상기 제1 디지트선, 상기 선택기준메모리셀, 및 상기 가상접지선을 통과하는 전류에 해당된다. 이 경우, 상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 서로 다른 저장데이터를 가질 수도 있다. 또한, 상기 선택프리차지회로는 상기 제1 및 제2 뱅크선택신호들에 응답하여 상기 제2 기준디지트선에 상기 기준프리차지신호를 인가할 수도 있다. 또한, 상기 선택프리차지회로는 상기 어드레스신호에 기초하여 복수의 전류들을 상기 기준프리차지신호로서 제공하는 복수의 트랜지스터들을 포함할 수도 있다. 이 경우, 상기 복수의 트랜지스터들은 서로 다른 전류 공급능력을 가질 수도 있으며, 상기 복수의 트랜지스터들 각각은 상기 어드레스신호에 기초하여 선택적으로 턴온된다. 또한, 상기 복수의 트랜지스터들은 서로 다른 게이트 폭을 가질 수도 있다. 다른 대안으로, 상기 복수의 트랜지스터들은 서로 다른 게이트 길이를 가질 수도 있다.

또한, 상기 메모리셀 매트릭스부와 상기 기준메모리셀 매트릭스부 각각은 뱅크선택부를 구비한다. 이 때, 상기 반도체 기억장치는 상기 어드레스신호를 디코딩하는 뱅크 디코더를 더 포함할 수도 있다.

또한, 상기 반도체 기억장치는 상기 메모리셀 매트릭스부와 상기 기준메모리셀 매트릭스부에 공통인 워드선들 중의 1개 워드선을 지정하기 위하여, 상기 어드레스신호를 디코딩하는 X 디코더를 더 구비할 수도 있다.

또한, 반도체 메모리 장치는 메모리셀, 기준메모리셀 매트릭스부 및 센스회로를 포함한다. 상기 메모리셀 매트릭스부는 제1 매트릭스에 배치된다. 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면, 상기 선택메모리셀은 제1 열 배선에 접속된다. 또한, 프리차지신호는 적어도, 상기 선택메모리셀을 제외한 상기 메모리셀들 중의 하나에 접속된 제2 열 배선에 인가되며, 상기 선택메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력된다. 상기 기준메모리셀 매트릭스부는 제2 매트릭스에 배치된 기준메모리셀들을 포함한다. 상기 기준메모리셀 매트릭스부는 상기 선택메모리셀로부터의 상기 독출 데이터신호에 대한 기준데이터신호를 출력하되, 상기 기준데이터신호는 상기 독출 데이터신호에 대한 상기 프리차지신호의 영향에 대응한다. 상기 센스회로는 상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정한다. 이 때, 상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력한다.

또한, 반도체 기억장치는 메모리셀 매트릭스부, 기준메모리셀 매트릭스부 및 센스회로를 포함한다. 상기 메모리셀 매트릭스부는 제1 매트릭스에 배치된 메모리셀들을 구비한다. 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면, 상기 선택메모리셀은 제1 열 배선에 접속된다. 이 때, 프리차지신호는 적어도, 상기 선택메모리셀을 제외한 상기 메모리셀들 중의 하나에 접속된 제2 열 배선에 인가되며, 상기 선택메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력된다. 상기 메모리셀 매트릭스부는 제2 매트릭스에 배치된 기준메모리셀들을 포함한다. 상기 기준메모리셀 매트릭스부는, 상기 선택메모리셀에 대응하는 상기 기준메모리셀들 중의 선택된 한 기준메모리셀로부터 기준데이터신호를 출력하되, 상기 선택기준메모리셀은 상기 독출 데이터신호에 대한 상기 프리차지신호의 영향에 기초하여 충전속도가 제어되는 기준디지트선에 접속된다. 상기 센스회로는 상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정한다. 이 때, 상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력한다.

도 1 은 반도체 기억장치의 종래예의 블록도.

도 2 는 반도체 기억장치의 종래예에서의 센스회로도.

도 3 은 반도체 기억장치의 종래예에서의 프리차지회로도.

도 4a 내지 도 4m 은 반도체 기억장치의 종래예의 동작을 나타낸 타이밍도.

도 5 는 반도체 기억장치의 다른 종래예의 메모리셀 어레이내의 접속관계를 나타낸 등가회로도.

도 6a 는 도 5 에 도시된 메모리셀 어레이의 트랜지스터 (T1 내지 T4) 의 구조를 나타낸 단면도이고, 도 6b 내지 도 6d 는 도 5 에서의 오판정동작을 방지하는 방법을 나타낸 등가회로도.

도 7 은 반도체 기억장치의 종래예 메모리셀 매트릭스부의 상세회로도.

도 8 은 반도체 기억장치의 종래예의 뱅크선택기와 가상접지선택기의 진리표.

도 9 는 반도체 기억장치의 종래예의 메모리셀 매트릭스의 일부분의 평면도.

도 10 은 선 A-A 에 따른 도 9 의 반도체 기억장치의 종래예의 단면도.

도 11 은 선 B-B 에 따른 도 9 의 반도체 기억장치의 종래예의 단면도.

도 12a 내지 도 12d 는, 반도체 기억장치의 종래예에서 어떤 하나의 디지트선에 인접하는 디지트선 또는 가상접지선의 전압치가 변하지 않은 경우의 상기 디지트선의 상승 특성을 나타낸 타이밍도.

도 13a 내지 도 13d 는, 반도체 기억장치의 종래예에서 어떤 하나의 디지트선에 인접하는 디지트선 또는 가상접지선의 전압치가 변하는 경우의 상기 디지트선의 상승 특성을 나타낸 타이밍도.

도 14a 및 도 14b 는 반도체 기억장치의 종래예에서 센스회로에 입력되는 기준전압 (DGR) 과 독출전압 (DGl(ON) 및 DG2(OFF)) 을 나타낸 타이밍도.

도 15 는 본 발명의 제1 실시예에 따른 반도체 기억장치의 구조를 나타낸 블록도.

도 16 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 기준메모리셀부의 회로도.

도 17 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RDP 선택기의 블록도.

도 18 은 본 발명의 제1 실시예에 따른 반도체 기억장치의 RDP 디코더의 진리표.

도 19 는 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RV 선택기의 블록도.

도 20 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RV 디코더의 진리표.

도 21a 및 도 21b 는, 디지트선이 커플링노이즈를 받지 않은 경우와 디지트선이 커플링노이즈를 받는 경우에, 본 발명의 제1 실시예에 따른 반도체 기억장치에서 센스회로에 입력되는, 디지트선상의 전압치와 기준디지트선상의 전압치간의 관계를 나타낸 타이밍도.

도 22 는 본 발명의 제2 실시예에 따른 반도체 기억장치의 블록도.

도 23 은 본 발명의 제2 실시예에 따른 반도체 기억장치의 기준메모리셀 매트릭스부를 나타낸 회로도.

도 24a 내지 도 24c 는 본 발명의 제2 실시예에 따른 반도체 기억장치에서, 디지트선이 커플링노이즈의 영향을 받는 경우의 3개의 선 배치 패턴을 나타낸 도면.

도 25 는 본 발명의 제3 실시예에 따른 반도체 기억장치의 블록도.

도 26 은 본 발명의 제3 실시예에 따른 반도체 기억장치내의 기준메모리셀 매트릭스부를 나타낸 회로도.

도 27 은 본 발명의 제4 실시예에 따른 반도체 기억장치의 블록도.

도 28 은 본 발명의 제4 실시예에 따른 반도체 기억장치의 선택프리차지회로를 나타낸 회로도.

도 29 는 본 발명의 제4 실시예에 따른 반도체 기억장치내의 기준메모리셀 매트릭스부를 나타낸 회로도.

도 30a 및 도 30b 는 본 발명의 제4 실시예에 따른 반도체 기억장치내의 선택프리차지회로의 어드레스 디코더의 구조를 나타낸 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 어드레스 버퍼 2 : Y 디코더

3 : Y 선택기 4 : 뱅크디코더

5 : X디코더 6 : 가상접지선택기

7 : 뱅크선택기 8 : 메모리셀 어레이

9 : 메모리셀매트릭스 10 : 프리차지회로

11 : 기준셀부 12 : RDP 선택기

13 : 기준셀매트릭스 14 : RV 선택기

15 : 센스회로

이하, 첨부도면을 참조하여 본 발명의 반도체 기억장치를 상세히 설명한다.

[제1 실시예]

도 15 는 본 발명의 제1 실시예에 따른 반도체 기억장치의 주요부분을 나타낸 블록도이다. 도 16 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 기준메모리셀부의 회로도이다. 도 17 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RDP 선택기의 회로도이다. 도 18 은 본 발명의 제1 실시예에 따른 반도체 기억장치의 RDP 디코더의 진리표를 나타낸 것이다. 도 19 는 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RV 선택기의 회로도이다. 도 20 은 본 발명의 제1 실시예에 따른 반도체 기억장치에서의 RV 디코더의 진리표를 나타낸 것이다. 도 21a 및 도 21b 는 본 발명의 제1 실시예에 따른 반도체 기억장치에서, 디지트선으로부터 센스회로에 입력되는 전압과 기준디지트선으로부터 센스회로에 입력되는 전압간의 관계를 나타낸 파형도이다. 도 21a 는 디지트선이 커플링노이즈를 받지 않은 경우를 나타낸다. 도 21b 는 디지트선이 커플링노이즈를 받는 경우를 나타낸다.

도 15 를 참조하여, 본 발명의 제1 실시예에 따른 반도체 기억장치의 구조를 설명한다.

도 15 를 참조하면, 이 실시예의 반도체 기억장치는, 어드레스 버퍼 (1), Y 디코더 (2), Y 선택기 (3), 뱅크디코더 (4), X 디코더 (5), 가상접지선택기 (6), 뱅크선택기 (7) 와 메모리셀 어레이 (8) 를 포함하는 메모리셀 매트릭스 (9), 프리차지회로 (10), 기준메모리셀부 (11) 및 센스회로 (15) 로 구성된다. 이 실시예에서의 반도체 기억장치는 도 1 의 종래예에 도시된 래치 회로 (63), 출력버퍼 (64), 제어신호 버퍼회로 (65), 어드레스천이 검출회로 (66), 방전제어회로 (67) 등을 더 구비한다. 그러나, 이들은 종래예에서와 동일하기 때문에 도시를 생략한다.

또한, 기준셀부 (11) 를 제외하고, 어드레스 버퍼 (1), Y 디코더 (2), Y 선택기 (3), 뱅크디코더 (4), X 디코더 (5), 가상접지선택기 (6), 뱅크선택기 (7) 와 메모리셀 어레이 (8) 를 포함하는 메모리셀 매트릭스 (9), 프리차지회로 (10) 및 센스회로 (15) 는, 도 1 에 도시된 어드레스 버퍼 (51), Y 디코더 (52), Y 선택기 (53), 뱅크디코더 (54), X 디코더 (55), 가상접지선택기 (56), 뱅크선택기 (57) 와 메모리셀 어레이 (58) 를 포함하는 메모리셀 매트릭스 (59), 프리차지회로 (60) 및 센스회로 (62) 와 동일한 기능 및 동일한 구조를 갖는다. 따라서, 그 설명은 생략한다.

이 실시예의 기준메모리셀부 (11) 는 RDP 선택기 (12), 기준메모리셀 매트릭스 (13) 및 RV 선택기 (14) 로 구성된다.

기준메모리셀 매트릭스 (13) 는 메모리셀 매트릭스 (9) 의 메모리셀들과 동일한 크기를 가지고 동일한 방식으로 배치된 기준메모리셀들을 갖는다. 상기 기준메모리셀들은 적어도 기본 반복단위에 상응하는 기준메모리셀들을 갖는다. 예를 들면, 도 5, 도 7 및 도 25 에서와 같이, 기본 반복단위는 64개의 워드선 (96), 5개의 디지트선 (78) 및 3개의 가상접지선 (85) 으로 되어 있다. 8개의 메모리셀이 기본 반복단위이기 때문에, 적어도 (64×8) 개의 메모리셀을 기준메모리셀로서 형성할 수 있다. 그러나, 메모리셀 매트릭스 (9) 내의 디지트선 (78) 과 가상접지선 (85) 의 기생용량 및 저항치를 기준메모리셀 매트릭스 (13) 내의 디지트선과 가상접지선의 기생용량 및 저항치와 동일하도록 하기 위해서는, 상기 디지트선 (78) 이나 가상접지선 (85) 에 접속된 (64 ×22) 개의 모든 메모리셀들을 형성하는 것이 바람직하다. 기준메모리셀 매트릭스 (13) 내의 워드선선택신호들 (W00 내지 W63) 과 뱅크선택신호들 (BS1 내지 BS6) 은 메모리셀 매트릭스 (9) 의 워드선선택신호들과 뱅크선택신호들과 동일하다.

RDP 선택기 (12) 는 어드레스신호 (AD) 에 의해 기준디지트선들 중의 1개를 선택하여, 센스회로 (15) 에 디지트선기준신호 (DGR) 를 공급한다. 또한, RDP 선택기 (12) 는 어드레스신호 (AD) 에 따라 기준디지트선들 중의 또다른 1개를 선택하여, 선택디지트선에 기준프리차지신호 (PCR) 를 공급한다.

RV 선택기 (14) 는 어드레스신호 (AD) 에 의해서 기준가상접지선들 중의 1개를 선택하여 이를 접지한다. 또한, RV 선택기 (14) 는 어드레스신호 (AD) 에 따라 기준가상접지선들 중의 1개를 선택하여, 이 기준가상접지선에 프리차지신호인 기준프리차지신호 (PCR) 를 공급한다.

이하, 도 15 를 참조하여 기준메모리셀부 (11) 의 동작을 설명한다.

외부장치로부터 어드레스버퍼 (1) 에 어드레스신호 (AD) 가 입력되면, X 디코더 (5) 는 이 어드레스신호 (AD) 디코딩하여 워드선들 중의 1개를 활성화한다. 또한, 뱅크디코더 (4)는 어드레스신호를 디코딩여 뱅크선택신호들 (BS1 내지 BS6) 중의 1개를 활성화한다. 이들 활성화된 워드선선택신호 (WO0 내지 W63) 와 뱅크선택신호들 (BS1 내지 BS6) 은 메모리셀 매트릭스 (9) 와 기준 셀 매트릭스 (13) 에 공급된다.

한편, RDP 선택기 (12) 는 센스회로 (l5) 로부터의 기준 독출용 바이어스전압을 어드레스신호 (AD) 에 의해 선택된 기준디지트선에 공급함으로써, 이 기준 독출용 바이어스전압은 어드레스신호 (AD) 에 의해서 선택된 선택기준메모리셀에 공급된다. 또한, RV 선택기 (14) 는, 선택기준메모리셀이 접지되도록, 어드레스신호 (AD) 에 의해서 선택된 기준가상접지선을 접지시킨다. 그 결과, 기준독출전류, 즉, 기준디지트선신호 (DGR) 가 선택기준메모리셀의 문턱치에 따라 흐르게 된다.

프리차지회로 (도시되지 않음) 는 어드레스신호 (AD) 에 의해 선택된 기준디지트선과 기준가상접지선에 기준프리차지신호 (PCR) 를 공급한다. 이에 의해, 선택기준메모리셀에 인접한 기준메모리셀이 소정 전압으로 바이어스된다. 그 결과, 선택기준메모리셀을 제외한 인접 기준메모리셀들을 통하여 기준독출전류 (DGR) 가 누설되는 것을 방지할 수 있게 된다.

도 16 은 기준메모리셀부 (11) 의 상세한 구조을 나타낸다.

이 기준메모리셀부 (11) 는 기준메모리셀 어레이 (18), 제1 및 제2 RV 선택기 (16 및 17) 로 구성된다. 도 1 에 도시된 메모리셀 어레이 (58) 와 동일한 크기를 갖는 기준메모리셀 (RCEL) 은 매트릭스내의 기준메모리셀 어레이 (18) 에서 행렬 형태로 배치된다. 복수의 워드선들 (W00 내지 W63) 은 도면의 가로방향으로 배치되고, 워드선들은 복수의 기준메모리셀 (RCEL) 의 게이트를 구성한다. 또한, 도면의 세로방향으로는 복수의 기준디지트확산배선 (19) 이 배치되어, 기준메모리셀 (RCEL) 의 드레인을 구성한다. 또한, 도면의 세로방향으로 복수의 가상접지 (GND) 확산배선이 배치되어, 기준메모리셀 (RCEL) 의 소스를 구성한다. 상기 기준디지트선확산배선 (19) 과 상기 가상접지확산배선 (20) 은 교대로 배치되어, 제1 및 제2 RV 선택기 (16 및 17) 와 각각 접속된다.

기준메모리셀 (RCEL) 에서는, 도 16 에서의 기준디지트선신호 (DGR) 의 생성을 위하여 (64행) × (8열) 의 RCEL1 내지 RCEL8 가 사용된다. 따라서, 적어도 기본반복단위에 상응하는 (64 ×8) 개의 기준메모리셀을 충분히 제공할 수 있게 된다. 그러나, 이 실시예에서는, (64 ×22) 개의 기준메모리셀들 (RCEL) 을 형성하였다. 이에 의해, 기준디지트선 (21) 이나 기준가상접지선 (22) 의 저항치 및 기생용량을 도 1 에 도시된 메모리셀 어레이 (58) 의 저항치 및 기생용량과 동일하게 하였다.

제1 RV 선택기 (16) 는 복수의 뱅크선택 트랜지스터 (BTl 및 BT2) 로 구성된다. 각 트랜지스터 (BTl 및 BT2) 의 게이트는 도 15 에 도시된 뱅크디코더 (4) 에 접속된다. 트랜지스터 (BTl 및 BT2) 에는 뱅크선택신호 (BS1 및 BS2) 가 각각 공급된다. 각 트랜지스터 (BTl 및 BT2) 의 드레인은 기준디지트단자들 (RD0 내지 RD4) 중의 하나와 기준디지트선 (21) 을 통하여 RDP 선택기 (12) 와 접속된다. 각 트랜지스터 (BTl 및 BT2) 의 소스는 RD 확산배선 (19) 을 통하여 기준메모리셀들 (RCEL) 에 접속된다. 이 실시예에서는, 1개의 기준디지트선 (21) 에 2개의 기준디지트선확산배선 (l9) 이 접속된다. 이 2개의 기준디지트선확산배선 (19) 중의 1개는 2개의 뱅크선택 트랜지스터들 (BTl 및 BT2) 에 의해 기준디지트선 (21) 과 접속된다. 뱅크선택 트랜지스터의 수가 2개로 한정되는 것은 아니다. 도 15 에 도시된 메모리셀 매트릭스 (9) 의 구조에 따라, 3개 이상의 기준디지트선확산배선들 (19) 이 1개의 기준디지트선 (21) 과 접속하는 것도 가능하다.

제2 RV 선택기 (17) 는 복수의 뱅크선택 트랜지스터 (BT3 내지 BT6) 로 구성된다. 뱅크선택트랜지스터 (BT3 내지 BT6) 에는 뱅크선택신호들 (BS3 내지 BS6) 이 각각 공급된다. 각 트랜지스터 (BT3 내지 BT6) 의 게이트는 도 15 에 도시된 뱅크디코더 (4) 와 접속된다. 각 트랜지스터 (BT3 내지 BT6) 의 소스는 기준가상접지단자들 (RVG1 내지 RVG3) 중의 하나와 기준가상접지선들 (22) 중의 하나를 통하여 RV 선택기 (14) 와 접속된다. 각 트랜지스터 (BT3 내지 BT6) 의 드레인은 가상접지확산배선 (20) 을 통하여 기준메모리셀들 (RCEL) 에 접속된다. 이 실시예에서는, 1개의 기준가상접지선 (22) 에 4개의 기준가상확산배선 (20) 이 접속된다. 이 4개의 뱅크선택 트랜지스터들 (BT3 내지 BT6) 에 의해, 4개의 기준가상확산배선 (20) 중의 하나가 1개의 기준가상접지선 (22) 과 접속된다. 뱅크선택 트랜지스터의 수가 4개로 한정되는 것은 아니다. 도 15 에 도시된 메모리셀 매트릭스 (9) 의 구조에 따라, 1개의 기준가상접지선 (22) 에 5개 이상의 기준가상확산배선 (20) 을 접속하는 것도 가능하다.

각 메모리셀 트랜지스터 및 각 뱅크선택 트랜지스터의 소스와 드레인은 확산층에 의해 형성되고, 그 게이트는 폴리실리콘에 의해 형성된다. 기준디지트선단자들 (RD0 내지 RD4) 과 기준가상접지단자들 (RVG1 내지 RVG3) 은 콘택트 (contact) 로 형성된다. 기준디지트선단자들은 금속배선층인 기준디지트선 (21) 및 기준디지트선확산배선 (19) 과 접속된다. 또한, 기준가상접지단자들 (RVG1 내지 RVG3) 은 금속배선층으로 형성된 기준가상접지선들 (22) 및 기준가상접지확산배선들 (20) 과 접속된다.

기준메모리셀들 (RCEL1 내지 RCEL8) 의 선택동작은 도 1 에 도시된 종래의 메모리셀 매트릭스 (59) 에서의 도 7 에 도시된 메모리셀들 (SX1 내지 SX8) 중의 1개의 선택동작과 동일하다. 또한, 어드레스신호 (AD) 와 뱅크선택신호 (BS1 내지 BS6) 의 관계는 도 8 에 도시된 진리표와 동일하다. 따라서, 이에 대해서는 상세한 설명을 생략한다.

도 17 은 RDP 선택기 (12) 의 상세회로도를 나타내고, 도 18 은 RDP 디코더의 진리표를 나타낸다. 도 17 에 도시된 바와 같이, RDP 선택기 (12) 는 RDP 디코더 (23), 프리차지회로 (24) 및 트랜지스터 (25 내지 33) 로 구성된다.

RDP 디코더 (23) 는 어드레스신호 (AD) 의 하위 3비트 (a2, al 및 a0) 를 디코딩하고 선택신호들 (SR01 내지 SR09) 을 출력한다. 이 선택신호들 (SR01 내지 SR09) 은 트랜지스터 (25 내지 33) 의 게이트에 각각 접속되어, 트랜지스터들 (25 내지 33) 중의 소정의 트랜지스터를 도통/비도통 상태로 한다.

프리차지회로 (24) 는 도 15 에 도시된 프리차지회로 (10) 와 동일한 구조를 갖는다. 이 프리차지회로 (24) 는, 도 16 에 도시된 선택기준메모리셀 트랜지스터 (RCEL) 의 드레인측상의 선택기준디지트선 (21) 에 인접하는 기준디지트선 (21) 에 PCR 신호인 소정의 바이어스를 인가한다.

선택트랜지스터 (27 및 28) 는, 선택신호 (SR03 및 SR04) 에 기초하여, 제1 군의 기준디지트선들 (RD0, RD2 및 RD4) 중의 하나와 제2 군의 기준디지트선들 (RDl 및 RD3) 중의 하나에 센스회로 (15) 로부터의 기준바이어스전압을 인가한다. 또한, 선택트랜지스터들 (27 및 28) 은 선택기준메모리셀 (RCEL) 에 흐르는 기준독출전류를 센스회로 (15) 에 공급한다.

선택트랜지스터 (25 및 26) 는 선택신호 (SR01 및 SR02) 에 기초하여, 프리차지회로 (24) 로부터의 기준프리차지신호 (PCR) 를, 선택트랜지스터 (27 및 28) 에 의해 선택되지 않은 제1군 및 제2군 중의 하나의 기준디지트선들 (RD1 및 RD3) 또는 하나의 기준디지트선들 (RD0, RD2 및 RD4) 에 공급한다. 따라서, 선택신호 (SR01) 가 하이레벨일 경우, 선택신호 (SR04) 는 하이레벨이고 선택신호 (SR02 및 SR03) 는 로우레벨이다. 이와는 반대로, 선택신호 (SR01) 가 로우레벨일 경우, 도 18 에 도시된 바와 같이, 선택신호 (SR04) 는 로우레벨이고 선택신호 (SR02 및 SR03) 는 하이레벨이다.

선택트랜지스터들 (29, 31 및 33) 은, 선택신호들 (SR05, SR07 및 SR09) 에 기초하여, 제1 군의 기준디지트선들 (RD0, RD2 및 RD4) 중의 하나에 기준바이어스전압신호 또는 기준프리차지신호 (PCR) 를 공급한다. 선택트랜지스터 (30 및 32) 는 도 18 에 도시된 선택신호 (SR06 및 SR08) 에 기초하여, 제2 군의 기준디지트선들 (RD1 및 RD3) 중의 하나에 기준바이어스전압신호 또는 기준프리차지신호 (PCR) 를 공급한다.

도 18 에 도시된 바와 같이, 예를 들면, 기준메모리셀 (RCEL7) 을 선택한 경우에는, 기준디지트선 (RD3) 은 센스회로 (15) 와 전기적으로 접속되고, 기준디지트선 (RD4) 은 프리차지회로 (24) 와 전기적으로 접속된다. 이는, 센스회로 (15) 가 기준디지트선들 (RD0 내지 RD4) 중의 하나와 접속되고, 프리차지회로 (24) 가 기준디지트선들 (RD0 내지 RD4) 중의 다른 하나와 접속되는 것을 의미한다. 이 때, 선택신호 (SR01, SR04, SR08 및 SR09) 가 하이레벨로 되어, 그 외의 선택신호들 (SR02, SR03, SR05 및 SR07) 이 로우레벨로 된다. 그 결과, 트랜지스터 (28 및 32) 가 턴온되어, 센스회로 (15) 로부터의 기준바이어스전압신호를 기준디지트선 (RD3) 에 공급하게 된다. 또한, 트랜지스터 (28 및 32) 는 선택기준메모리셀 (RCEL7) 에 흐르는 기준디지트선신호 (DGR) 를 센스회로 (15) 에 공급한다. 또한, 트랜지스터 (25 및 33) 가 도통 상태로 되어, 프리차지회로 (24) 로부터의 기준프리차지신호 (PCR) 를 인접 기준디지트선 (RD4) 에 공급한다.

그 밖의 기준메모리셀 (RCEL) 이 선택될 경우에도, 도 18 에 도시된 진리표에 따라서 선택신호들 (SR01 내지 SR09) 이 출력됨과 동시에, 트랜지스터 (25 내지 33) 는 도통/비도통 상태로 된다.

도 19 는 RV 선택기 (14) 의 상세회로도를 나타내고, 도 20 은 RV 디코더 (34) 의 진리표를 나타낸다. 도 19 에 도시된 바와 같이, RV 선택기 (14) 는 RV 디코더 (34), 프리차지회로 (35), 트랜지스터 (36 내지 42) 로 구성된다.

RV 디코더 (34) 는 어드레스신호의 하위 3비트 (a2, al 및 a0) 를 디코딩하고 선택신호 선택신호들 (SRl0 내지 SR16) 을 출력한다. 선택신호 (SRl0 내지 SR16) 는 트랜지스터 (36 내지 42) 의 게이트에 각각 접속되어, 이 트랜지스터들 (36 내지 42) 중의 소정의 트랜지스터를 도통/비도통 상태로 한다.

프리차지회로 (35) 는 도 15 의 프리차지회로 (10) 와 동일한 구조를 가지며, 선택기준메모리셀 (RCEL) 의 드레인측상의 선택기준가상접지선 (22) 에 인접하는 기준가상접지선 (22) 에 기준프리차지신호 (PCR 신호) 인 소정의 프리차지바이어스전압을 공급한다.

선택트랜지스터 (41 및 42) 는 선택신호 (SRl5 및 SR16) 에 기초하여, 제1 군의 기준가상접지선들 (RVGl 및 RVG3) 및 제2 군의 기준가상접지선들 (RVG2) 중의 하나를 접지시킨다. 선택트랜지스터 (39 및 40) 는 선택신호 (SR13 및 SR14) 에 기초하여, 프리차지회로 (35) 로부터의 기준프리차지신호 (PCR) 를, 선택트랜지스터 (41 및 42) 에 의해 선택되지 않은 군의 기준가상접지선들 (RVG1 및 RVG3) 과 기준가상접지선디지트선 (RVG2) 중의 하나에 공급한다. 따라서, 선택신호 (SR13) 가 하이레벨일 경우, 선택신호 (SR15) 는 하이레벨이고 선택신호 (SR14 및 SR16) 는 로우레벨이다. 이와는 반대로, 선택신호 (SR13) 가 로우레벨일 경우, 도 20 에 도시된 바와 같이, 선택신호 (SR15) 는 로우레벨이고 선택신호 (SR14 및 SR16) 는 하이레벨이다.

선택트랜지스터 (36 및 38) 는, 선택신호 (SR10 및 SR12) 에 기초하여, 제1 군의 기준가상접지선 (RVGl 및 RVG3) 중의 어느 하나에 기준프리차지신호 (PCR) 를 공급하거나 또는 접지한다. 선택트랜지스터 (37) 는, 선택신호 (SRl1) 에 기초하여, 제2 군의 기준가상접지선 (RVG2) 에 기준프리차지신호 (PCR) 를 공급하거나 또는 접지한다.

도 20 에 도시된 바와 같이, 예를 들면, 기준메모리셀 (RCEL7) 을 선택한 경우에는, 기준가상접지선 (RVG2) 은 접지되고, 기준가상접지단자 (RVG3) 는 프리차지회로 (35) 와 전기적으로 접속된다. 이는, 기준가상접지단자들 (RV1 내지 RVG3) 중의 어느 하나가 프리차지회로 (35) 에 접속된다는 것을 의미한다. 이 때, 선택신호 (SR11, SR12, SR13 및 SR15) 가 하이레벨로 되어, 그 외의 선택신호들 (SR10, SR14, SR16 및 SR07) 이 로우레벨로 된다. 그 결과, 트랜지스터 (37 및 41) 가 도통상태로 되어, 기준가상접지선 (RVG2) 이 접지되어 기준디지트선신호 (DGR) 가 기준메모리셀 (RCEL7) 로 흐를 수 있게 된다. 또한, 트랜지스터 (38 및 39) 가 도통상태로 되어, 프리차지회로 (35) 로부터의 기준프리차지신호 (PCR) 가 기준가상접지선 (RVG3) 으로 공급된다.

그 밖의 기준메모리셀 (RCEL) 이 선택될 경우, 도 6 에 도시된 진리표에 따라서 선택신호들 (SRl0 내지 SR16) 이 출력됨과 동시에, 트랜지스터 (36 내지 42)는 도통/비도통 상태로 된다.

다시 도 16 을 참조하면, 기준디지트선 (21) 과 기준가상접지선 (22) 은 금속배선층으로 형성되며, 반도체 기억장치의 칩상에 장거리에 걸쳐 평행하게 배치된다. 따라서, 기준디지트선 (21) 과 기준가상접지선 (22) 은 인접선의 전위에 따라 커플링노이즈의 영향을 받는다. 이 커플링노이즈의 크기는 선택되는 기준메모리셀들 (RCEL1 내지 RCEL8) 중의 선택된 기준메모리셀의 위치에 따라서 다르다. 이 실시예의 뱅크선택기 구조에서는, 도 18 및 도 20 에 도시된 진리표의 "PAT"항목에 도시된 바와 같이 3종류의 패턴이 있다.

본 발명의 제1 실시예에 따른 반도체 기억장치에서, 기준 메모리셀 매트릭스 (13) 는 메모리셀 매트릭스 (9) 의 기본단위구조와 동일한 구조를 갖는다. 또한, 기준메모리셀 (RCEL) 의 선택신호들은 메모리셀의 선택신호들과 동일하다. 따라서, 디지트선상의 신호의 상승시간과 기준디지트선상의 신호의 상승시간을 거의 서로 동기시킬 수 있게 된다.

또한, 어드레스신호 (AD) 에 의해 디지트선상의 신호의 상승시간이 변하더라도, 기준디지트선의 상승시간도 같이 변한다. 그 결과, 도 21a 에 도시된 바와 같이, 기준디지트선신호 (DGR) 는 온상태의 선택메모리셀에 의해 생성된 디지트선신호 (DGl(ON)) 와 오프상태의 메모리셀에 의해 생성된 디지트선신호 (DGl(OFF)) 의 중간치에 거의 같아지게 된다.

또한, 도 21b 에 도시된 바와 같이, 커플링노이즈의 영향으로 인하여, 온상태의 선택메모리셀에 의해 생성된 디지트선신호 (DG2(ON)) 와 오프상태의 선택메모리셀에 의해서 생성된 디지트선신호 (DG2(OFF)) 의 상승시간이 빨라지더라도, 기준디지트선신호 (DGR) 은 거의 동일한 커플링노이즈를 받는다. 따라서, 기준디지트선신호 (DGR) 도 이들 신호의 중간치에 따라 급속하게 상승하게 된다.

이러한 식으로, 종래예와는 달리, 디지트선신호 (DG) 와 기준디지트선신호 (DGR) 의 상승시간에 따라 저장데이터의 판정시간이 제한되는 일이 없게 된다. 그 결과, 디지트선신호 (DG) 와 기준디지트선신호 (DGR) 간의 전위차가 소정값이상으로 되면 항상 기억데이터를 판정할 수 있게 된다. 또한, 디지트선신호 (DG) 와 기준디지트선신호 (DGR) 가 비슷하게 상승하기 때문에, 종래예에 비하여 오판정 가능성을 대폭 감소시킬 수 있게 된다.

[제2 실시예]

도 22 는 본 발명의 제2 실시예에 따른 반도체 기억장치의 독출부의 블록도이다. 도 23 은 본 발명의 제2 실시예에 따른 반도체 기억장치의 기준메모리셀 매트릭스, PCR 선택기 및 VGR 선택기의 회로도이다. 도 24a 내지 도 24c 는 본 발명의 제2 실시예에 따른 반도체 기억장치내의 메모리셀부에서, 센스전류가 흐르고 있는 선, 가상접지단자와 접속하고 있는 선, 및 프리차지회로와 접속하고 있는 선의 상대적인 배치를 나타내는 선배치 패턴도이다.

이하, 도 22 및 도 23 을 참조하여 본 발명의 제2 실시예에 따른 반도체 기억장치의 구조를 설명한다.

도 22 를 참조하면, 기준셀매트릭스 (202) 는 메모리셀 매트릭스의 출력신호, PCR 선택기 (203) 의 출력신호, VGR 선택기 (204) 의 출력신호 및 기준뱅크 (RBK) 디코더 (205) 의 출력신호를 입력받는다. 또한, PCR 선택기 (203) 는 어드레스신호 (AD) 를 입력받아 센스회로에 기준디지트선신호를 출력한다. 또한, VGR 선택기 (204) 는 어드레스신호 (AD) 를 입력받고, RBK 디코더 (205) 는 어드레스신호 (AD) 를 입력받는다. 제2 실시예의 반도체 기억장치의 구성에 있어서의 그 밖의 구성요소는 제1 실시예의 구성과 동일하다.

이하, 도 23 을 참조하여 기준메모리셀부 (201) 의 구조를 설명한다.

도 23 을 참조하면, 5개의 기준디지트선단자들 (D0 내지 D4) 이 형성되고, 6개의 뱅크선택 트랜지스터 (BT1 내지 BT6) 가 형성된다. 또한, 64개의 워드선들 (W00 내지 W63) 이 형성되고, 3개의 가상접지단자들 (VG1 내지 VG3) 이 형성한다. 이 예에서 기준디지트선단자의 개수, 가상접지단자의 개수는 각각 5개, 3개로 설정된다. 그러나, 이 개수에 한정되는 것은 아니다. 기준디지트선단자의 개수와 가상접지단자의 개수는 기준메모리셀매트릭스 (202) 내의 기준메모리셀의 개수와 기준메모리셀매트릭스 (202) 의 구조에 따라 변경될 수도 있다. 기준메모리셀매트릭스 (202) 는 메모리셀매트릭스와 동일한 구성을 갖는 것이 바람직하다.

또한, 각 메모리셀 및 각 뱅크선택 트랜지스터의 소스와 드레인은 확산층에 의해 형성되고, 그 게이트는 폴리실리콘층에 의해 형성된다. 또한, 워드선들 (W00 내지 W63) 및 뱅크선택선들 (BS1 내지 BS6) 도 동일한 방식으로 폴리실리콘층에 의해 각각 형성되어, 각 메모리셀 트랜지스터 및 각 뱅크선택 트랜지스터의 게이트전압을 제어한다.

본 발명의 제2 실시예에 따른 반도체 기억장치에서, 기준메모리셀매트릭스 (202) 는 메모리셀매트릭스와 동일한 메모리셀 구성을 갖는다. 저장데이터를 독출시키기 위하여 메모리셀의 온오프 상태를 식별하기 위한, 기준디지트선신호에 대응하는 전압이 기준디지트선 상에 생성된다. 또한, PCR 선택기 (203) 는 어드레스신호 (AD) 에 의해 정해지는, 기준메모리셀매트릭스 (202) 내의 기준프리차지선으로 전류를 공급한다. VGR 선택기 (204) 는 어드레스신호 (AD) 에 의해 정해지는, 기준메모리셀매트릭스 (202) 내의 가상접지단자를 접지 또는 소정의 전압치로 설정한다. RBK 디코더 (205) 는 어드레스신호 (AD) 에 의해 정해지는, 기준메모리셀매트릭스 (202) 내의 뱅크선택선에 소정의 전압치를 인가한다.

또한, 어드레스신호 (AD) 가 입력되는 시점에서 메모리셀로부터의 디지트선신호가 센스회로의 입력단에 도달하는 시점까지의 시간과, 어드레스신호 (AD) 가 입력되는 시점에서 기준메모리셀로부터의 기준디지트선신호가 센스회로의 입력단에 도달하는 시점까지의 시간이 거의 같아지도록, 메모리셀매트릭스와 기준메모리셀매트릭스가 배치된다.

이하, 도 22, 도 23 및 도 24a 내지 도 24c 를 참조하여 본 발명의 제2 실시예에 따른 반도체 기억장치의 동작을 설명한다.

도 22 및 도 23 에 도시된 바와 같이, Y 선택기는 어드레스신호 (AD) 에 따라 프리차지회로와 센스회로를 접속한다. 이 Y 선택기는 메모리셀매트릭스와 접속된 선들 중의 2개를 프리차지선 및 디지트선으로 선택한다. 이 때, 이와 유사하게, PCR 선택기 (203) 는, 어드레스신호 (AD) 에 따라 기준메모리셀부 (201) 내의 기준메모리셀매트릭스 (202) 와 접속된 선들 중의 1개를 기준프리차지선으로 선택한다. 상기 기준메모리셀부 (201) 는 도 22 에 도시된 바와 같이 PCR 선택기 (203), VGR 선택기 (204), RBK 디코더 (205) 및 기준메모리셀매트릭스 (202) 로 구성된다. 또한, VGR 선택기 (204) 는 어드레스신호 (AD) 에 따라서, 기준메모리셀매트릭스 (202) 와 접속된 선들 중의 1개를 접지된 가상접지단자와 접속된 가상접지선으로서 선택한다. 또한, VGR 선택기 (204) 는, 어드레스신호 (AD) 에 따라서, 기준메모리셀매트릭스 (202) 와 접속된 선들 중의 또다른 선을 전압치를 갖는 가상접지선으로서 선택한다.

제2 실시예에서의 반도체 기억장치의 그 외의 동작들은 제1 실시예에서의 반도체 기억장치의 동작들과 동일하다.

이하, 제2 실시예에서의 반도체 기억장치에서 기준프리차지선과 가상접지선이 어떻게 선택되는 지를 설명한다.

도 24a 내지 도 24c 에 도시된 바와 같이, 금속 조성을 갖는 디지트선 (DG), 프리차지선 (PC) 및 가상접지선 (VG) 과 같은 전류가 흐르는 선에 대한 커플링노이즈의 영향은, 메모리셀매트릭스 내에서 저장데이터가 독출될 메모리셀의 위치에 따라 서로 다르다. 이러한 영향은 3가지 패턴으로 분류되는데, 즉, 제1 내지 제3 패턴은 상기 선들의 상대적인 배치에 의존한다.

하기의 설명에서, "하향 PC"는 프리차지신호가 Y선택기를 통하여 프리차지선으로 전송되고, "상향 PC"는 프리차지신호가 가상접지선택기를 통하여 프리차지선으로 전송되는 것을 나타낸다.

도 24a 에 도시된 바와 같이, 제1 패턴에서는, 디지트선 (DG) 이 있다. 이 디지트선에 이웃하게, 접지된 가상접지단자와 접속될 가상접지선 (VG) 이 형성된다. 또한, 이 가상접지선에 이웃하게 프리차지선 (하향 PC) 이 형성된다. 또한, 도면상에 점선으로 도시된 바와 같이, 프리차지선에 이웃하게 부동상태의 디지트선이 형성된다. 이 부동상태의 디지트선에 이웃하게는, 가상접지단자와 접속된 소정 전압치의 프리차지선 (상향 PC) 이 있다.

도 24b 에 도시된 바와 같이, 제2 패턴에서는, 가상접지단자에 접속되는 프리차지선 (상향 PC) 이 있다. 가상접지단자에 접속된 프리차지선에 이웃하게 프리차지선 (하향 PC) 이 형성된다. 이 프리차지선 (하향 PC) 에 이웃하게 디지트선 (DG) 이 형성되고, 이 디지트선에 이웃하게, 가상접지된 가상접지단자와 접속되는 가상접지선 (VG) 이 형성된다.

도 24c 에 도시된 바와 같이, 제3 패턴에서는, 프리차지선 (하향 PC) 이 있다. 이 프리차지선에 이웃하게, 가상접지단자에 접속될 소정 전압치의 프리차지선 (상향 PC) 이 형성된다. 이 프리차지선에 이웃하게, 가상접지단자와 접속될 디지트선 (DG) 이 형성된다. 또한, 이 디지트선에 이웃하게는, 점선으로 도시된 부동상태의 디지트선이 형성되고, 이 부동상태의 디지트선에 이웃하게는, 가상접지된 가상접지단자와 접속되는 가상접지선 (VG) 이 형성된다.

센스회로의 입력단자의 디지트선의 충전속도는 상기 3가지 패턴에 따라 다르다. 즉, 디지트선상의 전압치가 일정해지기 이전의 디지트신호상의 전압치의 단위시간당 증가분은 3가지 패턴에 따라 달라진다.

PCR 선택기 (203) 와 VGR 선택기 (204) 는 상술한 3가지 패턴들 중의 어느 하나로 설정된 어드레스신호 (AD) 에 따라 제어된다. 따라서, 메모리셀로부터 저장데이터가 독출될 경우에 디지트선, 프리차지선 및 가상접지선의 상대적인 선배치 관계는, 반도체 기억장치내의 기준메모리셀매트릭스 (202) 내의 기준디지트선, 기준프리차지선 및 가상접지선의 상대적인 선배치관계와 일치되는 것이 가능하다. 이 실시예에서는, 행 방향으로 적어도 2개의 기준셀이 있으면 충분하다.

본 발명의 제2 실시예에 다른 반도체 기억장치에서, 메모리셀매트릭스와 기준메모리셀매트릭스에서 기준디지트선과 기준가상접지선에 인가되는 신호의 패턴은 동일하게 할 수 있다. 따라서, 디지트선에 생기는 커플링노이즈와 기준디지트선에 생기는 커플링노이즈가 거의 동일하게 된다. 이에 의해, 기준디지트선상의 전압치는, 온신호 또는 오프신호가 판정될 때에, 온신호의 전압치와 오프신호의 전압치 사이의 거의 중간치로 설정된다. 이 때, 판정시간은 디지트선상에 전송된 온신호 때의 전압치와 오프신호 때의 전압치에 의해 결정된다. 또한, 메모리셀로부터의 저장데이터의 독출동작에 있어서의 어드레스 의존성을 없앨 수 있다. 또한, 메모리셀로부터의 저장데이터의 고속독출동작은 메모리셀매트릭스 구성에 관계없이 수행가능하다.

또한, 종래예에서는, 메모리셀로부터 독출된 저장데이터에 대응하는 독출데이터신호의 전압치가, 디지트선에 대한 커플링노이즈에 따라, 시간에 따른 변화량에서 서로 다르다. 그러나, 본 발명에서는, 디지트선에서의 이론적으로 가장 빠른 시간에 메모리셀로부터 독출데이터신호를 독출할 수가 있다.

또한, 저장데이터가 독출되어야 하는 메모리셀들 중의 하나는 어드레스신호에 의해 결정되고, 이 결정된 메모리셀에 따라서 독출용으로 사용되는 디지트선들 중의 하나가 결정된다. 따라서, 본 발명에서는, 결정된 디지트선에 따라 기준디지트선의 충전속도를 조절할 수 있다. 그 결과, 메모리셀의 저장데이터에 대응하는 독출데이터신호를 그 디지트선에서의 이론적으로 가장 빠른 시간에 독출할 수 있게 된다.

[제3 실시예]

도 25 는 본 발명의 제3 실시예에 따른 반도체 기억장치의 독출부의 블록도이다. 도 26 은 본 발명의 제3 실시예에 따른 반도체 기억장치내의 기준메모리셀매트릭스의 회로도이다. 이하, 도 25 및 도 26 을 참조하여 본 발명에 따른 반도체 기억장치를 설명한다.

도 25 를 참조하면, 디지트선 (DG) 은 저장데이터가 독출되어야 할 메모리셀을 나타내는 어드레스신호 (AD) 을 입력받는다. 또한, 2개의 기준디지트선들 (DGR1 및 DGR2) 은 DG 선택기 (302) 와 기준메모리셀매트릭스 (301) 를 접속한다. 또한, 2개의 기준프리차지선들 (PCRl 및 PCR2) 도 DG 선택기 (302) 와 기준메모리셀매트릭스 (301) 를 접속한다. 제3 실시예에서의 반도체 기억장치의 구성은, PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (301) 의 구성을 제외하고는, 제2 실시에서의 반도체 기억장치의 구성과 동일하다.

이 실시예에서, 상술한 바와 같이 2개의 기준디지트선과 2개의 기준프리차지선이 형성된다. 그러나, 기준디지트선의 개수 또는 기준프리차지선의 개수가 2개로 한정되는 것은 아니다. 3개 이상의 기준프리차지선을 형성할 수도 있다. 이 경우, 기준프리차지선의 개수와 기준메모리셀매트릭스 (301) 의 구성은 기준디지트선의 개수에 따라 변한다.

이하, 도 26 을 참조하여 기준메모리셀매트릭스의 구성을 설명한다.

도 26 을 참조하면, 2개의 기준디지트선들 (DGRl 및 DGR2) 이 형성되고, 2개의 기준프리차지선들 (PCRl 및 PCR2) 이 형성된다. 또한, 2개의 가상접지선들이 형성되고, 64개의 워드선들 (W00 내지 W63) 이 형성되며, 기준디지트선 (DGR1) 과 가상접지선 사이에는 64개의 기준메모리셀들이 형성된다. 또한, 기준디지트선 (DGR2) 과 가상접지선 사이에는 64개의 기준메모리셀들이 형성된다. 온 셀들은 열 방향으로 배치되고, 오프 셀들은 온 셀들에 인접하게 열 방향으로 배치되며, 온 셀들은 오프 셀들에 인접하게 열 방향으로 배치된다.

그런데, 기준메모리셀의 개수는 이 실시예에서는 열 방향으로 64개이다. 그러나, 기준메모리셀의 개수가 64개에 한정되는 것은 아니다. 기준메모리셀의 개수는 메모리셀매트릭스 (301) 내의 메모리셀의 개수 및 메모리셀매트릭스 (301) 의 구성에 따라 결정될 수 있다. 또한, 제2 실시예에서와 마찬가지로, 워드선들 중의 특정한 하나는 Vcc 및 다른 워드선들에 접속가능하다.

또한, 각 메모리셀 트랜지스터의 소스와 드레인은 확산층에 의해 형성되고, 그 게이트는 폴리실리콘에 의해 형성된다. 또한, 각 메모리셀 트랜지스터의 게이트전압을 제어하기 위한 워드선들 (W00 내지 S63) 도 동일한 방식으로 폴리실리콘에 의해 형성된다.

본 발명의 제3 실시예에 따른 반도체 기억장치에서, DG 선택기 (302) 는 기준메모리셀매트릭스 (301) 내의 어드레스신호 (AD) 에 의해 결정되는 기준디지트선에 전류를 흐르게 한다. 기준셀매트릭스 (301) 는 메모리셀매트릭스내의 액세스된 메모리셀이 온 셀 또는 오프 셀인지를 식별하기 위하여 기준디지트선에 독출데이터신호를 생성한다.

제3 실시예에서의 반도체 기억장치의 구성은, PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (301) 의 구성을 제외하고는, 제2 실시예에서의 반도체 기억장치의 구성과 동일하다.

이하, 도 25 및 도 26 을 참조하여 제3 실시예에서의 반도체 기억장치의 동작을 설명한다.

도 25 에 도시된 바와 같이, 메모리셀매트릭스내의 메모리셀로부터 저장데이터가 독출될 경우, DG 선택기 (302) 는 도 26 에 도시된 기준메모리셀매트릭스 (301) 내에서, 어드레스신호 (AD) 에 따라서 기준메모리셀매트릭스 (301) 에 접속된 2개의 기준디지트선들 중의 어느 하나를 선택한다. 또한, 메모리셀매트릭스내에서 2개의 기준디지트선의 가능한 상승시간패턴 (제2 실시예에서의 패턴의 수) 을 미리 제공한다. 도 26 에, 기준디지트선들 (DCRl 및 DGR2) 에 대한 2가지 상승시간패턴이 제공된다. 상승시간을 바꾸는 방법으로서는, 기준디지트선의 배선저항이나 기생용량을 조절함으로써 실현된다. DG 선택기 (302) 는 어드레스신호 (AD) 에 따라서, 이 기준디지트선들 (DGRl 및 DGR2) 중의 어느 하나를 선택한다. 이와 같이, 기준디지트선신호 (DGR) 가 서로 다른 상승시간을 가질 수 있게 된다.

제3 실시예에서의 반도체 기억장치의 동작은, PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (301) 의 동작을 제외하고는, 제2 실시예에서의 반도체 기억장치의 구성과 동일하다.

이하, 이 경우에 기준디지트선이 반도체 기억장치부에서 어떻게 선택되는지를 설명한다.

금속 조성을 갖는 디지트선과 가상접지선을 통해 전류가 흐르는 경로는, 기준메모리셀매트릭스 (30l) 에서 독출될 메모리셀의 위치에 따라 다르다. 커플링노이즈의 영향에 대한 디지트선, 프리차지선 및 가상접지선의 상대적인 배치관계는 제2 실시예에서와 마찬가지로 도 24a 내지 도 24c 에 도시된 제1 패턴 내지 제3 패턴으로 분류된다.

이하, 상술한 설명에 따라 이 실시예에서의 반도체 기억장치의 동작을 설명한다.

메모리셀들 중의 액세스될 하나는 어드레스신호 (AD) 에 의해 결정된다. 따라서, 디지트선, 프리차지선 및 가상접지선의 상대적 배치관계에서의 커플링노이즈의 크기는 어드레스신호 (AD) 에 의해 식별가능해진다. 따라서, 커플링노이즈를 고려하여 복수의 기준디지트선들이 서로 다른 충전속도를 가지게 되면, 어드레스신호 (AD) 에 따른 DG 선택기 (302) 에 의해 상기 복수의 기준디지트선들 중에서 최적의 하나를 선택한다.

본 발명의 제3 실시예에 따른 반도체 기억장치에서는, 서로 다른 충전속도를 갖는 복수의 기준디지트선들이 제공된다. 따라서, 디지트선과 동일한 커플링노이즈의 영향을 갖는 복수의 기준디지트선들 중의 하나를 선택할 수 있게 된다. 이와 같이, 디지트선과 기준디지트선이 거의 동일한 충전속도를 가지게 된다. 그 결과, 기준디지트선의 전압치를, 독출데이터신호가 온 신호 또는 오프 신호인지를 식별하는 것이 가능한 때의 온 신호의 전압치와 오프 신호의 전압치 사이의 거의 중간치에 설정하는 것이 가능해진다. 또한, 메모리셀데이터의 독출속도의 어드레스 의존성을 없앨 수 있게 된다. 또한, 메모리셀매트릭스의 구성에 관계없이 메모리셀데이터의 고속독출동작을 수행할 수 있게 된다.

[제4 실시예]

도 27 은 본 발명의 제4 실시예에 따른 반도체 기억장치의 독출부의 블록도이다. 도 28 은 본 발명의 제4 실시예에 따른 반도체 기억장치에서의 선택프리차지회로를 나타낸 회로도이다. 도 29 는 본 발명의 제4 실시예에 따른 반도체 기억장치의 기준메모리셀매트릭스를 나타낸 회로도이다. 도 30a 및 도 30b 는 본 발명의 제4 실시예에 따른 반도체 기억장치의 어드레스 디코더의 구성을 나타낸 회로이다. 이하, 도 27, 도 28 및 도 29 를 참조하여 본 발명의 제4 실시예에 따른 반도체 기억장치의 구조를 설명한다.

도 27 을 참조하면, 선택프리차지회로 (402) 는 메모리셀매트릭스내의 메모리셀을 나타내는 어드레스신호 (AD) 를 입력받는다. 또한, 기준프리차지 (PCR) 선은 선택프리차지회로 (402) 와 기준메모리셀매트릭스 (401) 를 접속한다. 제4 실시예에서의 반도체 기억장치의 구성은 PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (401) 의 구성을 제외하고는, 제2 실시예에서의 반도체 기억장치의 구성과 동일하다.

이하, 도 28 을 참조하여 선택프리차지회로 (402) 의 구성을 설명한다.

도 28 을 참조하면, 선택회로 (403) 가 형성되며, P채널 MOS 트랜지스터 (404) 는 이 선택회로 (403) 와 그 소스에서 접속된다. N채널 MOS 트랜지스터 (405) 는 P채널 MOS 트랜지스터 (404) 의 게이트와 드레인에 접속된 드레인과, 기준프리차지선 (PCR) 과 접속된 소스를 갖는다. 2개의 N채널 MOS 트랜지스터 (406 및 407) 는 N채널 MOS 트랜지스터 (405) 의 게이트와 접속된 드레인과, 접지된 소스를 각각 갖는다. P채널 MOS 트랜지스터 (408) 는 N채널 MOS 트랜지스터 (405) 의 게이트에 접속된 드레인과, N채널 MOS 트랜지스터 (406) 의 게이트에 접속된 게이트를 갖는다. P채널 MOS 트랜지스터 (409) 는 P채널 MOS 트랜지스터 (408) 의 소스와 접소된 드레인과, N태널 MOS 트랜지스터 (407) 의 게이트와 접속된 게이트를 갖는다. N채널 MOS 트랜지스터 (4010) 는 N채널 MOS 트랜지스터 (406) 의 게이트와 접속된 드레인에 접속된 드레인과, 접지된 소스를 갖는다.

또한, 선택회로 (403) 에서는, Wp 를 게이트폭으로 하는 P채널 MOS 트랜지스터 (4011) 가 형성되고, 이 P채널 MOS 트랜지스터 (4011) 의 드레인과 접속된 드레인을 갖는, Wp/2 를 게이트폭으로 하는 또다른 P채널 MOS 트랜지스터 (4012) 가 형성된다. 이 트랜지스터들 (4011 및 4012) 을 제어하기 위하여, 트랜지스터들 (4011 및 4012) 의 게이트에는 제어신호 (SS2 및 SS3) 가 공급된다. 제어신호 (SS2) 가 로우레벨일 경우, 트랜지스터 (4011) 는 전류 i (i 는 전류치를 나타냄) 를 흘릴 수 있는 능력을 갖고, 제어신호 (SS3) 가 로우레벨일 경우, 트랜지스터 (4012) 는 전류 i/2 를 흘릴 수 있는 능력을 갖는다. 또한, 제어신호들 (SS2 및 SS3) 이 둘다 로우레벨일 경우, 트랜지스터 (401l 및 4012) 는 전류 3i/2 를 흘릴 수 있는 능력을 갖는다. 이와 같이 결정되는 전류구동능력으로 기준프리차지선 (PCR) 이 충전된다.

이하, 도 29 를 참조하여 기준메모리셀매트릭스 (401) 의 구성을 설명한다.

기준디지트선 (DGR), 기준프리차지선 (PCR) 및 가상접지선이 형성되고, 64개의 워드선 (W00 내지 W63) 이 형성된다. 기준디지트선 (DGR) 과 가상접지선 사이에는 64개의 기준메모리셀들이 형성되고, 기준디지트선 (DGR) 과 프리차지선 (PCR) 사이에는 64행의 기준메모리셀이 형성된다. 이러한 식으로, 이 실시예에서 기준메모리셀의 개수는 64개로 설정된다. 그러나, 기준메모리셀의 개수가 64개로 한정되는 것은 아니다. 기준메모리셀의 개수는 메모리셀매트릭스 내의 메모리셀의 개수 또는 메모리셀매트릭스의 구성에 따라 결정되는 것이 바람직하다.

또한, 각 메모리셀 트랜지스터의 소스와 드레인은 확산층에 의해 형성되고, 그 게이트는 폴리실리콘층에 의해 형성된다. 동일한 방식으로, 각 메모리셀 트랜지스터의 게이트전류를 제어하기 위한 워드선들 (W00 내지 S63) 도 폴리실리콘막에 의해 형성된다.

본 발명의 제4 실시예에 따른 반도체 기억장치에서, 선택프리차지회로 (402) 에는 게이트폭이 상이한 트랜지스터들 (4011 및 4012) 이 형성된다. 이 트랜지스터들 (4011 및 4012) 에 의해, 기준메모리셀매트릭스 (401) 내의 어드레스신호 (AD) 에 따라 결정되는 기준프리차지선들 중의 하나에 전류가 흐르게 된다. 기준셀매트릭스 (401) 는 선택메모리셀의 온 신호와 오프 신호를 식별하기 위한 전압을 기준디지트선에 인가한다.

또한, 선택프리차지회로 (402) 내의 선택회로 (403) 는, 그 구성이 서로 다른 게이트폭을 갖는 트랜지스터들로 한정되지는 않는다. 선택회로 (403) 는 선택회로 (403) 로부터 출력되는 전류량을 변경할 수 있는 기능을 갖는다. 예를 들면, 선택회로 (403) 에서는 게이트길이가 서로 다른 트랜지스터들을 형성할 수도 있다.

제4 실시예에서의 반도체 기억장치의 구성은 PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (401) 의 구성을 제외하고는, 제2 실시예에서의 반도체 기억장치의 구성과 동일하다.

이하, 도 27, 도 28, 도 29, 도 30a 및 도 30b 를 참조하여 제4 실시예의 반도체 기억장치의 동작을 설명한다.

도 27 에 도시된 바와 같이, 메모리셀매트릭스의 메모리셀로부터 저장데이터가 독출될 경우, 도 29 에 도시된 기준메모리셀매트릭스 (401) 와 선택프리차지회로 (402) 로 구성된 회로부에서는 다음과 같이 수행된다. 즉, 선택프리차지회로 (402) 는 어드레스신호 (AD) 에 의해, 기준메모리셀매트릭스 (401) 에 접속된 프리차지선 (PCR) 에 흐르는 전류를 변하게 한다. 그 결과, 기준디지트선에 대한 커플링노이즈양을 변경시킬 수 있게 된다.

이하, 도 30a 및 도 30b 를 참조하여, 선택회로 (403) 에 입력되는 신호가 어드레스신호 (AD) 에 따라 어떻게 결정되는 가를 설명한다.

뱅크선택 트랜지스터로 전달되는 뱅크선택신호들은 어드레스신호 (AD) 에 의해 결정되고, 이 뱅크선택신호들 중의 2개는 NAND 회로로 입력된다. 좀 더 구체적으로는, NAND 회로는 뱅크선택신호 (3; BS3) 와 뱅크선택신호 (1; BS1) 를 입력받아 신호 (S1; 도시생략) 를 출력한다. NAND 회로는 뱅크선택신호 (4; BS4) 와 뱅크선택신호 (1; BS1) 를 입력받아 신호 (S2; 도시생략) 를 출력한다. NAND 회로는 뱅크선택신호 (4; BS4) 와 뱅크선택신호 (2; BS2) 를 입력받아 신호 (S6; 도시생략) 를 출력한다. NAND 회로는 뱅크선택신호 (5; BS5) 와 뱅크선택신호 (2; BS2) 를 입력받아 신호 (S7; 도시생략) 를 출력한다. NAND 회로는 뱅크선택신호 (6; BS6) 와 뱅크선택신호 (1; BS1) 를 입력받아 신호 (S4; 도시생략) 를 출력한다.

그 다음 공정에서, NAND 회로는 신호 (S1, S2, S6 및 S7) 를 입력받아 신호 (SS2) 를 출력한다. NOT 회로는 신호 (S4) 를 입력받아 신호 (SS3) 를 출력한다.

그 다음, 신호 (SS2) 가 NOT 회로에 입력되고, 이 NOT 회로의 출력신호가 선택회로 (403) 의 게이트폭이 Wp 인 P채널 MOS 트랜지스터 (40l1; 도 28) 의 게이트에 입력된다. 신호 (SS3) 는 NOT 회로에 입력되고, 이 NOT 회로의 출력신호가 게이트폭이 Wp/2 인 P채널 MOS 트랜지스터 (4012; 도 14) 에 입력된다.

제4 실시예에서의 반도체 기억장치의 동작은 PCR 선택기와 VGR 선택기를 형성하지 않은 것과 기준메모리셀매트릭스 (401) 의 동작을 제외하고는, 제2 실시예에서의 반도체 기억장치의 동작과 동일하다.

이하, 제4 실시예에서의 반도체 기억장치에서 기준디지트선의 충전속도가 어떻게 결정되는 가를 설명한다.

금속 조성을 갖는 디지트선, 프리차지선 및 가상접지선의 전류흐름경로는, 메모리셀매트릭스내에서 독출될 메모리셀의 위치에 따라 다르다. 커플링노이즈의 영향에 대한 디지트선, 프리차지선 및 가상접지선의 상대적인 배치관계는, 도 제2 실시예에서의 24a 내지 도 24c 에 도시된 바와 같이 제1 내지 제3 패턴으로 분류된다.

이하, 상기 사항을 고려하여, 제4 실시예에서의 반도체 기억장치의 동작을 설명한다.

메모리셀매트릭스내의 메모리셀들 중에서 독출될 메모리셀은 어드레스신호 (AD) 에 따라 결정된다. 따라서, 디지트선, 프리차지선 및 가상접지선의 상대적인 배치관계 및 어드레스신호 (AD) 에 따라 커플링노이즈의 크기가 결정된다. 따라서, 선택프리차지회로 (402) 의 선택회로 (403) 는 어드레스신호 (AD) 를 입력받아, 기준프리차지선의 충전속도가 디지트선의 충전속도와 거의 동일하도록, 기준프리차지선으로 공급될 전류량을 제어하거나 조절한다. 이는, 기준프리차지선 (PCR) 의 상승시간이 어드레스신호 (AD) 에 따라 다르고, 기준디지트선 상의 커플링노이즈량이 디지트선, 프리차지선 및 가상접지선의 상대적인 배치관계에 따라 다르기 때문이다.

선택회로 (403) 내에서의 전류조절용 트랜지스터의 수는 커플링노이즈의 영향 패턴의 수에 따라 결정된다.

본 발명의 제4 실시예에 따른 반도체 기억장치에서, 선택프리차지회로는 어드레스신호 (AD) 를 입력받아, 디지트선의 충전속도가 기준디지트선의 충전속도와 거의 같아지도록 기준디지트선의 충전속도를 설정한다. 이러한 식으로, 메모리셀의 저장데이터가 온 신호 또는 오프 신호인지의 식별이 가능한 시간에, 온신호 때의 전압치와 오프 신호 때의 전압치의 거의 중간치에 기준디지트선의 전압치를 설정할 수 있게 된다. 따라서, 메모리셀 데이터의 독출속도의 어드레스의존성을 없애, 고속의 독출동작을 실현할 수 있게 된다.

상술한 바와 같이, 본 발명의 반도체 기억장치에 따르면, 기준디지트선상의 기준데이터신호의 상승시간을 어드레스신호에 따라 변경시키거나 조절할 수 있어, 기준데이터신호의 상승시간이 메모리셀로부터의 데이터신호의 상승시간과 거의 같아지게 된다. 그 결과, 저장데이터를 고속으로 독출할 수 있게 된다.

Claims (23)

1. 제1 매트릭스에 배치된 메모리셀들을 포함하되, 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면 상기 선택된 메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력되는 메모리셀 매트릭스부;

   제2 매트릭스에 배치된 기준메모리셀들을 포함하되, 상기 선택된 메모리셀로부터 출력된 상기 독출 데이터신호에 대한 기준데이터신호를 출력하는 기준메모리셀 매트릭스부; 및

   상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정하는 센스회로를 구비하되,

   상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력하는 것을 특징으로 하는 반도체 기억장치.
2. 제1 항에 있어서,

   상기 기준메모리셀 매트릭스부는 상기 어드레스신호에 기초하여 상기 센스회로에 상기 기준데이터신호를 출력하는 것을 특징으로 하는 반도체 기억장치.
3. 제1 항에 있어서,

   상기 각 메모리셀은 워드선들 중의 어느 하나에 접속되고, 상기 각 기준메모리셀도 상기 워드선들 중의 어느 하나에 접속되는 것을 특징으로 하는 반도체 기억장치.
4. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

   상기 기준메모리셀 매트릭스부는,

   상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함하되, 상기 기준메모리셀들 중의 선택된 하나는 제1 디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지들은 비선택기준메모리셀들로 되는 기준메모리셀 매트릭스;

   상기 선택기준메모리셀에 대하여 독출용 바이어스를 인가하고, 상기 기준데이터신호에 정확한 전류경로를 제공하기 위하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 제2 기준디지트선에 제1 기준프리차지신호를 인가하는 제1 선택기;

   상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 인가하는 제1 뱅크선택기;

   상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가하는 제2 선택기; 및

   상기 선택기준메모리셀에 접속된 제3 디지트선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 제2 비선택메모리셀에 접속된 제4 디지트선에는 상기 제2 기준프리차지신호를 공급하는 제2 뱅크선택기를 구비하되,

   상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제3 디지트선을 통과하는 전류에 해당되는 것을 특징으로 하는 반도체 기억장치.
5. 제4 항에 있어서,

   상기 메모리셀들은 기본적인 반복 단위의 상기 제1 매트릭스를 형성하도록 배치되고,

   상기 기준메모리셀 매트릭스부는 상기 메모리셀 매트릭스부 내의 상기 메모리셀들의 기본적인 반복단위와 동일한 구조를 갖도록 배치된 상기 기준메모리셀들을 구비하는 것을 특징으로 하는 반도체 기억장치.
6. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

   상기 기준메모리셀 매트릭스부는,

   상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함하되, 상기 기준메모리셀들 중의 선택된 하나는 제1 디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지들은 비선택기준메모리셀들로 되는 기준메모리셀 매트릭스;

   상기 선택기준메모리셀에 대하여 독출용 바이어스를 인가하고, 상기 기준데이터신호에 정확한 전류경로를 제공하기 위하여 상기 어드레스신호에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 제2 기준디지트선에 제1 기준프리차지신호를 인가하는 제1 선택기;

   상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 공급하는 제1 뱅크선택기;

   상기 어드레스신호에 기초하여 상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가하는 제2 선택기; 및

   상기 선택기준메모리셀에 접속된 제3 디지트선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 하나와 접속된 제4 디지트선에는 상기 제2 기준프리차지신호를 공급하는 제2 뱅크선택기를 구비하되,

   상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제3 디지트선을 통과하는 전류에 해당되는 것을 특징으로 하는 반도체 기억장치.
7. 제6 항에 있어서,

   상기 메모리셀들은 기본적인 반복 단위의 상기 제1 매트릭스를 형성하도록 배치되고,

   상기 기준메모리셀 매트릭스부는 상기 메모리셀 매트릭스부 내의 상기 메모리셀들의 기본적인 반복단위와 동일한 구조를 갖도록 배치된 상기 기준메모리셀들을 포함하는 것을 특징으로 하는 반도체 기억장치.
8. 제6 항에 있어서,

   상기 제1 및 제2 뱅크선택신호들은 상기 어드레스신호에 기초하여 발생되어, 상기 메모리셀 매트릭스부 내의 상기 선택메모리셀을 선택하는 것을 특징으로 하는 반도체 기억장치.
9. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

   상기 기준메모리셀 매트릭스부는,

   상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함하되, 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되게 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공되며, 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들로 되는 기준메모리셀 매트릭스;

   상기 선택기준메모리셀에 접속된 상기 제1 기준디지트선에 대하여 독출용 바이어스를 인가하고, 상기 어드레스신호에 기초하여 결정된 바이어스 패턴들 중의 하나에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 기준디지트선들 중의 제2 기준디지트선에 제1 기준프리차지신호를 인가하되, 상기 바이어스 패턴들은 제1 수 및 제2 수에 기초하여 미리결정되는 제3 선택기;

   제1 수의 단위로 분류된 제1 뱅크선택 트랜지스터들을 포함하되, 상기 제1 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제1 기준프리차지신호를 인가하는 제1 뱅크선택기;

   상기 1개의 바이어스 패턴에 기초하여 상기 기준메모리셀 매트릭스에 대하여 접지전압과 제2 기준프리차지신호를 인가하는 제2 선택기; 및

   제2 수의 단위로 분류된 제2 뱅크선택 트랜지스터들을 포함하되, 상기 제2 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 가상접지선들 중의 제1 가상접지선에는 상기 접지전압을 인가하며, 상기 비선택메모리셀들 중의 하나와 접속된 상기 가상접지선들 중의 제2 가상접지선에는 상기 제2 기준프리차지신호를 인가하는 제2 뱅크선택기를 구비하되,

   상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 디지트선, 상기 선택기준메모리셀 및 상기 제1 가상접지선을 통과하는 전류에 해당되는 것을 특징으로 하는 반도체 기억장치.
10. 제 9 항에 있어서,

    상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 동일한 저장데이터를 갖는 것을 특징으로 하는 반도체 기억장치.
11. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

    상기 기준메모리셀 매트릭스부는,

    서로 다른 저항치와 서로 다른 기생용량을 각각 갖는 복수의 기준디지트선들;

    접지된 복수의 가상접지선들;

    상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함하되, 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되도록 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공되며, 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들로 되는 기준메모리셀 매트릭스;

    상기 복수의 기준디지트선들 중의 제1 기준디지트선과 상기 복수의 기준디지트선들 중의 제2 기준디지트선을 선택하고, 상기 제1 기준디지트선이 상기 선택기준메모리셀에 접속되도록 독출용 바이어스를 인가하고, 상기 어드레스신호에 기초하여 결정된 바이어스 패턴들 중의 하나에 기초하여 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 제2 기준디지트선에 제1 기준프리차지신호를 인가하되, 상기 바이어스 패턴들은 제1 수 및 제2 수에 기초하여 미리결정되는 제5 선택기;

    제1 수의 단위로 분류된 제1 뱅크선택 트랜지스터들을 포함하되, 상기 제1 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 제1 디지트선에는 상기 제1 기준디지트선으로부터의 상기 독출용 바이어스를 인가하고 상기 제2 디지트선에는 상기 제2 디지트선으로부터의 상기 제1 기준프리차지신호를 인가하는 제1 뱅크선택기; 및

    제2 수의 단위로 분류된 제2 뱅크선택 트랜지스터들을 포함하되, 상기 제2 뱅크선택 트랜지스터들을 사용한 상기 어드레스신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 복수의 가상접지선들 중의 제1 가상접지선에는 상기 접지전압을 인가하고, 상기 비선택메모리셀들 중의 하나와 접속된 상기 복수의 가상접지선들 중의 제2 가상접지선에는 상기 제2 기준프리차지신호를 인가하는 제2 뱅크선택기를 구비하되,

    상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 기준디지트선, 상기 제1 디지트선, 상기 선택기준메모리셀, 및 상기 제1 가상접지선을 통과하는 전류에 해당되는 것을 특징으로 하는 반도체 기억장치.
12. 제11 항에 있어서,

    상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 서로 다른 저장데이터를 갖는 것을 특징으로 하는 반도체 기억장치.
13. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

    상기 기준메모리셀 매트릭스부는,

    복수의 기준디지트선들;

    가상접지선;

    상기 제2 매트릭스에 배치된 상기 기준메모리셀들을 포함하되, 기준디지트선과 기준 가상접지선은 열 방향으로 교대로 연장되도록 제공되고, 각 행의 상기 기준메모리셀은 상기 기준디지트선과 상기 기준 가상접지선 사이에 행 방향으로 제공되며, 상기 어드레스신호에 기초하여 선택된 상기 기준메모리셀들 중의 하나는 상기 기준디지트선들 중의 제1 기준디지트선에 접속되고, 상기 기준메모리셀들 중의 나머지는 비선택기준메모리셀들로 되는 기준메모리셀 매트릭스;

    상기 선택기준메모리셀에 접속된 상기 복수의 기준디지트선들 중의 제1 기준디지트선에는 독출용 바이어스를 인가하고, 상기 비선택기준메모리셀들 중의 제1 비선택기준메모리셀에 접속된 상기 복수의 기준디지트선들 중의 제2 기준디지트선에는 기준프리차지신호를 인가하되, 상기 기준프리차지신호의 값은 상기 어드레스신호에 기초하여 결정되는 선택프리차지회로;

    제1 뱅크선택신호에 기초하여 상기 제1 기준디지트선에는 상기 제1 기준디지트선으로부터의 상기 독출용 바이어스를 인가하고 상기 제2 기준디지트선에는 상기 제2 기준디지트선으로부터의 상기 기준프리차지신호를 인가하는 제1 뱅크선택기; 및

    제2 뱅크선택신호에 기초하여 상기 선택기준메모리셀에 접속된 상기 가상접지선에 상기 접지전압을 접속하되, 상기 제1 및 제2 뱅크선택신호들은 상기 어드레스신호에 기초하여 결정되는 제2 뱅크선택기를 구비하되,

    상기 기준데이터신호는, 상기 선택기준메모리셀에 상기 독출용 바이어스가 인가될 때에 상기 제1 기준디지트선, 상기 제1 디지트선, 상기 선택기준메모리셀, 및 상기 가상접지선을 통과하는 전류에 해당되는 것을 특징으로 하는 반도체 기억장치.
14. 제13 항에 있어서,

    상기 기준디지트선들 중의 하나와 접속된 상기 기준메모리셀들 중의 2개의 기준메모리셀은 서로 다른 저장데이터를 갖는 것을 특징으로 하는 반도체 기억장치.
15. 제13 항에 있어서,

    상기 선택프리차지회로는 상기 제1 및 제2 뱅크선택신호들에 응답하여 상기 제2 기준디지트선에 상기 기준프리차지신호를 인가하는 것을 특징으로 하는 반도체 기억장치.
16. 제13 항에 있어서,

    상기 선택프리차지회로는 상기 어드레스신호에 기초하여 복수의 전류들을 상기 기준프리차지신호로서 제공하는 복수의 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 기억장치.
17. 제16 항에 있어서,

    상기 복수의 트랜지스터들은 서로 다른 전류 공급능력을 가지며, 상기 복수의 트랜지스터들 각각은 상기 어드레스신호에 기초하여 선택적으로 턴온되는 것을 특징으로 하는 반도체 기억장치.
18. 제17 항에 있어서,

    상기 복수의 트랜지스터들은 서로 다른 게이트 폭을 갖는 것을 특징으로 하는 반도체 기억장치.
19. 제17 항에 있어서,

    상기 복수의 트랜지스터들은 서로 다른 게이트 길이를 갖는 특징으로 하는 반도체 기억장치.
20. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

    상기 메모리셀 매트릭스부와 상기 기준메모리셀 매트릭스부 각각이 뱅크선택부를 구비하는 반도체 기억장치로서,

    상기 반도체 기억장치는 상기 어드레스신호를 디코딩하는 뱅크 디코더를 더 구비하는 것을 하는 것을 특징으로 하는 반도체 기억장치.
21. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,

    상기 메모리셀 매트릭스부와 상기 기준메모리셀 매트릭스부에 공통인 워드선들 중의 1개 워드선을 지정하기 위하여, 상기 어드레스신호를 디코딩하는 X 디코더를 더 구비하는 것을 특징으로 하는 반도체 기억장치.
22. 제1 매트릭스에 배치된 메모리셀들을 포함하되, 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면, 상기 선택메모리셀은 제1 열 배선에 접속되고, 프리차지신호는 상기 선택메모리셀을 제외한 상기 메모리셀들 중의 하나에 접속된 제2 열 배선에 적어도 인가되며, 상기 선택메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력되는 메모리셀 매트릭스부;

    제2 매트릭스에 배치된 기준메모리셀들을 포함하며, 상기 선택메모리셀로부터의 상기 독출 데이터신호에 대한 기준데이터신호를 출력하되, 상기 기준데이터신호는 상기 독출 데이터신호에 대한 상기 프리차지신호의 영향에 대응하는 기준메모리셀 매트릭스부; 및

    상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정하는 센스회로를 구비하되,

    상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력하는 것을 특징으로 하는 반도체 기억장치.
23. 제1 매트릭스에 배치된 메모리셀들을 포함하되, 상기 메모리셀들 중의 하나가 어드레스신호에 기초하여 선택되면, 상기 선택메모리셀은 제1 열 배선에 접속되고, 프리차지신호는 상기 선택메모리셀을 제외한 상기 메모리셀들 중의 하나에 접속된 제2 열 배선에 적어도 인가되며, 상기 선택메모리셀의 저장데이터에 대응하는 독출 데이터신호가 출력되는 메모리셀 매트릭스부;

    제2 매트릭스에 배치된 기준메모리셀들을 포함하며, 상기 선택메모리셀에 대응하는 상기 기준메모리셀들 중의 선택된 1개의 기준메모리셀로부터 기준데이터신호를 출력하되, 상기 선택기준메모리셀은 상기 독출 데이터신호에 대한 상기 프리차지신호의 영향에 기초하여 충전속도가 제어되는 기준디지트선에 접속되는 기준메모리셀 매트릭스부; 및

    상기 메모리셀 매트릭스부로부터의 상기 독출 데이터신호와, 상기 기준메모리셀 매트릭스부로부터의 상기 기준데이터신호에 기초하여 상기 저장데이터를 판정하는 센스회로를 구비하되,

    상기 기준메모리셀 매트릭스부는, 상기 기준데이터신호가 상기 데이터 독출신호와 실질적으로 동기되도록 보이게, 상기 센스회로에 상기 기준데이터신호를 출력하는 것을 특징으로 하는 반도체 기억장치.