TW459233B - Semiconductor memory device in which high speed reading operation is possible - Google Patents

Description

五、發明說明α) 【發明背景】 【發明領域】 本發明係關於一種半導體記憶器裝置。 【相關技藝之說明】 半導體s己憶器裝置，例如R〇M(Read Only Memory，唯 讀記憶器）與EPROM(Erasable and Programmable Read

Only Memory，可抹除且可程式化唯讀記憶器）可以二元或 多元值形式’儲存資料於記憶器單元電晶體中。在此等半 導體記憶器裝置中，複數個記憶器單元電晶體係排列成一 矩陣。亦即，複數個記憶器單元於列方向上連接於字元 線，且於行方向上連接於位元線。當從記憶器單元讀 儲存資料時，偏壓電壓施加於字元線與位元線，該字元 信號而決定1此方式，感測流經 n隐器單7L之電k置，且讀出儲存資料。 晶體係 接地， 線。在 為對於 汲極接 為 被提出 個記憶 曾知半導體記憶器裝置中，每一 由元件分離面積所分隔 其閘極連接於一字元線 此一結構中，讀取電路 每—個記憶器單元，必 觸，所以此種結構對於 解決此一問題，—虛接 。在此系統之半導體記 器單元電晶體被排列成 。記憶器單 ，且其沒極 之結構可被 需形成記憶 降低晶片面 地系統之記 憶器裝置中 一矩陣，記 個記憶 元電晶 連接於 簡化。 器單元 積而言 憶器單 ，該系 憶器單 體之源極 —位开 然而， 電晶靡 不合 元之酉ΐ 統中# 元電晶

五、發明說明（2) 之源極與汲極藉由位元線彼此連接。再者，記憶器單元電 晶體之源極或汲極連接於一鄰近的記憶器單元電晶體之源 極或汲極。由於此等理由，汲極接觸或源極接觸之數目可 降低，且晶片面積可大大降低。 當儲存資料從虛接地系統中之一記憶器單元讀出時， 偏壓電壓施加於一被選擇的字元線與一被選擇的位元線 上，該字元線與位元線係依據一位址信號而決定，如同前 述之例子。此時，流經記憶器單元之電流量被一感測放大 器所感測，且儲存資料被讀出。然而，連接記憶器單元之 被選擇的位元線亦連接於一鄰近的記憶器單元，該鄰近的 記憶器單元連接於與記憶器單元相同之被選擇的字元線。 因而，已施加至被選擇的位元線擴散配線上之偏壓電壓不 僅供應至作為讀取操作標的之記憶器單元，亦供應至鄰近 的記憶器單元。因而，經由一非選擇的位元線擴散配線， —讀取電流亦流經鄰近的記憶器單元。所以，半導體記憶 器裝置輸出一錯誤資料。在此方法中，必需使非選擇的位 元線擴散配線預充電至一等於被選擇的位元線擴散配線之 位準。在此例子中，讀取電流僅流經被選擇的記憶器單 元，該被選擇的記憶器單元連接於被選擇的位元線擴散配 線。 圖1顯示半導體記憶器裝置之一習知例子之區塊圖。 茲參照圖1，說明半導體記憶器裝置之結構與操作。 半導體裝置例如R Ο Μ與E P R Ο Μ之習知例子係由下列元件 所组成：一位址緩衝器5 1、一 Υ解碼器5 2、一 Υ選擇器5 3、

第6頁 五、發明說明（3) 一記憶庫解碼器54、一 X鮭m β t： c + … 56、在一 ·ν f#时@ 解馬态55、一虛接地（GND)選擇器 〇隐盗卓兀矩陣59中之一記憶器單元陣列、一預 1電電路60、一參考記憶器單元部61、-感測電路62、一 ^鎖電路63、—輸出緩衝器64 —控制信號緩衝器電路 降:：位址遷移偵測電路66、以及-放電控制電㈣。記 =:Γ ϊ係由一記憶器單元陣列58與-記憶庫選擇 裔Ο ί所組成。 位址緩衝器5 1 —次保持由一外部單位例如微處理哭 供應之一位址信號AD，且輸出至χ解碼器55、γ解碼器^、 S己憶庫解碼器54 '虚接地選擇器56、以及位址遷移偵測電 路66。乂解碼器55解碼位址信號AD，且選擇字元線選 號WjO至W63中之一 ’俾使記憶器單元陣列58中之記° 器單？：設定為-讀取與寫入賦能狀態解碼器52解碼心 位址信號AD，且供應一γ解碼信號至γ選擇器53。γ選擇器 53依據Υ解碼信號，選擇位元線D〇至“中之一，俾使呓恨 ^單元陣列58中之一行記憶器單元，設定為—讀取賦能。狀 L °再者，Y選擇器53供應預定的偏壓電壓至位元線D〇至 D 4中之一條位元線，該條位元線係藉由感测電路6 電電路60所擇定。 # 記憶庫解碼器54解碼位址信號AD，且供應記憶庫選擇 信號BS1至BS6中之一至記憶庫選擇器57。記憶庫選擇器57 依據記憶庫選擇信號BS1至BS6 ’使在記憶器單元陣列58中 之一預定的位元線擴散配線（未圖示）連接於或不連接於感 測電路62、預充電電路6 0、以及虛接地選擇器5 6。應注意

4 5 9 2 3 3

五、發明說明（4) 者為：記憶庫選擇器57被聚集地顯示於圖1中之記憶器單 元矩陣5 9上。然而，記憶庫選擇器5 7被區隔為，第〆記憶 庫選擇器與一第二記憶庫選擇器，如下所述。第一記憶庫 選擇器選擇記憶器單元陣列58至感測電路62與預充電電路 6 0之連接，第二記憶庫選擇器選擇記憶器單元陣列5 8至處 接地選擇器5 6之連接。依據從位址緩衝器5丨而來之位址作 號AD ’虛接地選擇器56選擇連接於記憶器單元矩陣59之接 地線VG1至VG3中之一 ’以供應一接地電位gnD戒一電源供 應電位V c c。 記憶器單元矩陣59係由記憶器單元陣列58與記憶庫選 擇器57所組成。記憶器單元陣列58係由複數個記憶器單70 所組成’該複數個記憶器單元係排列成一矩陣，立依攄位 址信號AD ’從被選擇的記憶器單元讀出一儲存資料。依據 在記憶器單元矩陣5 9中之被選擇的記憶器單元之位置’預 充電電路60供應偏壓電壓至一非選擇的記憶器單元。所 以’可防止流經被選擇的記憶器單元之電流流經非-選擇 的記憶器單元。因此，儲存資料可被確實讀出。依據位址 信號AD，藉由γ選擇器53之一交換操作，一預充電信號PC 從預充電電路60供應至被選擇的位元線。 當储存資料從記憶器單元矩陣5 9之被選擇的記憶器單 元讀出時’參考記憶器單元部6 1產生一參考位元線信號 DGR ’用以辨別一讀取位元線信號。感測電路62比較參考 位元線#破D G R與一.位元線信號D G，該參考位元線信聲0 〇 r 係從參考記憶器單元部6 1輸出，該位元線信號DG係從ζ

第8頁 五、發明說明（5) ,Ϊ : Ϊ Ϊ Ϊ5二1出。因* ’感測電路62感測業已儲存於記 = =器單元中之儲存資料，且 如料卢理哭糾出5琥 閉鎖電路63。依據從外部單位例 RD ’、=及:給ί應之一晶片選擇信號CE、一讀取指令信號 半導體記情=賦能信號0E ’㉟制信號緩衝器電路65產生 €片、S椹=^裝置用之各種控制信號。在圖1中，僅顯示 晶片選擇信號CE。 fi R沾Γι ^ ^選擇信號⑶位於低位準時，位址遷移偵測電路 以預二的at t信號AD被改變。此時，位址遷移偵測電路66 ，(:ΕΠ輪出位址遷移信號…謂。當晶片選擇信 :#站/,回位準時，即使偵測出位址信號0被改變，位址 去九.、二電路66仍不輸出位址遷移信號人了1與ΑΤ2。應注意 播眭絲二日!鐘信號由外界供應時，位址遷移偵測電路6 6依 據時=號之遷移，而非位址遷移，產生時序信號。 仫…f路63閉鎖感測輸出信號so ’該感測輸出信號別 ^k 的&己憶器單元讀出，且由感測電路6 2所測得， 综=t j移仏號^ 1之上升邊緣之時間下’以輸出至輸出 銓山1 „ °輸出缓衝器64輸出由閉鎖電路63所閉鎖之感測 ϊ^ϊίτ仏號至外部單位例如微處理器，作為一資料輸出信號 。在位址遷移信號ΑΤ2之高位準期間中，放電控制電 6 7使在各部分中聚集之電荷放電，該各部分係連接於被 、擇έ的纪憶器單元’例如位元線與虛接地（GND)線。 繼而’參考圖2說明感測電路6 2之詳細結構。感測電 路6 2係由一差動放大器電路68、一讀取偵測部69 '以及一

五、發明說明（6) 參考偵測部70所組成。差動放大器電路68具有二個輸入終 端，且比較從讀取偵測部69與參考偵測部7〇而來之輸出電 壓，以確定被選擇的記憶器單元之儲存資料。 讀取偵測部69供應一讀取偏壓電壓予一位元線78。此 外’讀取偵測部6 9使流經位元線7 8與被選擇的記憶器單元 之一讀取電流，轉換至一讀取電壓，以輸出至差動放大器 電路68 °參考偵測部7〇供應一偏壓電壓至一參考位元線 79。此外’參考偵測部7〇使流經參考位元線7g與一參考記 憶器單元之一參考電流’轉換至一參考電壓，以輪出至差 動放大器電路68。 放電控制電路67連接於位元線DG與參考位元線DGR。 因此’在被選擇的記憶器單元之讀取操作開始之前，初始 化位元線DG與參考位元線DGR。放電控制電路67係由二個N 通道MO S電晶體7 7所組成。各該電晶體7 7之汲極分別連接 於位元線DG 78與參考位元線DGR 79，且其源極皆接地。 再者’位址遷移信號AT2係供應至電晶體77之閘極。當位 址遷移信號AT2位於高位準時，電晶體77被導通，且使位 元線DG 78與參考位元線DGR 79之電位設定至〇 V。當位址 遷移信號AT2位於低位準時，電晶體77被關閉，以設定至（ 浮置狀態。

讀取偵測部69係由下列元件所組成：一p通道MOS電晶 體71、一N通道MOS電晶體72、以及二個N通道MOS電晶體73 與74、一P通道MOS電晶體75與一P通道MOS電晶體76。P通 道MOS電晶體71之閘極與沒極連接於差動放大器電路68 °N

第10頁 459233 五、發明說明¢7) 通道MOS電晶體72之汲極連接於p通道MOS電晶體71，且其 源極連接於位元線DG 78。二個N通道MOS電晶體73與74之 及極連接於N通道M0S電晶體72之閘極，且其源極連接於接 地電位GND。Ρ通道MOS電晶體75之汲極連接於Ν通道MOS電 曰θ體7 2之閘極’且其閘極連接於ν通道μ 〇 §電晶體7 3之閘 極Ρ通道電晶體76之沒極連接於ρ通道電晶體75之 源極’且其閘極連接通道M〇s電晶體74之閘極。一感測 賦能信號SE供應至電晶體74與76之閘極。電晶體72、73\ 與U產生預定的讀取偏壓電壓，且電晶體72從源極供應 ^偏壓電壓至位元義78。電晶體71之功能為—固定電D 二電路之一負載電路，使流經位元線如 =換至一讀取電壓，且輪出讀取電壓至差動放大取器電電； 電曰信號卯位於高位準時，電晶體76導通，且 =74亦導通。所以’電源供應電壓並 畜使得電晶體74之液極變成低位準。因而， Π Ϊ Ϊ “讀取偏壓電壓停止供應至位元線78。 相對地，當感測賦能作# 被導通，日雷0牌7/、▲ 唬Ε位於低位準時，電晶體Μ 通且電日日體74被關閉。所以，電源供應雷懕以 應至電晶體75之源極，電曰7q 「、應電1Vd“、 電壓，且喊敢德廢雷厭 3、與75產生讀取偏壓 ㈣。且.取偏屋電堡開始從電晶體72之源極供應至位元 ^考價測部70之結構相同於讀 而，負載電晶體71之尺寸$ π 〜⑽之結構。然 寸不同。亦即，負载電晶體71之電 ^;r A592 3 3

流驅動能力係以下列方式設定：從參考偵測部7 〇輸出之參 考電壓係介於讀取電壓GDI(0N)與㈣丨⑺以）間之一中間電/ 壓’該讀取電壓GDI (ON)與DGI( OFF)中之一係依據儲存資 料而輸出至放大器電路68。再者，參考偵測部7〇不同於讀 取偵測部69之處在於：N通道M〇s電晶體72之源極不連接於 位元線DG 78，而連接於參考位元線j)Gr 79。 繼而’預充電電路60之詳細結構顯示於圖3中。參照 圖3 ’預充電電路6 〇之結構相同於圖2所示之感測電路6 2中 之5賣取债測部β 9。因而，省略其說明。 隨後’參考圖4Α至4Μ所示之時序表，說明圖1所示之 半導體6己憶器裝置之習知例子之操作。參照圖4 a至4 μ，假 設當晶片選擇信號CE如圖4Α所示位於低位準時’位址信號 Aj如圖4Β所示從一外部單位輸入。在此情形中，位址緩衝 器5 1保持位址信號AD ’以供應至半導體記憶器裝置之内部 電路。再者，位址遷移偵測電路6 6產生一位址轉移信號 ATD(未圖示），且輸出位址遷移信號人1^與六1>2，如圖4])與 4 E所示 S位址遷移^號A T 2如圖4 E所示進入低位準時， 放電控制電路6 7中止電荷之放電操作，該電荷係由位元線 DG與虛接地線VG所聚集。 當感測賦能信號SE如圖4C所示進入低位準時，讀取偵 測=6 9、預充電電路6 〇、以及參考偵測部7 〇使預定的偏壓 電壓分別供應至位元線£^ 78與參考位元線79。X解碼器55 解碼從位址緩衝器51供應而來之位址信號AD，以設定字元 線選擇信號W00至W 63中之一被選擇者為高位準，且設定其

第12頁 五、發明說明（9) 餘為低位準，如圄4 ΤΓ私_ x 51供雁而才 圖4F所不。Y解碼器52解碼從位址键榭哭 51仏應而來之位址信號AD，且文位址級衝為 至Y選擇器53，如圖4H所—衿出位7L線選擇信號YSW Y選擇器53使被選擇的位不邊回應於位疋線選擇信號YSW， 選擇的位元唆H 凡線’連接於感測電路62，該被 被接於被選擇的記憶器單元。戶斤以，二 再者，連接於非操作變得可能。 41所^二 Ϊ電信號?。之供應成為可能，如圖 單元。 ，可防止躓取偏壓電流流經非選擇的記憶器 r』憶庫解碼器54解碼從位址緩衝器51供應而來之位址 ：/；，且使記憶庫選擇信號BS1至BS6輸出至記憶庫選擇 士圖4 ◦所示。3己憶庫選擇器5 7依據記憶庫選擇信號 1至BS6，使位元線肫連接於預定的擴散層配線，其中讀 取，壓電壓與預充電信號代供應至該位元線〇(；。虛接地選 擇态5 6解碼從位址緩衝器5丨供應而來之位址信號Α{)，且使 虛接地選擇信號VG1至VG3輸出至記憶器單元矩陣59，如圖 4J所不。此處’在圖4A至4M中，所顯示之例子係：虛接地 選擇信號VG1至VG3改變至高位準。此外，位於低位準之線 與位於浮置狀態之線皆出現。 當字元線選擇信號W00至W63、位元線選擇信號YSW、 與虛接地選擇信號VG1至VG3皆供應至記憶器單元矩陣5 9 日可’記憶器單元中之一被選擇，且讀取偏壓電壓從感測電 路6 2供應出。所以，依據被選擇的記憶器單元之門閥值

第13頁 五、發明說明（10) (threshold) ’讀取電流流經被選擇的位元線，如圖“所 示。當位元線DG上之讀取資料信號相較於位元線參考1)(；；1? 上之參考信號’具有夠大之差異時’感測電路6 2輸出感測 輸出信號SO ’如圖4L所示。 當在位址轉移信號ATD上升後經過一預定的時間，位 址遷移偵測電路66設定位址遷移信號AT1為高位準如圖 4C所示。閉鎖電路63於位址遷移信號^1上升之時序，閉 鎖感測輸出乜號S 0，並且輸出緩衝器6 4輸出資料輪出信號 D0UT，如圖4M所示。 當感測賦能信號SE進入高位準時，如圖4C所示，讀取' 偵測部69、參考偵測部70、以及預充電電路6〇分別使預定 的偏壓電壓停止供應至位元線78與參考位元線79。當位址 遷移k號AT2進入咼位準時，如圖4E所示，放電控制電路 6 7開始從位元線DG進行放電操作，如圖4κ所示。 藉由重複前述操作’半導體記憶器裝置輸出儲存資料 至外部單位。 在半導體s己憶器裝置之習知例子中，有下列之問題· 由於讀取電流未充分地流入被選擇的記憶器單元中，儲存 資料應從該被選擇的記憶器單元中讀出，故一錯誤的儲存 資料被讀出。再者，另一問題係：因為許多電晶體安插入： 位元線終端與虛接地終端’所以讀取電流減少，使得錯誤 的儲存資料被讀出。 、 為解決此等問題，下列技術揭露於日本公開專利申請 (JP-A-平成4-311900)中。在此參考文獻中，如此參考文

第14頁 發明說明（11) 獻之圖1所不’ 2級δ己憶庫選擇電路分別配置於記憶器單元 陣列之上邊與下邊。Μ，二條位it線擴散配線從一位元 線終端λ另，J連接於s己憶器單&陣列之各個記憶器單元電 晶體；丄者’以相同…，二條位元線擴散配線 元電晶體之源極。在此方接;V己十V1單元陣列之記憶器單 減低之問題可能於某種作之㈣’與讀取速度 錯誤讀取操作之問；。“，儲存資料之 再者，記憶庫選擇Ϊ路=取f度減低之問題仍然存在。 法應用至具有多級3座級結構，使得習知技術無 一铭線在^線終端或 而^ 電晶體元件之極丨^ t又鋁線之排列間距所限制。近來， 而，晶片面積隨，且記憶器單元可製得小。然 單元之配線變長。j極捃度增加而變大，且連接於記憶器 速度讀取儲存皆 而，因為必需減少配線電阻，俾以高 為解決前.f ’，所以配線寬度必須確保於某限度。 請案（J P-A-平^ =問題，下列技術揭露於日本公開專利申 二倍或1/2倍的笛_~9678 〇)。亦即，第二子位元線數目之 電流可流入被選第禮位元線被提供。藉此，足夠的讀取 地讀出。再己憶器單元，使得儲存資料可被正確 端與虛接地C有小數目的電晶體安插入位元線終 "因而’正確的資料可被讀出。 -取電-不減

五、發明說明（12) 茲參照圖5至7，說明在日本公開專利申請案（jp_A_ 成1 1 - 9 6 78 0 )中，習知半導體記憶器裝置之結構與操作。 圖5係-等效電路圖’肖以顯示在記憶器單元陣列中 分之連接關係。㈣係-剖面圖，用以顯示記憶器單元電 晶體T1至T4之結構，且圖6Β·係圖5所示之記憶 陣列中各部分之連接關係之擴展的等效電路圖。 。如圖5與圖6 Α至6D所示，在習知虛接地型半導體記憶 器裝置中i Ϊ數個記憶器單元電晶體T1至T4彼此串聯。每 -個記憶益早兀電晶體之閘極連接於 複數條字元線中之器單元電晶體π至^每= 之源極與汲極係由r擴散層93 Ν1·5所形成。再者，N+擴 散層93之功能如同記憶器單元電晶體之源極或汲極，且延 伸：打方向。延伸於行方向之Ν+擴散層93稱為位元線擴散 配線。位元線擴散配線88 N1、9〇 Ν3、與92㈣連接於被 選擇的位元線80 ’且功能為記憶器單元電晶體之汲極。再 者，位元線擴散配線89 Ν2與91 Ν4連接於虛接地線85，且 功能為記憶器單元電晶體之源極。亦'即，汲極N+擴散層與 源極擴散層係交替地平行排列。藉由記憶庫選擇電晶體 ΒΤ (未圖示），位元線擴散配線88、9〇，、⑼、則工分 連；：=擇的位元線80與虛接地線85。藉由Υ選擇器 被選擇的位元線80之功能為-預充電線 單元電晶體86之閑極連接於字元線，參 電晶體86之没極連接於參考位元線8卜且其 源極連接於一接地線8 7。

d59233 五、發明說明（13) 繼而，依據圖5與圖6A至6D說明就記憶器單元之儲存 資料進行讀取操作之原則。現今假設被選擇的記憶器單元 8 3 T2被選擇，且儲存資料被讀出。此時，字元線進入高 位準’且經由被選擇的位元線8〇與位元線擴散配線9〇，一 1 V的讀取偏壓電壓供應至被選擇的記憶器單元電晶體8 3 T2之没極N3。經由位元線擴散配線8 9與虛接地線8 5，被選 擇的記憶器單元電晶體T 2之源極接地至0 V。因而，如圖 6B所示’依據被選擇的記憶器單元8 3 T2之儲存資料（門閥 值），讀取電流流經被選擇的位元線8 〇。 以相同之方式，經由參考位元線82與位元線擴散配 線，一 1 V的偏壓電壓供應至參考記憶器單元電晶體86之 汲極。再者，經由擴散配線與接地線87，參考記憶器單元 電晶體86之源極接地至〇 v ^因而，依據參考記憶器單元 電晶體86之門閥值，參考電流流經參考位元線82。感測電 路6 2比較讀取電流與參考電流，以確定儲存資料。以此方 式，可讀出儲存資料。 隨後，如前所述，被選擇的記憶器單元83 T2之儲存 資料被讀出。在此例子中，假設記憶器單元電晶體83 丁2 之門闊值高’且讀取電流小（下文中’稱為一_單元）。 再者’假設鄰近的非選擇的記憶器單元電晶體τ3與以之門 閥值小，且讀取電流大（下文中，稱為⑽單元 = 2被選擇的位元線8°時’讀取偏壓電壓‘僅施 加於被選擇的記憶器單元電晶體83 12之汲極，且亦施加 於鄰近的非選擇的記,隐_單元電晶體84 n之没極。此狀

4 50 2 3 3 五 '發明說明¢14) ___ 態顯示於圖6C中。非連裡& Τ3、或Τ4之閘極連接於被選晶體84 Τ1、 接之字元線。因而，倘——的圮憶器單元電晶體8 3所連 電流流經非選擇的纪^ 元線擴散配線92係0 V，讀取 玖π支崎％兩 D 旱凡電晶體84 Τ3與Τ4。残測雷 路62濕為讀取電流已流蛵 ^ ^ 4 T2。所γ u 、被、擇的記憶器單元電晶體8 3 所以儲存貢料被錯誤地感測。 “敌2 I : t錯誤的感測操作’如圖5與圖6D中所示，斑 Π二Λ 之電壓(亦稱為一預充電電壓)施加於位 -電線），該位元線81直接鄰近於被選擇 ㈣遠位兀線8g連接至被選擇的記憶器單元電晶 。在圖6D所示之例子中，作為電晶體T4之没極N5 之位凡線擴散配線92被預充電至1 V。再者，電晶體T3與 T4之源極之電位，與其汲極之電位被設定成相等。所以， 讀取電流不流經電晶體73與丁4。在此方式中，即使在圖Μ 之例子中，讀取電流不流經位元線擴散配線92，且正確地 認知到電晶體T2係處於OFF狀態。 圖7詳細顯示半導體記憶器裝置之記憶器單元矩陣之 電路4。s己憶器單元矩陣係由下列元件所組成：記憶器 單元陣列58、第〆記憶庫選擇器113 '以及第二記憶庫選 擇器11 4。在此習知例子中，第一與第二記憶庫選擇器11 3 與11 4分別連接於二條或四條位元線擴散配線。然而，得 適當選擇連接於第一與第二記憶庫選擇器113與114之位元 線擴散配線1 〇 5之數目。記憶器單元陣列5 8係由排列成一 矩陣之複數個記憶器單元9 5所組成。記憶器單元電晶體之

第18頁 、4 5ί, 五、發明說明（15) 閘極連接於字元線9 6中之一。字元線選擇信號w 〇 〇至w 6 3供 應至字元線。再者，記憶器單元電晶體95之汲極與源極連 接於位元線擴散配線1 〇 5，且分別連接於第一與第二記憶 庫選擇器113與114。亦即，對於複數條位元線擴散配線 105而言，連接於第一記憶庫選擇器113之位元線擴散配線 1 〇 5 1以及連接於第二記憶庫選擇器丨丨4之位元線擴散配線 係交替地排列。每一個記憶器單元皆被配置於此等位 凡線擴散配線1 0 5間。因而，在記憶器單元電晶體中，其 源極可忐連接於接地電位，且其汲極可能連接於感測電路 62 〇 第一記憶庫選擇器1 1 3具有二個記憶庫選擇電晶體BT1 與BT2，提供予一位元線。經由複數個位元線終端9 7至丄〇】 中之一與γ選擇器5 3 ’記憶庫選擇電晶體ΒΤι與^2之汲極 了此連接於位元線8 〇或預充電線§ 1。再者，記憶庫選擇電 aB體BT 1與BT 2之閘極分別連接於記憶庫選擇線丨〇 6與1 〇 7。 再者，記憶庫選擇信號BS1與BS2供應至記憶庫選擇線1 〇6 與1 07 °再者’記憶庫選擇電晶體ΒΤι與BT2之源極連接於 記憶器單元陣列58中之位元線擴散配線1〇5。 當讀取偏壓電壓供應至位元線終端97至ιοί中之一 時，一預充電信號PC供應至位元線擴散配線丨〇 5，該位元 線擴散配線105係依據記憶庫選擇信號“1與BS2，藉由第 —3己憶庫選擇器11 3而擇定。第二記憶庫選擇器丨丨4具有四 個記憶庫選擇電晶體Π2 BT3至BT6，提供予一虛接地線。 記憶庫選擇電晶體Π2以3至討6中之每一個之源極連接於

第19頁 五、發明說明（16) 複數個虛接地終端1 〇 2至1 0 4中之一對應者’且經由虛接地 選擇器5 6而連接於接地電位。再者，記憶庫選擇電晶體 I 1 2 BT3至BT6之每一個之閘極連接於記憶庫選擇線108至 II 1中之一對應者。記憶庫選擇信號BS3至BS6分別供應至 記憶庫選擇線1〇8至in。記憶庫選擇電晶體112 BT3至BT6 之每一個之汲極連接於在記憶器單元電晶體之源極側上之 位元線擴散配線105。依據記憶庫選擇信號BS3至BS6，藉 由第二記憶庫選擇器11 4，選擇位元線擴散配線1 〇 5。被選 擇的位元線擴散配線丨〇5連接於被選擇的記憶器單元83之 源極（圖5與圖6A至6D)，以使讀取電流流經被選擇的記憶 器單元83。 — 隨後’參照圖8所示之真值表說明圖7所示之記憶器單 ，矩陣5 9。參照圖8，行a 2、a 1、a 0顯示被存取的位址信 號A D之下3位元，且行a d係十六進位表示法。再者，行[e l 顯不被選擇的記憶器單元SXn之數目„ (在圖7中，1至 2行㈣至D4 ’行VG1至VG3 ’行BS6至BS1分別顯示位元線

終端之信號位準、虛接地終端之信號位準、以及記憶庫選 擇線之信號位準D 兹將說明下一例子：被存取的位址信號AD之下3位元 4出係[1 ’丨，1]，且儲存資料從記憶器單元^1 =出〔圖7) ^記憶器單元SX1連接於字元線96上之十 > 進位 元ί選擇謂63。⑶時，字元線選擇信侧 忙槠Γ f且其他字元線選擇信號剌〇至#62位於低位準。 、 址信號AD，記憶庫選擇信號BS6與BS2位於高位準，

第20頁 五、發明說明（17) 且其他記憶庫選擇信號位於低位準。因而，在第一記憶庫 選擇器113中之電晶體BT2被導通，且電晶體Bn被關閉。 再者，在第二記憶庫選擇器114中之電晶體BT6被導通，且 記憶庫選擇電晶體B T 3至B T 5被關閉。連接於位元線終端· D 2 與D3之位元線位於高位準，且連接於位元線終端、])2、 與D4之元線位於浮置狀態。再者，供應至虛GNI)終端丨〇2至 104之虚接地選擇信號VG2位於低位準，虛接地終端vg3位 於高位準’且虛接地終端V G 1位於浮置狀態。 藉由Y選擇器53、位元線終端99 D2、電晶體BT2、以 及位元線擴散配線1 〇 5 ’讀取偏壓電壓從感測電路6 2供應 至被選擇的記憶器單元SX1之汲極。另一方面，藉由電晶 體B T 6與位元線擴散配線1 〇 5 ’位於低位準之虚接地終端 1 0 3 V G 2連接至電晶體s X 1之源極。因而，記憶器單元電晶 體SX 1之汲極約為1 v，其源極變成〇 V ^所以，依據記憶 器單元SX 1之儲存資料’讀取電流從位元線終端9 9 μ流至 虛接地終端1 03 VG2。 此處，假設記憶器單元SX2至SX8之門閥值低（on單 元），使得讀取電流流通。在此例子中，供應至被選擇的 記憶器單元之讀取偏壓電壓，充電位元線擴散配線丨〇 5， 該位元線擴散配線1 〇 5係連接於記憶器單元δχ2至sx 8。因 而，讀取電流流經記憶器單元SX 2至SX8，即使記憶器單元 Sx 1之門閥值高（OF F單元）’使得讀取電流不流通。所以， 感測電路62錯誤地感測記憶器單元SX1之儲存資料。 為防止此問題，與讀取偏壓電壓相同之電壓施加於虛

第21頁 五、發明說明（18) 接地終端104 VG3與位元線終端1〇〇 D3，以防止偽讀取電 流流通。此電壓稱為一預充電電壓。藉由電晶體Β τ 2與位 元線擴散配線1 1 5 ’預充電電壓p c從位元線終端1 〇 〇 D 3供 應至非選擇的記憶器單元SX5至SX2。以相同之方法，藉由 電晶體BT 6與位元線擴散配線1 〇 5 ’預充電電壓pc從虛接地 終端104 VG3供應至非選擇的記憶器單元至SX2。此 時’非選擇的記憶器單元電晶體SX8至SX2之汲極之電位變 成等於其源極電位。因而，偽讀取電流絕不流通。 隨後’如圖7所示’假設依據位址信號ad，記憶庫選 擇信號BS5與BS2位於高位準，且其他記憶庫選擇信號位於 低位準。因而’在第一記憶庫選擇器丨丨3中之電晶體BT2被 導通’電晶體BT 1被關閉，在第二記憶庫選擇器11 4中之電 晶體BT5被導通，且電晶體BT3、BT4、與BT6被關閉。再 者’在連接於位元線終端D1與D2之位元線上之信號位於高 位準’且在連接於位元線終端DO、D3、與D4之位元線上之 信號位於浮置狀態。再者.，虛接地終端1 0 3 V G 2位於低位 準’虛接地終端10 2 VG1位於高位準，且虛接地終端VG3位 於浮置狀態。因而，讀取電流以下列之次序流動：位元線 終端99 D2 a電晶體BT2 a位元線擴散配線105 a被選擇 的記憶器單元SX2 a位元線擴散配線105 a電晶體BT5 a 虛接地終端1 03 VG2。 當記憶器單元SX2被選擇時，預充電電壓施加至虚接 地終端102 VG1與位元線終端98 D1，以防止偽讀取電流流 通於非選擇的記憶器單元SX 1之側。在此方式中，供應有

第22頁 4S9233 五、發明說明（19) 預充電電壓之部分係視在記恃〜 記憶器單元之位m換早兀陣列58中之被選擇的 於被選擇的位元線終端之位；：’預充電電壓施加於鄰近 單元之源極之側上。再者，終端’於被選擇的記憶器 擇的虛接地終端之虛接地终端，冑電麼施加於鄰近於被選 源極之側上。j：於其他記憶器Μ於被選擇的記憶器單元之 實施係依據圖8所示之真值：。平疋⑻至⑽’讀取操作之 下文中’參照圖9至圖1 ]站η 置結構與周緣部分。圖9顯示;己二J :〒器單：矩陣59之裝 之平面圖。圖1 0顯示沿著圖9 : : °早70矩陣59之-部份 之線A-A之剖面圖，且圖11 係顯示沿著圖9之線B-B’之卹a门 J ® ® 11 ifij 圖。 參照，9，記憶器單元矩陣“係由記憶器單元陣列 5 8，以及第一與第二記憶庠课 、 言之，記憶器單元矩陣5 9传由、f :如〃所組成。通常 诉由複數個記憶器單元陣列，盥 隸個記憶庫選擇器所組成。再者，虛接地線85(vgi/、 VG2#等）與位元線78⑽、D1 ,等等）連接此等記憶器單 几P 2與a己憶庫選擇is。再者，位元線78與虛接地線85係 由金屬例如鋁與銅’或金屬矽化物例如ws i所形成，以降 低配線電阻。 位元線78(D0、Dl、D2等等）分別藉由插塞（120、1 22 等等）而連接於位元線終端（9 7、9 8、9 9等等），該位元線 終端係由N+擴散層所組成。虛接地線85(VG1、VG2等等）分 別藉由插塞（123、124等等）而連接於虛接地終端（1 02、 1 〇 3等等），該該虛接地終端係由N+擴散層所組成。連接於

第23頁 459233 五、發明說明（20) 位元線終端（97、98、99等等）之N+擴散層的功能如同記憶 庫選擇電晶體BT1與BT2之没極。連接於虛接地終端（1〇2、 103等專）之N+擴散層的功此如同記憶庫選擇電晶體grp 3至 BT6之源極。 再者’由N+擴散層所形成之位元線擴散配線丨〇 5係平 行於前述的N+擴散層。N+擴散層之功能如同記憶庫選擇電 晶體BT1與BT2之源極’且如同記憶庫選擇電晶體bt3至βΤ6 之〉及極。再者’在記憶早元陣列5 8中，連接於記憶庫選 擇電晶體ΒΤ1與ΒΤ2之Ν+擴散層的功能如同記憶器單元*電晶 體之汲極。連接於記憶庫選擇電晶體ΒΤ3至ΒΤ6之Ν+擴散層 的功能如同記憶器單元之源極。記憶庫選擇電晶體 1 12(ΒΤ1至ΒΤ6)係形成於位元線擴散配線與位元線終端 之一或虛接地終端之一間，在記憶庫選擇線下方。記憶器 單元電晶體係形成於二條位元線擴散配線1 〇 5之Ν+擴散層 間’在字元線96下方。再者，在圖9中，由斜線所顯示之 矩形區域係通道中止區域，其中植入ρ+雜質。 參照圖1 0，Ν+擴散層9 3以一預定的間隔嵌入。擴散 層9 3之功能如同記憶器單元電晶體與記憶庫選擇電晶體之 源極或汲極’且如同位元線擴散配線。依據儲存資料，ON 單元之被離子植入的通道126或OFF單元之非離子植入-的 通道1 2 7係形成於N+擴散層9 3間之通道區域中。一閘極絕 緣膜94形成於P通道基板125與N+擴散層93上，且字元線96 形成於閘極絕緣膜9 4上。一下層間絕緣膜1 2 8形成於字元 線96上，且金屬配線DO、VG1、Dl、D2、VG2以一預定的間

第24頁

五、發明說明（21) 隔排列於層間絕緣膜1 2 8上。再者’ 一上層間膜丨2 8形成於 金屬配線1 2 9與層間膜1 2 8上。 參照圖1 1，於考量字元線9 6之排列下，嵌入N+擴散層 9 3。一插塞配置於N+擴散層9 3之一上。閘極絕緣膜9 4以一 預定的間隔排列於N+擴散層與P通道基板125上。字元線96 排列於閘極絕緣膜94上。再者’下層間絕緣膜丨28存在於 N+擴散層93、P通道基板125、與字元線96上。金屬配線 1 29排列於下層間絕緣膜1 28與插塞上，且上層間絕緣膜 1 2 8再排列於金屬配線1 2 9上。在此方法中，位元線7 8 ρ 〇 藉由插塞120而連接於作為N+擴散層93之位元線終端97， 且功能如同記憶庫選擇電晶體11 2之汲極。再者，直接位 於字元線96下方之N+擴散層93的功能如同記憶器單元電晶 體之源極。 在此方式中’因為不須對於每一個記憶器單元皆提供 一插塞即可形成虛接地型記憶器單元陣列58，許多記憶器 單元可以最小的面積形成。再者’因為位元線之功能如同 主位元線’且位元線擴散配線之功能如同子位元線，當從 感測電路觀看時，記憶器單元之雜散電容與漏電流可降 低。 再參照圖9 ’在此習知例子之半導體記憶器裝置中， 複數個位元線7 8與複數個虛接地線8 5平行延伸一長距離。 再者’位元線78與虛接地線85之數目彼此不同，且鄰近於 每一條配線的配線之種類視記憶器單元之位置而定。此 外’如圖8所示’因為供應至每一條位元線7 8與每一條虛

五、發明說明（22) ' 接地線85之信號之位準不同，取決於位址信號Α])，所以耦 合深音之影響狀況視於鄰近的信號之狀態而定。 如圖12A至12D與圖13A至i3D所示，茲將說明下列現 象.位線之充電操作速度取決於鄰近的位元線之狀態。 圖12A至1 2D顯示當鄰近被選擇的位元線78之一位元線 或虛接地線（下文中，稱為一鄰近線）之電壓值不改變時， 位元線78之上升特徵^圖13A至UD顯示當被選擇的位元線 78之鄰近線之電壓值改變時，位元線78之上升特徵。圖 12A+與圖13A顯示，從感測電路62供應至被選擇的位元線8〇 之讀取偏壓電壓VI之時間變化。圖〗2B與圖13B顯示，從預 充電電路6 0供應至鄰近線之預充電信號V2之時間變化d圖 1 2C與圖1 3C顯示耦合噪音電壓VN之時間變化，該耦合噪音 電壓VN係由供應至鄰近線之預充電信號V2施加於被選擇的 位7L線78 °圖12D與圖13D顯示輸出至感測電路62之輸出電 壓V 0之時間變化。 當_讀取偏塵電壓VI施加至被選擇的位元線78時，如圖 1 2A„所《不’讀取電流流經被選擇的位元線78與被選擇的記 憶器單元。藉此，如圖丨2])所示，輸出電壓v〇輸出至感測 電路62。此輸出電壓v〇在一延遲施間經過後逐漸增加。在 圖13A至13D所示之例子中，讀取偏壓電壓¥1施加至被選擇 的位70線78上，且輸出電壓V0輸出至感測電路62，如圖 12A至1 2D之例子中所示。然而，如圖13C所示，隨著預充 電電壓V2之增加’被選擇的位元線7 8接收到從鄰近線而來 之麵合°喿音電壓VN之影響。因而，輸出電壓V0，其中耦合

第26頁 五、發明說明（23) =〇疊加於圆所示之輸出電㈣，輸出至感測 ^方套中虽預充電信號於讀取偏壓電壓之相π 測電路之輸出電壓變成彷彿上升時間或延遲時間變出：感 夫寺Γ元4=B顯=元線78上之輸出電壓dgi與⑽以及 _與參考電壓tGR ί; 。輸出電壓DG1 = 與DG2(W顯示從⑽單元產生 < ^U〇FF)與DG2(0FF)顯示從〇FF單元產生之電壓輪再出電 者’圖14A顯示下-例子：輕合噪音對於位元線78之影響 :大且圖14B顯示下一例子：耦合噪音對於位元線78之影 如圖14A所*，耦合嚷音對於位元線78與參考位元線 之影響小。因而，輸出電壓DG1 (〇N)與^^ (〇FF)以及參 考，塵DGR具有實質上相同的上升特徵。在圖HA中，從讀 取操作變得可能時直到介於輸出電壓⑽丨（⑽）或Ml (肿㈠ 與參考電壓DGR間之差異變大時之期間長，使得感測電路 ㈢可從被選擇的記憶器單元感測儲存資料。 另一方面，如圖14B所示，當位元線78經歷從鄰近線 而來之耦合噪音之影響’輸出電壓DG2(〇N)或DG2(〇FF)之 上升操作變得快於參考電壓DGR之上升操作。然而，因為 輸出電壓被感測之時間相同於圖1 4A所示之例子中之時間 t2，感測電路62錯誤地感測ON單元與off單元兩者為OFF單

第27頁 五、發明說明（24) 元。再者，為正確感測輸出電壓如2(〇1^)與DG2C0FF)，必 需等待至時間13。因而’讀取時間變長，使得半導體記憶 器裝置之效率惡化。 在此方法中’在曰本公開專利申請案（jP — A_平成 4-31 1 9 00 ) _ ’因為一位元線與一虛接地線係交替地排 列’所以耦合噪音相同，故可避免前述問題，即使記憶器 單元被選擇。然而’當日本公開專利申請案（JP — A_平成 1 1 - - 9 6 7 8 0 )中所示之記憶器單元矩陣之排列被用以改善集 積密度時，會引起前述問題。 近年來’微處理器之操作速度顯著地增加，且連接於 微處理器之半導體記憶器裝置之操作速度仍需要更多的改 善。如前所述’對於每一位址而言，被選擇的位元線之充 電操作速度皆不同。另一方面，參考位元線之充電速度為 常數。因而，倘若參考位元線之充電操作速度係依據具有 低充電操作速度之位元線而設計’則難以完成從記憶器單 元而來之儲存資料之高速度讀取操作。相對地，倘若^考 位元線之充電操作速度係依據具有最快充電操作速度之位 凡線而設計’且感測操作進行一短暫時間，則感測電路錯 誤地感測在位元線上之輸出電壓。 曰 【發明概述】 因而，本發明之一目的在於，提供—種半導體記憶器 裝置，其中可增加集積密度’且複數個位元線設置於虛接 地線間。

Δ69233 五、發明說明（25) 本發明之另一目的在於，提供一種半導體記憶器裝 置，其中從記憶器單元而來之儲存資料之讀取操作速度不 具位址依存性。 本發明之又一目的在於，提供一種半導體記憶器裝 置，其中依據可具有最快讀取速度之位元線，進行讀取操 作，與位元線之結構無關。 本發明之更一目的在於，提供一種半導體記憶器裝 置，其中不論記憶器單元矩陣結構如何，皆可能進行記憶 器單元儲存資料之高速度讀取操作。 為了達成本發明之一態樣，一種半導體記憶器裝置包 含一記憶器單元矩陣部、一參考記憶器單元矩陣部、以及 一感測電路。記憶器單元矩陣部包含排列成第一矩陣之記 憶器單元。當基於一位址信號而選擇記憶器單元中之一單 元時，一讀取資料信號輸出，該讀取資料信號對應於被選 擇的記憶器單元之一儲存資料。參考記憶器單元矩陣部包 含排列成第二矩陣之參考記憶器單元，且輸出一參考資料 信號予從被選擇的記憶器單元而來之讀取資料信號。感測 電路基於從記憶器單元矩陣部而來之讀取資料信號，以及 從參考記憶器單元矩陣部而來之參考資料信號，感測儲存 資料。此時，參考記憶器單元矩陣部輸出參考資料信號至 感測電路’使得參考資料信號貫質上與資料讀取信號同步 出現。 此處，基於位址信號，參考記憶器單元矩陣部得輸出 參考資料信號至感測電路。

第29頁 ^ . d59233 五、發明說明（26) 再者，每一個記憶器單元得連接至複數條字元線中之 任一條，且每一個參考記憶器單元得連接至複數條字元線 中之任一條。 再者，參考記憶器單元矩陣部得包含一參考記憶器單 元矩陣、一第一選擇器、一第一記憶庫選擇器、一第二選 擇器、以及一第二記憶庫選擇器。參考記憶器單元矩陣包 含排列成第二矩陣之參考記憶器單元。參考記憶器單元中 之一被擇定的單元連接於一第一位元線，且其餘的單元皆 為非選擇的參考記憶器單元。第一選擇器施加一讀取偏壓 於被選擇的參考記憶器單元。再者，第一選擇器施加一第 一參考預充電信號於一第二參考位元線，該第二參考位元 線係連接於非選擇的參考記憶器單元中之一第一者，以提 供一正確電流路徑予參考資料信號。第一記憶庫選擇器使 讀取偏壓轉移至第一位元線，且使第一參考預充電信號轉 移至第二位元線。第二選擇器施加一接地電壓與一第二參 考預充電信號予參考記憶器單元矩陣。第二記憶庫選擇器 使接地電壓轉移至一第三位元線，該第三位元線係連接於 被選擇的參考記憶器單元，且使第二參考預充電信號轉移 至一第四位元線，該第四位元線係連接於非-選擇的記憶 器單元中之一第二者。此時，當讀取偏壓施加於被選擇的 參考記憶器單元時，參考資料信號對應於一電流，該電流 流經第一位元線、被選擇的參考記憶器單元、以及第三位 元線。在此例子中，記憶器單元得排列成複數個基本的重 複單位之第一矩陣。再者，參考記憶器單元矩陣部得包含

第30頁 4 五、發明說明（27) 參考記憶器單兀’該參考記憶單元被配置成具有與在記憶 器單元矩陣部中之記憶器單元之〜基本的重複單位相同之 結構。 再者，參考記憶器單元矩 元矩陣、一第一選擇器、一第 擇器、以及一第二記憶庫選擇 含排列成第二矩陣之參考記憶 之一被擇定的單元連接於一第 為非選擇的參考記憶器單元。 予被選擇的參考記憶器單元。 選擇Is施加一第一參考預充電 該第二參考位元線係連接於非 第一者’以提供一正確的電流 位址信號’第一記憶庫選擇器 線’且使第一參考預充電信號 址信號，第二選擇器施加一接 信號於參考記憶器單元矩陣。 選擇器使接地電壓轉移至—第 連接於被選擇的參考記憶器單 號轉移至一第四位元線，該第 。己憶器早元中之一。此時，當 考記憶器單元時，參考資料信 經第一位元線、被選擇的參考 線。在此例子中，記憶器單 陣部得包含一參考記憶器單 一纪憶庫選擇器、一第二選 器。參考記憶器單元矩陣包 器舉元。參考記憶器年元中 一伋元線，且其餘的單元皆 第〜選擇器施加一讀取偏壓 再者，基於位址信號，第一 信婕於一第二參考位元線’ 選择的參考記憶器單元之一 路趣於參考資料信號°基於 使讀取偏壓轉移至第一位元 轉移至第二位元線。基於位 地電壓與一第二參考預充電 基於位址信號，第二記憶庫 三位元線，該第三位元線係 元，且使第二參考預充電信 四位元線係連接於非選擇的 讀取偏壓施加於被選擇的參 號對應至一電流，該電流流 記憶器單元、以及第三位元 得排列成複數個基本的重複

第31頁 五、發明說明（28) 單位之第一矩陣。再者，參考記憶器單元矩陣部得包含參 考記憶器單元，該參考記憶單元被配置成具有與在記憶器 單元矩陣部中之記憶器單元之一基本的重複單位相同之結 構。再者，第一與第二記憶庫選擇信號得基於位址信號而 產生，以選擇在記憶器單元矩陣部中之被選擇的記憶器單 元 器 憶 己 言 考 參 \ 含 包 得 β— 告 矩 元 單 器 憶 己 =σ 考 參 者 再 選包 二陣 第矩 一 元 、 單 器器 擇隐 選記 庫考 憶參 記。 一 器 第擇 一 選 、庫 器憶 擇記 選二 三第 第一 一及 、以 J1 矩器 元擇 與一 線每 配且 元， 位向 考方 參行 一於 。 治 元延 單’ 器置 憶設 記地 考替 參交 之係 陣線 矩配 二地 第接 成虛 列考 排參 含1 配元 元單 位器 考憶 參記 之考 上參 向 ， 方號 列信 於址 位位 於於 置基 設。 係間 元線 單配 器地 憶接 記虛 考考 參參 之與 列線 ’ 器 者擇 一選 第三 一第 之。 中元 線單 配器 元憶 位記 考考 參參 至的 接擇 Μ Μ 元非 單為 的皆 定元 擇單 被的 一餘 之其 中且 配案 元圖 位壓 考偏 參於 一基 第， 該者 ，再 線。 配元 元單 位器 考fft 參記 一考 第參 於的 壓擇 偏選 取被 讀至 一接 σ*-&一 力璉 施線 一係 第者 一二 加第 施該 器 ’ 擇者 選二 三第 第之 ， 中 案線 圖配 1 元 之位 定考 確參 而於 lteuL 信jt 址電 位充 據預 依考 中參 之 元目 單數 器二 憶第 記 一 考與 參目 的數 擇一 選第 —cl I 於於 接基 連係 定 預 而 偏 ο 者 1 第 憶 記 第 案擇 圖選 壓庫 單’使 個體且 目晶， 數電線 一擇配 第選元 成庫位 組憶 一 分記第 被一至 其第移 ，用轉 體使壓 晶，偏 電號取 擇信讀 選址使 庫位器 憶於擇 記基選 一 ， 庫 第者憶 含再記 包。\ 器位第 第32頁 五、發明說明（29) 第一參考預充 案，第二選擇 於參考記憶器 庫選擇電晶體 位址信號，使 器使接地電壓 連接於被選擇 號轉移至虛接 擇的記憶器單 的參考記憶器 流流經第一位 一虛接地配線 有一相同的儲 配線中之一。 電信號轉移至第二位元 地電壓與一 器施加一接 單元矩陣。 ’其被分組 用第二記憶 轉移至虛接 的參考記憶 第二記憶庫 成第二數目 庫選擇電晶 地配線中之 器單元，且 配線。基於 第二參考預 選擇器包含 個單位。再 體，第二記 一偏壓圖 充電信號 第二記憶 者，基於 憶庫選擇 第一者，該第一者 地配線中之一第二者 令之。 單元時，參 元配線、被 。在此例子 存資料，該 此時，當讀 考資料信號 選擇的參考 中’參考記 參考記憶器 使第二參考 該第二者連 取偏壓施加 預充電信 接非-選 於被選擇 對應於一電流，該電 、以及第 之二個具 參考位元 記憶器單元 憶器單元中 單元連接於 再 線，分 地線， 五選擇 器。參 器單元 置，延 位於列 記憶器 考位元 者’參 別具有 連接至 考記憶器 不同的電 單元矩陣 阻與不同 接地電 第/記憶庫選擇器 考記憶器單元矩陣包含排 參考位元配線與一參 方向，且 之參考位 之基於位 一第一者 位、一 參 器、一 0 — 伸於行 方向上 單元中 配線之 母—列之 元配線與 址彳§號而 ，且其餘 部得包 的雜散 考記憶 、以及 列成第 考虛接 參考記 參考虛 被擇定 的單元 含複數個參 電容、複數個虛接 器單元矩陣、一第 一第二記憶庫選擇 參考記憶 交替地設 係設置於 接地配線間。參考 的一單元連接於參 皆為非選擇的參考 二矩陣之 地配線係 憶器單元

五、發明說明（30) 記憶器單7L。第五選擇器選 -者，與複數個參考位元線G數；參-第 線被連接至被選擇的參線，胃第-參考位元 定的一圖•，第五選擇器施加-第 /考預充電仏號於第二參考位元—— 係連接於非選擇的參考吃愔/二一參考彳兀線 係m 一 早70之一第一者。偏壓圖案 恶二入笛一』 一第二數目而預定。第一記憶庫選擇 - 5 3美於;己憶庫選擇電晶體以第一數目為單位構成 記憶庫；擇器立ΐΐ:偏工一=庫選擇電晶體’第-一 、怦态便肩取偏壓從第一參考位元線轉移至第一位 凡W且使第—參考預充電信號從第m線轉移至位 :n i 一第二者。$二記憶庫選擇器包含第二記憶庫 ，擇！:日體’其以第二數目為單位構成一群。#者，基於 =址化號，使用第二記憶庫選擇電晶體，第二記憶庫選擇 接地電壓連接至複數個虛接地配線中之一第一者，該 一者，f於被選擇的參考記憶器單元，且使一第二參考 預充電信號連接至複數個虛接地配線中之一第二者，該第 一者連接於非選擇的記憶器單元中之一。此時，當讀取 偏壓施加於被選擇的參考記憶器單元時，參考資料信號對 應於一電流’該電流流經第一參考位元線、第一位元配 線、被選擇的參考記憶器單元、以及第—虛接地配線。在 此例子中’參考記憶器單元中之二個具有不同的儲存資 料’該參考記憶器單元連接於參考位元配線中之一。

第34頁 五'發明說明（31) 再者，參考記憶器單元矩陣 記憶器 擇器、 線、一虛接地 電電路、一第 器°參考記憶 器單元。一參 置，延伸於行 位於列方向上 記憶器單元中 配線之一第一 參考記憶器單 個參考位元線 考記憶器單元 信號於複數個 非選擇的參考 之值係基於位 號，第一記憶 線、—參考 一記憶庫選 器單元矩陣 考位元配線 方向，且每 之參' 考位元 之基於位址 者，且其餘 部得包含複數個 單元矩陣、一選 包含排 與一參 一列之 以及一 列成第 考虛接 參考記 參考虚 被擇定 記憶器 第二記憶 二矩陣之 地配線交 憶器單元 接地配線 者連接於 配線與 信號而 的參考記憶器單元皆為 元選擇性充電電路施加一讀取偏 中之一第一者’該第一者連接於被 擇性充電電路施加一參 至第一 元線轉 號，第 虛接地 記憶庫 壓施加 於一電 線、被 參考位 移至第 一記憶 配線連 選擇信 於被選 流’該 選擇的 。再者，選 參考位元線 記憶器單元 址信號而確 庫選擇器使 元配線，且 二參考位元 庫選擇器使 接於被選擇 號係基於位 擇的參考記 電流流經第 參考記憶器 中之一第二者，該第 中之一第一者 定。基於一第 讀取偏壓從第 使參考預充電 配線。基於一 接地電壓連接 的參考記憶器 址信號而確定 憶器單元時， 一參考位元線 單元、以及虛 D參考預 一記憶庫 一參考位 信號從第 第二記憶 至虛接地 單元，第 。此時， 參考資料 參考位元 擇性預充 庫選擇 參考記憶 替地設 係設置於 間。參考 參考位元 非選擇的 壓於複數 選擇的參 考預充電 者連接於 充電信號 選擇信 元線轉移 二參考位 庫選擇信 配線，該 —與第二 當讀取偏 信號對應 、第一參考位元配 接地線。在此例子 第35頁 459233 五、發明說明（32) 中，參考記憶器單元中之二個得具有不同的儲存資料，該 參考記憶器單元連接於參考位元配線中之一。再者，選擇 性充電電路得施加參考預充電信號於第二參考位元線，回 應於第一與第二記憶庫選擇信號。再者，選擇性充電電路 得包含複數個電晶體，用以基於位址信號供應複數個電 流，作為參考預充電信號。在此例子中，複數個電晶體得 具有不同的電流供應能力，且基於位址信號，複數個電晶 體之每一個係選擇性地導通。再者，複數個電晶體得具有 不同的閘極寬度。或者，複數個電晶體得具有不同的閘極 長度。 再者，每一個記憶器單元矩陣部與參考記憶器單元矩 陣部包含一記憶庫選擇器部。此時，半導體記憶器裝置得 更包含一記憶庫解碼器，解碼位址信號。

再者，半導體記憶器裝置得更包含一X解碼器，解碼 位址信號，以具體指明字元線中之一條，該字元線係由記 憶器單元矩陣部與參考記憶器單元矩陣部所共享D 再者，一半導體記憶器裝置包含一記憶器單元矩陣 部、一參考記憶器單元矩陣部、以及一感測電路。記憶器 單元矩陣部包含排列成第一矩陣之記憶器單元。當基於一 位址信號而擇定記憶器單元中之一單元時，被選擇的記憶 器單元被連接至一第一行配線。再者，一預充電信號施加 於至少一第二行配線，該至少一第二行配線連接至記憶器 單元中之一單元，該單元非為被選擇的記憶器單元，且輸 出一讀取資料信號，該讀取信號對應於被選擇的記憶器單

第36頁 Μ 4 5 9 2 3 3 五、發明說明（33) 元之一儲存資料。參考記憶器單元矩陣部包含排列成第二 矩陣之參考記憶器單元。參考記憶器單元矩陣部從被選擇 的記憶器單元輸出一參考資料信號於讀取資料信號，參考 資料信號對應於預充電信號對讀取資料信號之影響。感測 電路基於從記憶器單元矩陣部而來的讀取資料信號與從參 考記憶器單元矩陣部而來的參考資料信號，感測儲存資 料。此時，參考記憶器單元矩陣部輸出參考資料信號至感 測電路，使得參考資料信號實質上與資料讀取信號同步出 現。 再者，一種半導體記憶器裝置，包含一記憶器單元矩 陣部、一參考記憶器單元矩陣部、以及一感測電路。記憶 器單元矩陣部包含排列成第一矩陣之記憶器單元。當基於 一位址信號擇定記憶器單元中之一單元時，被選擇的記憶 器單元被連接至一第一行配線。此時，一預充電信號施加 於至少一第二行配線，該至少一第二行配線連接於記憶器 單元中之一單元，該單元非為被選擇的記憶器單元，且輸 出一讀取資料信號，該讀取資料信號對應於被選擇的記憶 器單元之一儲存資料。參考記憶器單元矩陣部包含排列成 第二矩陣之參考記憶器單元。參考記憶器單元矩陣部從參 考記憶器單元中之一被擇定者輸出一參考資料信號，該被 擇定者對應於被選擇的記憶器單元，其中被選擇的參考記 憶器單元被連接於一參考位元線，該參考位元線的充電速 度基於預充電信號對讀取資料信號之影響而被控制。感測 電路基於從記憶器單元矩陣部而來的讀取資料信號與從參

第37頁 五、發明說明（34) 考記憶器單元矩陣部而來的參考資料信號，感測儲存資 料。此時，參考記憶器單元矩陣部輸出參考資料信號至感 測電路，使得參考資料信號實質上與資料讀取信號同步出 現0 【較佳實施例之詳細說明】 下文中，將參照所附圖示詳細說明本發明之半導體記 憶器裝置。 [第一實施例] 圖1 5係一區塊圖*顯示依據本發明第一實施例之半導 體記憶器裝置之主要部分。圖1 6係一電路圖，在依據本發 明第一實施例之半導體記憶器裝置中之一參考記憶器單元 部。圖1 3係一電路圖，顯示在依據本發明第一實施例之半 導體記憶器裝置中之一 RDP選擇器。圖18係顯示在依據本 發明第一實施例之半導體記憶器裝置中之RDP解碼器之― 真值表。圖1 9係一電路圖，顯示在依據本發明第一實施例 之半導體記憶器裝置中之一RV選擇器。圖2 0係顯示在依據 本發明第一實施例之半導體記憶器裝置中之解碼器之一 真值表。圖2 1 A與2 1 B係波形圖，顯示從位元線輸入至感測 電路之電壓與從參考位元線輸入至感測電路之電壓間之關 係在依據本發明第一實施例之半導體記憶器裝置中。圖 2 1 A顯不下列之例子：位元線不接收任何耦合噪音，且圖 21B顯&示下列例子：位元線接收耦合噪音。 茲將參照圖1 5詳細說明，依據本發明第一實施例半導

五、發明說明（35) 體記憶器裝置之結構。 參照圖1 5，在此實施例中之半導體記憶器裝置係由下 列元件所組成：一位址緩衝器1、一 Y解碼器2、一 Y選擇器 3、一記憶庫解碼器4、一 X解碼器5、一虛接地選擇器6、 一記憶器單元矩陣9，包含一記憶庫選擇器7與一記憶器單 元陣列8、一預充電電路1 0、一參考記憶器單元部1 1、以 及一感測電路1 5 d應注意者：在此實施例中之半導體記憶 器裝置更包含一閉鎖電路63、一輸出緩衝器64、一控制信 號缓衝器電路6 5、一位址遷移偵測電路6 6、以及一放電控 制電路6 7，顯示於圖1之習知例子中。然而，因為他們相 同於習知例子，所以省略其說明。 再者，除了參考記憶器單元部1 1之外，位址缓衝器 1、Y解碼器2、Y選擇器3、記憶庫解碼器4、X解碼器5、虛 接地選擇器6、記憶器單元矩陣9，包含記憶庫選擇器7與 記憶器單元陣列8、預充電電路1 0、以及感測電路1 5之功 能與結構分別相同於圖1所示之位址缓衝器51、Y解碼器 5 2、Y選擇器5 3、記憶庫解碼器5 4、X解碼器5 5、虛接地選 擇器56、記憶器單元矩陣59，包含記憶庫選擇器57與記憶 器單元陣列58、預充電電路60、以及感測電路62。因而， 省略其說明。 在此實施例中之參考記憶器單元部1 1係由一RDP選擇 器1 2，一參考記憶器單元矩陣1 3與一 RV選擇器1 4所組成。 參考記憶器單元矩陣1 3具有與記憶器單元矩陣9之記 憶器單元相同尺寸之參考記憶器單元，且以相同之方式排

第39頁 五、發明說明（36) 列。參考記憶器單元矩陣1 3具有至少對應於一基本的重複 卓位之參考記憶器早元。舉例而言，如圖5、7、與9中所 示之習知例子’基本的重複單位係由64條字元線96、5條 位元線7 8、與3條虛接地線8 5所組成。因為8個記憶哭單元 係基本的重複單位’所以至少足夠提供（64χ8)個記憶器單 元作為參考記憶器單元《然而，所期望者係提供所有 (64X22)個記憶器單元，其連接於位元線78與虛接地線 85 ’使得在記憶器單元矩陣9中之位元線78與虛接地線85 之電阻與雜散電谷相專於在參考記憶器單元矩陣1 3中之位 元線與虛接地線之電·阻與雜散電容》在參考記憶器單元矩 陣1 3中之字元線選擇信號WOO至63與記憶庫選^信號BS1 至B S 6相同於記憶器單元矩陣9中之信號。 依據位址信號AD，RDP選擇器1 2選擇參考位元線中之 一，且供應一參考位元線信號DGR至感測電路丨5。再者， 依據位址信號AD ’RDP選擇器12選擇另一條參考位元線， 且供應參考預充電信號PCR至被選擇的位元線。 依據位址信號AD，RV選擇器14選擇參考虛接地線中之 一，且使被選擇的參考虛接地線連接至接地電位。再 依據位址信號AD，Μ選擇器14選擇另一條參考虛接地: 且供應一參考預充電信號PCR至被選擇的參考虛接地線， 作為一預充電電壓。 隨後，將參照圖15說明參考記憶器單元部丨丨之操 當位址信號AD從一外部單位輸入位址緩衝si時、，χ 碼器5解碼位址信號〇.，且啟動字元線中之一 五、發明說明（37) 憶庫解碼器4解碼位址信號μ，且啟動記憶庫選擇信號BS1 至BS6中之一。此等被啟動的字元線選擇信號w〇〇至W63與 被啟動的記憶庫選擇信號BS1至BS6被供應至記憶器單元矩 陣9與參考記憶器單元矩陣丨3。 另一方面，RDP選擇器1 2從感測電路1 5供應一參考讀 取偏Μ電壓至依據位址信號AD而擇定的參考位元線，使得 參考讀取偏壓電壓供應至一被選擇的參考記憶器單元，該 被選擇的參考記憶器單元係依據位址信號AD而擇定。再 者，RV選擇器14使依據位址信號AD而擇定的參考虚接地 線，連接於接地電位，使得被選擇的參考記憶器單元連接' 至接地電位。所以’依據被選擇的參考記憶器單元之門閥 值’參考讀取電流，亦即參考位元線信號…只流通。 ^ 應注意者係：一預充電電路（未圖示）供應參考預充電 信號PCR至依據位址信號AD而擇定的參考位元線與參考虛 接，線。因此’鄰近被選擇的參考記憶器單元之參考記憶 器單元被偏壓至一預定的電壓。所以，可防止參考讀取信 號DGR從鄰近的參考記憶器單元而非被選擇的參考記憶哭β 單元漏出。 …… 圖1 6 ,，,’員示參考g己憶器單元部丨1之詳細結構。參考記憶 Μ撰Ϊ : I : 由一參考記憶器單元陣列1 8以及第-與第二 1擇窃1 6與I 7所組成。具有與圖i所示之記憶器單元陣 相同尺參考記憶器單元RCEL以-矩陣之形式排列 記憶器單元陣列18中。複數個字元線_至K3排列 ； 之水平方向，且字元線之功能如同複數個參考記憶 第41頁 459233 五、發明說明（38) 器單元RCEL之閘極。再者，複數個參考位元線擴散配線1 9 排列於圖中之垂直方向’且功能如同參考記憶器單元RCEL 之汲極。再者’複數個虛接地（GND)擴散配線排列於圖中 之垂直方向，且功能如同參考記憶器單元KEL之源極。參 考位元線擴散配線1 9與虛接地擴散配線2 〇係交替地排列， 且分別連接於第一與第二RV選擇器16與17。 在參考記憶器單元RCEL中，（64列）X(8行）RCEL1至 RCEL8用以產生圖1 6中之參考位元線信號DGR。因而，至少 足夠提供對應於基本的重複單位之（64X8)個參考記憶器單 元。然而，在此實施例中，設有（64X22)個參考記憶器單 凡RCEL。藉此’參考位元線21與參考虛接地線22之電阻與 雜散電容被製成相同於圖1所示之記憶器單元陣列5 8中之 位元線與虛接地線之電阻與雜散電容^ 第一RV選擇器1 6係由複數個記憶庫選擇電晶體^1與 打2所組成。每一個電晶體BT1與BT2之閘極連接於圖15所 不之記憶庫解碼器4。記憶庫選擇信號^1與BS2分別供應 至電晶體BT1與BT2。經由參考位元終端RD〇至RD4中之一 4 參考位元線21，每一個電晶體BT1與^2之汲極連接於R])p 選擇器12。經由rd擴散配線19，每一個電晶體bTi與3]^ ^ 源極連接於參考記憶器單元RCEL。在此實施例中，二條^ ^位元線擴散配線1 9連接於一參考位元線21。藉由二個言 $庫，擇電晶體BT1與BT2，該二條參考位元線擴散配線^ 之—連接於參考位元線2丨。記憶庫選擇電晶體之數目〉 限於一。視圖1 5所示之記憶器單元矩陣9之結構而定，三

Ir 459233 五、發明說明（39) 或更多條參考位元線擴散配線1 9得連接於一條參考位元線 21° 第一RV選擇器1 7係由複數個記憶庫選擇電晶體以^至 BT6所组成。圮憶庫選擇信號BS3至“6分別供應至記憶庫 選擇電晶體BT3至BT6。每一個電晶體BT3至BT6之閘極連接 於圖1 5所不之記憶庫解碼器4。經由參考虛接地終端以^ 至RVG3中之一與參考虛接地線22中之一，每一個電晶體 BT3至BT6之源極連接於RV選擇器14。經由虛接地擴散配線 20，每一個電晶體至βΤβ之汲極連接於參考記憶器單元 RCEL。在此實施例中，四條參考虛擴散配線2〇連接於一條 參考虛接地線22。藉由四個記憶庫選擇電晶體ΒΤ3至耵6 ’ 該四條參考虛擴散配線2 〇中之一連接於該參考虛接地線 2 2 °應注意者為：記憶庫選擇電晶體之數目不限於四。視 圖1 5所示之記憶器單元矩陣9之結構而定，五或更多條參 考虛擴散配線2 0得連接至一參考虛接地線2 2。 每一個5己憶器單元電晶體與記憶庫選擇電晶體之源極 與汲極皆由擴散層所形成，且其閘極係由一多晶矽層所形 成。參考位元線終端RD0至RD4與參考虛接地終端κν(^至7 RVG3係由接觸所形成。參考位元線終端連接於參考位元線 擴散配線19與參考位元線21，該參考位元線擴散配線“與 該參考位元線21皆係金屬配線層。再者，參考虛接地終^ RVG1至RVG3連接於由金屬配線層所形成之參考虛接地線 散配線2 0與參考虛接地線2 2。 V '、 因為參考記憶器單元RCEL1至RCEL8中之一之選擇操作 五、發明說明（40) 相同於圖1所示之習知記憶器單元矩陣59中之顯示於圖7中 之記憶器單元SX1至SX8中之一之選擇操作。再者，位址信 號A D與記憶庫選擇信號B S 1至B S 6間之關係相同於圖8所示 之真值表。因而，省略其說明。 圖17顯示RDP選擇器12之詳細電路圖，且圖18顯示rdP 解碼器之真值表。如圖17所示，RDP選擇器12係由一 RDP解 碼器23、一預充電電路24、與電晶體25至33所組成。 RDP解碼器23解碼位址信號AD之下3位元（a2、al、與 a0)，以輸出選擇信號SR01至SR09。選擇信號sr〇i至SR09 連接於電晶體25至33之閘極，以使電晶體25至33中之預定 者分別設定至導通狀態/非導通狀態。 預充電電路2 4具有與圖15所示之預充電電路1〇相同之 結構。預充電電路24供應作為一PCR信號之一預定的偏壓 電壓’至鄰近被選擇的參考位元線21之參考位元線21，位 於如圖1 6所示之被選擇的參考記憶器單元電晶體RCEL之汲 極之側上。 依據選擇化號31?03與SR04 ’選擇電晶體27與28從感測 電路15供應參考偏壓電壓至第一群之參考位元線RD〇、 RD2、與RD4中之一，以及第二群之參考位元線rdi與中 之一。再者’選擇電晶體27與28供應參考讀取電流至感測 電路1 5，該參考讀取電流流經被選擇的參考記憶器 RCEL。 依據選擇信號SR01與SR02，選擇電晶體25與26從預充 電電路24供應參考預充電信號PCr至參考位元線RD〇、

五、發明說明（41) RD 2、與RD 4中之一，或第一與第二群中之未由選擇電晶體 2 7與2 8所擇定之一群之參考位元線RI)1與!^；^。因而，當選 擇信號SR01位於高位準時，選擇信號SR04亦位於高位準， 且選擇jg唬SR02與SR03位於低位準。相對地，當選擇作號 SR01位於低位準時，選擇信號SR〇4亦位於低位準，且選擇 信號SR02與SR03位於高位準，如圖18所示。 依據選擇信號SR05、SR07、與SR09，選擇電晶體29、 31、與33供應參考偏壓電壓信號或參考預充電信號pep至 第一群之參考位元線RDO、RD2、與RD4中之一。依據圖18 所7F之選擇信號SR06與SR08 ’選擇電晶體30與32供應參考 偏壓電壓信號或參考預充電信號pCR至第二群之參考位元 線RD1與RD3中之一。

如圖1 8所示’舉例而言’當參考記憶器單元以以7被 擇定時’參考位元線RD3電連接於感測電路15，且參考位 元線RD4電連接於預充電電路24。應注意者係：此表示感 測電路15連接於參考位元線rd〇至RD4中之一條，且預充電 電路24連接於參考位元線至rj)4中之另一條。此時，選 擇信號SR01、SR04、SR08、與SR09進入高位準，且其他選 擇信號SR02、SR03、SR05、與SR07進入低位準。所以，電 晶體28與32被導通，以從感測電路丨5供應參考偏壓電壓信 號至參考位元線RD3。再者，電晶體28與32供應參考位元 線信號DGR至感測電路1 5，該參考位元線信號DGR流經被選 擇的參考记憶器單元RCEL7。再者，電晶體25與33被設定 至導通狀態，以從預充電電路24供應參考預充電信號PCR

第45頁 五、發明說明（42) 至鄰近的參考位元線RD4。 當另一參考記憶器單元RCEL被擇定時，依據圖18所示 之真值表，輸出選擇信號SR 01至SR 09，且電晶體25至33被 設定至導通狀態/非導通狀態。 圖1 9係顯示RV選擇器14之詳細電路圖，且圖20係顯示 一RV解碼器34之真值表。如圖19中所示，RV選擇器14係由 RV解碼器34、一預充電電路35、與電晶體36至42所組成。 RV解碼器34解碼位址信號之下3位元（a2，a 1，a0)， 且輪出選擇信號31?10至31?16。選擇信號31^0至81?16連接於 電晶體36至42之閘極，且使電晶體36至42中之預定者設定 至導通狀態/非導通狀態。 預充電電路3 5具有相同於圖15所示之預充電電路1〇之 結構’且供應作為參考預充電信號PCR之一預定的預充電 偏壓電壓至鄰近於被選擇的參考虛接地線之參考虛接地線 22 ’位於被選擇的參考記憶器單元RCEL之汲極之側上。 依據選擇信號SR15與SR16 ’選擇電晶體41與42供應接 地電位至第一群之參考虛接地線中之一，以及 第二群之參考虛接地線RVG2。依據選擇信號SR13與SR14， 選擇電晶體3 9與40供應參考預充電信號pcr，從預充電電 路35至參考虛接地線中之一，以及未由選擇電 晶體41與42所擇定之群之參考虛接地線RVG2。因而，當選 擇信號SR13位於高位準，選擇信號SR15亦位於高位準，且 選擇佗號S R1 4與S R 1 6皆位於低位準。相對地，當選擇信號 SR 1 3位於低位準’選擇信號SR 1 5位於低位準，且選擇信號

第46頁 459233 五、發明說明（43) SR14與SR16皆位於高位準，如圖20所示。 依據選擇信號SR10與SR12 ’選擇電晶體36與38供應接 地電位GND或參考預充電信號PCR至第一群之參考虛接地線 RVG1與RVG3中之任一條。依據選擇信號srii，選擇電晶體 37供應接地電位GND或參考預充電信號PCR中之任一至第二 群之參考虛接地線RVG2。 如圖20所示，舉例而言’當參考記憶器單元RCEU被 擇定時’參考虛接地線RVG2電連接於接地電位，且參考虛 接地終端RVG3電連接於預充電電路35。應注意者為i此代 表參考虚接地終端RV1至RVG 3中之任一連接至預充電電路 35。此時，選擇信號SRll、SR12、SR13、與SR15進入高位 準，且其他選擇信號SR10、SRl4、與別16進入低位準。所 以，電晶體3 7與41被設定成導通狀態，參考虚接地線以以 被設定至接地電位，俾使參考位元線信號DGR流經參考記 憶器單兀RCEL7。再者，電晶體38與39被設定至導通狀 態，以從預充電電路35供應參考預充電信號pCR至參考虛 接地線RVG3。 _虽另一參考記憶器單元!^£^被擇定時，依據圖2〇中所 不之真值表，輸出選擇信號SR1〇至31?16，且每一個電晶體 36至42被設定成導通狀態或非導通狀態。 再參照圖1 6，參考位元線21與參考虛接地線㈡係由金 屬配線層所形《’且排列於半導體記憶器裝置之晶片上， 平行延伸一長距離。因而，視鄰近線之電位而定，參考位 7L線21與參考虛接地線22經歷耦合噪音之影響。耦合噪音

第47頁 4 59 2 3 q 五、發明說明（44) 之大小取決於參考記憶器單元RCEL1 1RCEL8中之被擇定者 之位置。在此實施例之記憶庫選擇器結構中，有三種圖 案，如圖18與20所示之真值表之"pat"。 在依據本發明第一實施例之半導體記憶器裝置中，參 考記憶器單元矩陣1 3之結構相同於記憶器單元矩陣9之基 本的單位結構。再者，參考記憶器單元RCEL之選擇信號係 等同於記憶器單元之選擇信號。因而，在位元線上之信號 之上升時間’與在參考位元線上之信號之上升時間可實質 上彼此同步。 再者’即使依據位址信號AD，位元線上之信號之上升 時間改變’在相同之方式下，參考位元線之上升時間亦改 變。所以，如圖2 1 A所示’參考位元線信號DGR變成實質上 等於從在ON狀態之被選擇的記憶器單元所產生之位元線信 號DGl (ON)與在OFF狀態之被選擇的記憶器單元所產生之位 元線信號DG1 (OFF)之中間值。 再者，如圖21 B所示，即使在0 N狀態之被選擇的記憶 器單元所產生之位元線信號DG2( ON)，或在off狀態之被選 擇的記憶器單元所產生之位元線信號DG2(〇FF) 之上升時 間中變快’由於耦合噪音之大影響’參考位元線信號DGR 接收約略相同的耦合噪音。因而，依據此等信號之中間 值，參考位元線信號DGR快速地上升。 在此方法中，無下列情形：視位元線信號DG之上升時 間與參考位元線信號DGR ^ _^升時間而定，儲存資剩·之感 測時間受限制，與習知例子不相同。所以，倘若位元線作

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A 五、發明說明（45) 號DG與參考位元線信號DGR間之電位差異變得大於〆預^定 的值，則可一直感測儲存資料。再者，因為位元線信號DG 與參考位元線信號DGr相似地上升，所以相較於習知例 子’錯誤的感測之機率可現著地降低。 [第二貫施例] 圖2 2係依據本發明第二實施例半導體記憶器裝置中之 一讀取部之區塊圖。圓23係依據本發明第二實施例之半導 體記憶器裝置中之參考記憶器單元矩陣、一PCR選擇器、 與一VGR選擇器電路圖。圖24A至24C係線排列圖案，顯示 在依據本發明第二實施例之半導體記憶器裝置中之記憶器 單元部中’感測電流流經之線之一相對的排列，連接於虛 接地終端之一線，與連接於預充電電路之一線。 茲將參照圖2 2與圖2 3說明依據本發明第二實施例之半 導體記憶器裝置之結構。 參照圖2 2 ’提供一參考記憶器單元矩陣202，用以輪 入一記憶器單元矩陣之輸出信號’PCR選擇器203之輸出信 號，VGR選擇器204之輸出信號’以及一參考記憶庫 解碼器205之輸出信號。再者，提供一 pCR選擇器2〇3 ,用 以輸入位址信號AJ) ’且輸出參考位元線信號至感測電路 再者’提供VGR選擇器20 4 ’用以輸入位址信號AD，且供 RBK解碼器205，用以輸入位址信號AD。第二實施例中之^ 導體3己憶器裝置之結構之其他組成部分相同於第._實施^

五、發明說明（46) ”兹將參照圖2 3說明參考記憶器單元部2 0 i之結構。參 如、圖2 3，提供五個參考位元線级诚 '' 憶庫選擇電晶體BT1至BT6。再者 仪且提供六個記 W63，且提供三個虛GND終端4者㈣Π4條字元細0至 例子中，參考位元線终端31目t 意者係：在此 被設定成5與3。然而，基於在參；：:終端之數目分別 之參考記憶器單元之數；單元，中 構，他們不限於此等數值己隐：早…車20 2之結 GND ^ ^ # ^ ^ 0 Λ ^ Λ ^ § ^ 拓卩鱼9090女扣望者為·參考記憶器單元 矩陣20 2具有㈣於把憶器單元矩陣之結構。 再者，每一個記憶器單开番 之源極與汲極係由擴散層所阳甘"己憶庫選擇電晶體 層所形成。再·，以相其】f係由-多晶妙 庫選擇線BS1至BS6且至S63係由"_史子兀線〇〇至㈣3與§己憶 以分別控制每一個記憶器單元一a多晶石夕層所形成，並用 之閘極電壓。 早7L電曰日體與記憶庫選擇電晶體 在依據本發明第二實施例车道触> & ^ ^ 記憶器單元矩陣m具有相同!/ 二，裝4置中’參考 單元結構。-電壓產生於朱考V-始…矩陣之記憶器 對於-被讀取的儲;子=:;:，0N狀態娜狀態， 流至參考記憶器單元矩陣20 2再中者之=供應-電 考預充電線係由位址作號AD/:參考預充電線上，該參 接地終端至參考記憶

第50頁 干υ祀阵202中之一接地電位或一 麵

五、發明說明（47) 預定的電壓值’該虛接地終端係由位 RBK解碼器20 5施加一預定的雷懕s全土 斌⑽所才曰疋。 ono山 t 預疋的電M至參考記憶器單元拓瞌 2 0 2中之記憶庫選擇線，該記憶庫

所指定。 平砥释線係由位址信號AD 列之ί Ϊ而=器單元矩陣與參考記憶器單元矩陣係以下 :之：二而排列：從輸入位址信物之時起至從一記憶器 I =几線信號達到感測電路之輸人時之時間週

Li 2同於從輸公位址信號AD之時起至從-參考記 r n 2 之參考位7^線信號達到❸則t路之輪入時之 %間週期。 恭眼ΐ後香將參照圖22、圖23、與圖2〇至24(：說明依據本 1月苐一實施例之半導體記憶器裝置之操作。 如圖22與23所示，依據位址信號Α])，γ選擇器連接 充電電路與感測電路。γ選擇器選擇連接於記憶器單元矩 陣之二條線作為-預充電線與一位元纟。此時，相似地， 依據位址信號AD，PCR選擇器203選擇連接於參考記憶器單 το矩，202之線中之一條，作為參考預充電線，在參考記 憶器單元部201中。參考記憶器單元部201係由PCR選擇器 203、VGR選擇器204、RBK解碼器205、以及參考記憶器單 元矩陣2 0 2所組成，如圖2 2所示。再者，依據位址信號 八1)，'\^1?選擇器2〇4選擇連接於參考記憶器單元矩陣2〇2之 線中之一條，作為虛接地線，連接於接地的虛接地終端。 再ί 依據位址信號AD，VGR選擇器204選擇連接於參考記 隐器單元矩陣2 〇 2之線之另一條，作為虛接地線，連接於

第51頁 五、發明說明（48) 具有一電壓值之虛接地（GND)終端。 在第二實施例中之半導體記憶器裝置之其他操作相同 於在第一實施例中之半導體記憶器裝置之操作。 繼而’將說明在第二實施例中之半導體記憶器裝置中 如何選擇參考預充電線與虛接地線。如圖24A至24C所示’ 耦合噪音對電流之影響視記憶器單元矩陣令之欲讀取之儲 存資料之記憶器單元之位置而不同，該電流流經例如位元 線（DG ) '預充電線（PC) '與虛接地線（vg )，皆具有金屬成 份。此影響被分類為三種圊案，亦即，第一至第三圖案， 取決於述各線之相對的排列。 ' f下列說明中一朝下PC11表示一預充電信號經由γ 選擇益而轉移至一預充電線，且"一朝ipC，，表示一預充電 信號經由虚接地選擇器而轉移至預充電線。 如圖24A所示，在第一圖案中有位元線（DG)。虛接 線（VG)係設置於鄰近位元線，該位元線欲被連接於接地的 虛接地終端。再者，預充電線（朝下pc)係設置於鄰近虛接 ^卜再者，位於浮置狀態之位元線係設置於鄰近預充電 t 2 It Λ線所不。連接於具有-電壓值虛接地終端 線 」保°又置於郇近位於浮置狀態之位元 如圖2 4 B所示 矛二 圓系甲有 連接於虛接地終端 之預充電線（一朝上PC)。一預充雷' 鄰近連接於虛接地終端之預充線（一朝；^pc)係設置於 鄰近預充電線（朝下PC)，且一虛拯—位70線DG係設置於 虛接地線VG係設置於鄰近位

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五、發明說明（49) 元線，該位元線欲連接於虛接地的虛接地終端。 如圖24C所示，在第三圖案中有一預充電線（朝下 PC)。預充電線（朝下PC)係設置於鄰近預充電線，該預充 電線欲連接於具有一電壓值之虛接地終端。一位元線D G係 設置於鄰近預充電線，該預充電線連接於具有電壓值之虛 接地終端。此外，由虛線所示之位於浮置狀態之一位元線 係設置於鄰近前述位元線，且一虛接地線VG係設置於鄰近 位於浮置狀態之位元線，該位元線欲被連接於虛接地的虛 接地終端。 感測電路之輸入終端中之位元線之充電操作速度係視 此三種圖案而不同。換言之，在位元線上之電壓值變成常 數之前’三種圖案間之位元信號上之電壓值於單位時間内 之增加量皆不同。 依據位址信號AD，控制PCR選擇器20 3與VGR選擇器 204，俾設定前述三種圖案中之任一種。因而，當從一記 憶器單元讀出一儲存資料時，位元線、預充電線、與虛接 地線之相對的線排列關係可能符合在半導體記憶器裝置中 之參考記憶器單元矩陣202中之參考位元線、參考預充電 線、與虛接地線之相對的線排列關係。在此實施例，在列 方向上，足夠提供至少二個參考記憶器單元。 依據本發明第二實施例之半導體記憶器裝置中，在記 憶器單元矩陣與參考記憶器單元矩陣間，施加於參考位元 線與參考虚接地線之彳吕说之圖案可製成相同。因而，位元 線上之耦合噪音與參考位元線上之耦合噪音實質上相同。

第53頁 1少 4592 3 3 五、發明說明（50) -- 因此，當ON信號或OFF信號被感測時，參考位元線上之電 壓值可實質上被設定為介於ON信號之電壓值與〇叮_號之 電壓值間之中間值。此處，感測時間之確定;系依據°在^立元 線上轉移之ON信號之電壓值與OFF信號之電壓值。再者 可消除從記憶器單元而來之儲存資料之讀取操作的位址’ 存性。此外’不論記憶器單元矩陣之結構如何，可士 1 β己.fe益單元而來之儲存資料之高速度讀取操作。 從 再者，在習知例子中，對應於從記憶器單元 存資料之一讀取資料信號之電壓值之時變量不°，田之儲 ，元線之耦合噪音 '然而’在本發明t，就值元線：f於 碩取資料信號可於理論上最早之時間，從 罝_ :， 出。 丨灿器早7L讀 再者，依 讀出儲存資料 元’確定複數 本發明_，依 操作速度。所 存資料之讀取 [第三實施例] 圖2 5係在 中之讀取部之 半導體記憶器 將參照圖2 5與 之 憶器單 而，在 之充電 元之儲 一個記憶器單元’且依據確定的記 條位元線中用於讀取操作之一條。因 據確定的位元線，可控制參考位元線 =，就位元線而言，對應於記憶器單 -貝料乜號可於理論上最早時間讀出。

第54頁 依據本發明第三實施例之半導體 。_係在依據本發明第；； 裝置中之參考記憶器單元矩陣之故 圖26說明依據本發明第三實施例之半 卜(4592 3 q 五、發明說明（51) 憶器裝置。 參照圖2 5，提供一位元線（D G)選擇器3 〇 2，用以輸入 位址信號AD ’該位址信號AD係指定從其中應讀出儲存"資料 之5己憶器單元。再者’提供二條參考位元線1與2， 用以連接DG選擇器302與參考記憶器單元矩陣3〇1 了此外， 提供二條參考預充電線PCR1與？(：1?2，用以連接“選擇器 302與參考記憶器單元矩陣301。除了未設有PCR選擇器^與 VGR選擇器之外，且除了參考記憶器單元矩陣3(π之結構之 外’在第三實施例中之半導體記憶器裝置之結構相同於在 第二實施例中之半導體記憶器裝置。 在此實施例中’如前所述，提供二條參考位元線與二 條參考預充電線。然而，參考位元線之數目或參考預^ 線之數目不僅限於二。得設置三或更多條參考位元線與三 或更多條參考預充電線。在此例子中，依據參考位元線之 數目’修改參考預充電線之數目與參考記憶器單元矩陣 3 0 1之結構。 兹將參照圖26 ’說明參考記憶器單元矩陣3 〇1之結 構0 參照圖26，提供二條參考位元線DGR1與㈣“，且提供 二條參考預充電線PCR1與PCR2。再者，提供二條虛接地八 線，提供64條字元線㈣〇至W63 ,且提供64條參考記憶器單 元於參考位元線])G R1與虛接地線間。再者，提供6 4個參考 記憶器單元於參考位元線DGR2與虛接地線間。⑽單元係排 列於行方向’ 〇 F F單元係排列於行方向，鄰近於⑽單元，

第55頁 五、發明說明（52) 且ON單元係排列於行方向，鄰近於OFF單元。 藉此’在此實施例中，於行方向上，參考記憶器單元 之數目係64。然而’參考s己憶Is單元之數目僅限於64。依 據記憶器單元矩陣3 〇 1中之記憶器單元之數目與記憶器單 元矩陣301之結構，得確定參考記憶器單元之數目《再 者，字元線中之特定一條得連接於電源供應Vcc與其他字 元線得連接至接地電位，如同第二實施例。 再者’每一個記憶器單元電晶體之源極與汲極皆由擴 散層所形成’且其閘極係由一多晶矽層所形成。再者，以 相同之方式，字元線W〇〇至S63係由多晶矽層所形成，以控 制每一個記憶器單元電晶體之閘極電壓。 在依據本發明第三實施例之半導體記憶器裝置中，DG 選擇器3 0 2使一電流流經參考位元線，該參考位元線係依 據參考記憶器單元矩陣3 0 1中之位址信號AD而確定。參考 單元矩陣301產生讀取資料信號至參考位元線，以分辨記 憶器單元矩陣中之被存取的記憶器單元係⑽單元或〇FF單 元。 除了未設置PCR選擇器與V(jR選擇器之外，且除了參考 記憶器單元矩陣3 0 1之結構之外，在第三實施例中之半導 體3己憶器裝置之結構係相同於在第二實施例中之半導體纪 憶器裝置之結構。 ° 繼而，將參照圖2 5與圖2 6說明在第三實施例中之半導 體記憶器裝置之操作。 如圖25所示，當儲存資料從記憶器單元矩陣中之記憶

第56頁 五、發明說明（53) 器單元讀出時’依據位址信號AD，DG選擇器3〇2選擇連接 至參考記憶器單元矩陣301之二條參考位元線中之任一 條’在圖26所示之參考記憶器單元矩陣3〇ι中。再者，在 記憶器單凡矩陣中’預先提供二條參考位元線之可能的上 升時間圖案（對應於第二實施例中之圖案之數目）。在圖26 中’提供二種上升時間圖案予參考位元線DGR1與〇(；1?2。藉 由調整參考位元線之配線電阻與雜散電容，可完成上升時 間之改變。依據位址信號AD，DG選擇器3〇2選擇此等參考 位το線DGR1與DGR2之任一條。因此，參考位元線信號DGR 可具有不同的上升時間。 除了未設有PCR選擇器與VGR選擇器之外，且除了參考 記憶器單元矩陣30 1之操作之外，在第三實施例中之半導 體記憶器裝置之操作係相同於在第二實中之 憶器裝置之操作。 级將說明在此例子中，如何選擇半導體記憶器裝置部 中之參考位元線。 、流經具有金屬成分之位元線與虛接地線之電流路徑， 取决於參考5己憶器單元矩陣3 〇 j中欲被讀取的記憶器單元 之位置。位=線、預充電線、與虛接地線之相對的排列關 係對於輕合嘴音之影響被分類為圖24A至24C所示之第一至 第三圖案’如同第二實施例。 兹將依據前述說明，說明在此實施例中之半導體記憶 器裝置之操作。 依據位址信號AD，確定記憶器單元中將被存取者。因

第57頁 在、發明說明（54) 而’依據位址信號AD，可分辨在位元 '線、預充電線、與虚 接地線之相對的排列關係中之耦合噪音之大小。在此方法 中’倘若考慮叙合啤音，複數個參考位元線被設置成具有 不同的充電操作速度，依據位址信號AD，藉由DG選擇器 30 2，可選擇複數個參考位元線中之最佳者。 在依據本發明第三實施例之半導體記憶器裝置中，提 供具有不同充電操作速度之複數個參考位元線。因而，可 選擇複數個參考位元線中之具有與前述位元線相同的搞合 噪音影響之一條。因此，位元線與參考位元線具有實質上 相同的充電操作速度。m以，於可分辨讀取#料信號係⑽ 信號或OFF信號之時，可能使參考位元線之電壓值實質上 設定至介於ON信號之電壓值與〇FF信號之電壓值間之中間 值。再者，可消除記憶器單元資料之讀取操作速度之位址 依存性。此外，不論記憶器單元矩陣之結構如何，皆可完 成#己憶器单元資料之南速度讀取操作。 [第四實施例] 圖27係在依據本發明第四實施例之半導體記憶器裝置 中之讀取部之區塊圖。圖28係顯示在依據本發明第四實施 例之半導體記憶器裝置中之一選擇性預充電電路之電路& 圖。圖2 9係顯示在依據本發明第四實施例之半導體記情器 裝置中之一參考記憶器單元矩陣之電路圖。圖3〇a與3〇^係 顯示在依據本發明第四實施例之半導體記憶器褒置中之一' 位址解碼器之結構之電路圖。茲將參照圖27、圖28、與圖

第58頁 五、發明說明（55) 2】。說明依據本發明第四實施例之半導體記憶器裝置之結 參照圖27 ’提供選擇性 址信號AD，該位址作充電電路4〇2，用以輸入位 器單元。再者指定記憶器單元矩陣中之記憶 帽選在擇第器之：’且除了參考記憶器單元矩 構。 i施例中之+導體记憶器裝置之結 照』將G圖性預充電電路4°2之結構。參 404，俾以源極連接Λ 提供—P通侧S電晶體 體40 5，值伯、、a &、± ; k擇電路403。提供一N通道M0S電晶 極日4 及極連接於P通道MOS電晶體404之汲極盥閘

Ml電曰=Ϊ接於參考預充電續。提供二通道 之閘極，且使源極連接/二極電T 體_，接地電位。提供—P通道M0S電晶 # n /極連接—通道MOS電晶體405之閘極，且 MOS電曰f 4f^N通道M〇S電晶體4〇6之閉極。提供—P通道 % ^ ，俾使汲極連接於此P通道MOS電晶體408之 :N通、曾Jt】Ϊ連接於N通道_電晶體407之閘極。提供 40 6 η ^ 晶體4010，俾使汲極連接於Ν通道MOS電晶體 4〇6之閑極，且使源極連接於接地電位。 再者在選擇電路4 03中，提供一具有閘極寬度Wp之Ρ

第59頁 459233 五、發明說明（56) 通道MOS電晶體4011，以及另一具有閑極寬度心/2之p通道 “03電晶體4012，該卩通道恥8電晶體4012之汲極係連接於卩 通道MOS電晶體40 11之汲極。控制信號SS2與SS3供應至電 晶體40 11與4012之閘極，以控制電晶體4〇1丨與4〇12之 ΟΝ/OFF狀知。當控制信號SS2位於低位準時，電晶體4〇11 能使電流i (i顯示一電流值）流通’且當控制信號S ^ 3位於 低位準時’電晶體40 1 2能使電流i /2流通。再者，控制信 號SS2與SS3皆位於低位準，電晶體4〇11與4〇12能共同使電 流3 i /2流通。以藉由此方法確定的電流驅動能力，充電參 考預充電線PCR。 少 纽將參照圖2 9說明’參考記憶器單元矩陣4 〇 1之蛛 構。 、 提供參考位元線DGR、參考預充電線PCR、與虛接地 線，且提供64條字元線至？63。提供64個參考記憶器單 兀於參考位元線DGR與虛接地線間，且提供64列參考記憶 器單元於參考位元線DGR與參考預充電線PCR間。在此方式 中，在此實施例中，參考記憶器單元之數目係設定成M。 然而，參考記憶器單元之數目不限於64。依據在記憶器單 凡矩陣中之記憶器單元之數目或記憶器單元矩陣之結構， 合意地確定參考記憶器單元之數目。 再者母個°己隐器單元電晶體之源極與沒極係由擴 散層所形成，且其閘極係出 .n rH ^ ^ Λ， 〇. ^ J饮诉由一多晶矽層所形成。在此 中，字元線W 0 0至S 6 3係由炙曰你时私π a、 宁'甶夕日a *夕膜所形成’以控制各個却 憶器單元電晶體之閘極電流。

第60頁 459233 五、發明說明（57) 在依據本發明第四實施例之半導體記憶器裝置中，提 供具有不同的閘極寬度之電晶體4011與4012於選擇性預充 電電路402中。電晶體40 11與4012使電流流入複數條參考 預充電線中依據位址信號AD所確定之一條，在參考記憶器 單元矩陣401中。參考單元矩陣401施加電壓至參考位元 線’該電壓係用以分辨被選擇的記憶器單元之ON信號與 OFF信號。 ' 再者’在選擇性預充電電路4〇2中之選擇電路403不限 於下列結構：選擇電路4〇3係由具有不同的閘極寬度之電& 晶體所組成。選擇電路4〇3足以具有改變從選擇電路4〇3輸 出之電流量之功能。舉例而言，具有不同的閘極長度之電 晶體得設置於選擇電路4 〇 3中。 ^除了未設置PCR選擇器與VGR選擇器之外，且除了參考 5己憶裔單7C矩陣4 0 1之結構之外，在第四實施例中之半 :圯憶器裝置之結構係相同於在第二實施例中 憶器裝置之結構。 己 隨後’將參照圖27、圖28、圖29、以及圖30A與30B， 說明第四實施例中之半導體記憶器裝置之操作。 屮# ί ΐ 27所不，在從記憶器單元矩陣中之記憶器單元讀 部係Γ貝料之例子中，下列情事於電路部中實現，該電路 二^由圖29所不之選擇性預充電電路4〇2與參考記憶器單 雷陣4〇 1所組成：亦即’依據位址信號AD，選擇性預充 俜、奎，4〇2改气’瓜經預充電線PCR之電流’該預充電線PCR ’、妾至參考記憶器單元矩陣40 1。所以，可改變逹到參

五、發明說明（58) ---- 考位元線之耦合噪音量。 茲將參照圖3 Ο A與SO B，說明如何依據位址信號μ 定欲供應至選擇電路4 〇3之信號。 υ ’確 依據位址信號AD，確定欲轉移至記憶庫選擇電晶體 記憶庫選擇信號，且記憶庫選擇信號中之二信號被$ 之 一NAND電路。更精確言之，ΝΑ〇電路輸入記憶庫選擇彳:f 3 BS3與記憶庫選擇信號1 BS1，且輸出一信號si (未圖。號 示）。N AND電路輸入記憶庫選擇信號4 BS4與記憶庫選擇丄 號1 BS1 ’且輪出一信號S2(未圖示）QNAND電路輪入吃^ 庫選擇信號4 BS4與記憶庫選擇信號2 BS2，且輪出」传二 S6(未圖示）eNAND電路輸入記憶庫選擇信號5 bS5與記Q號 庫選擇信號2 BS2，且輸出一信號S7(未圖示）。NAND電路 輸入記憶庫選擇信號6 BS6與記憶庫選擇信號1 BS1，且# 出一信號S4(未圖示）。 咐 在下列之程序中’ NAND電路輸入信號SI、S2、S6與 S7，且輸出一信號SS2。NOT電路輸入信號S4，且輸出—产 號SS3 。 山h 隨後，信號SS2供應至NOT電路，且NOT電路之輪出俨 號輸出至選擇電路403之具有閉極寬度訐之？通道M〇s電^ 體4011之閘極（圖28)。信號SS3供應至Ν〇τ電路，且Ν〇τ ^ 路之輸出信號供應至具有閘極寬度Wp/2之卩通道M〇s 4012(圖 28)。 除了未設置PCR選擇器與vgr選擇器之外，且除了參考 記憶器單元矩陣40 1之操作之外，在第四實施例中之半導

五、發明說明（59) 操作係相同於在第二實施例中之半導體記 & ^後’茲將說明在第四實施例中，如何確定半導體記 ^ 置中之參考位元線之充電操作速度。 冷治具有金屬成分之位元線、預充電線、與虛接地線之電 二机通路控係取決於在記憶器單元矩陣中被讀取記憶器單 元之位置。位元線、預充電線、與虛接地線之相對的排列 關，對於耗合噪音之影響被分類成第一至第三圖案，如第 二實施例中之圖24Α至24C所示。 _ 繼而’茲將考慮前述說明，說明在第四實施例中之半 導體記憶器裝置之操作。 πα 依據位址信號AD ’確定在記憶器單元矩陣中之記憶器 早元中之被讀取者。因此’依據位元線、預充電線 '與虛 接地線之相對的排列關係與位址信號AD，確定耦合嗓音之 大小。因而’選擇性預充電電路4〇2之選擇電路403輸入位 ^信號AD ’控制或調整供應至參考預充電線之電流量，使 =參考預充電線之充電操作速度實質上等於位元線之充電 操作速度。此係因為參考預充電線pCR之上升時間取決於 位址#號AD ’且參考位元線上之耦合嗓音量取決於位元 線、預充電線、與虛接地線之相對的排列關係。 應注意者為：在選擇電路4 〇 3中，作為電流控制用之 電晶體之數目’係取決於耦合噪音之影響圖案之數目。 在依據本發明第四實施例之半導體記憶器裝置中’選 擇性預充電電路輸入位址信號心，且設定參考位元線之充

第63頁 五、發明說明（60) 電操作速度， 位元線之充電 元之儲存資料 壓值可實質上 壓值間之中間 作速度之位址 如前所述 址信號，讦改 升時間，使得 器單元而來之 取儲存資料。 使得位 操作速 係ON信 被設定 值。因 依存性 ，依據 變或調 參考資 資料信 兀線之充電操作速度實質上等於參考 度。在此方式下，於可分辨記憶器單 號或OFFk號之時，參考位元線之電 至介於ON k號電壓值與〇ff信號之電 此，可消除記憶器單元資料之讀取操 ’俾獲得高速度讀取操作。 it:之，導體記憶器裝[依據位 i參考位元線上之參考資 料信號之t井日專門杳肪^ ° ^ %之上升時間實質上等於從記憶 ；上升時間。所以，可以高速度讀

第64頁 圖式簡單說明 圖1係顯示半導體記憶器裝置之一習知例子之區塊 圊； 圖2係顯示半導體記憶器裝置之習知例子中之一感測 電路； 圖3係顯示半導體記憶器裝置之習知例子中之一預充 電電路； 圖4A至4M係時序圖，顯示半導體記憶器裝置之習知例 子之操作； 圖5係顯示在半導體記憶器裝置之另一習知例子中之 記憶器單元陣列中之連接關係之一等效電路； 圖6 A係一剖面圖，顯示圖5所示之記憶器單元陣列之 電晶體T1至T4之結構，且圖6B至6D係等效電路圖，顯示防 止圖5中之錯誤的感測操作之方法； 圖7係顯示半導體記憶器裝置之習知例子中之記憶器 單元矩陣部之詳細電路圖； 圖8係顯示半導體記憶器裝置之習知例子中之一記憶 庫選擇器與一虛接地選擇器之真值表； 圖9係顯示半導體記憶器裝置之習知例子中之記憶器 單元矩陣部之一部份之平面圖； 圖1 0係圖9之半導體記憶器裝置之習知例子沿著線 A-A’之剖面圖； 圖1 1係圖9之半導體記憶器裝置之習知例子沿著線 B - B 之剖面圖， 圖1 2A至1 2D係時序圖，顯示在下列例子中，一位元線

第65頁 459233 圖式簡單說明 之充電操作：在半導體記憶器裝置之習知例子巾，位元線 或鄰近前述位元線之虛接地線之電壓值不改變； 圖1 3 A至1 3 D係時序圖，顯示在下列例子中，一位元線 之充電操作：在半導體記憶器裝置之習知例子中，位元線 或鄰近前述位元線之虛接地線之電壓值改變； 圖14A與14B係時序圖，顯示讀取電壓dGi(〇n)與 DG1 (OFF)以及一參考電壓])GR ’其皆輪入在半導體記憶器 裝置之習知例子中之一感測電路； 圖1 5係一區塊圖，顯示依據本發明第一實施例之半導 體記憶器裝置之結構； 圖16係顯示依據本發明第一實施例之半導體記憶器裝 置中之參考記憶器單元部之一電路圖； 圖1 7係一區塊圖，顯示依據本發明第一實施例之半導 體記憶器裝置中之一RDP選擇器； 圖1 8係顯示依據本發明第一實施例之半導體記憶器裝 置中之RDP解碼器之真值表； 圖1 9係一區塊圖，顯示依據本發明第一實施例之半導 體記憶器裝置中之一 RV選擇器； 圖2 0係顯示依據本發明第一實施例之半導體記憶器裝 置中之RV解碼器之真值表； 圖2 1A與2 1 B係時序圖，顯示當位元線不接收耦合噪音 時以及當位元線接收接收耦合嗓音時，在一位元線與一參 考位元線上之電壓值間之線，該電壓值係輸入依據本發明 第一實施例之半導體記憶器裝置中之一感測電路；

第66頁 ，459233 圖式簡單說明 圖2 2係一區塊圖，顯示依據本發明第二實施例之半導 體記憶器裝置； 圖23係一電路圖，顯示依據本發明第二實施例之半導 體記憶器裝置中之一參考記憶器單元矩陣部； 圖2 4A至2 4C係顯示當耦合噪音影響一位元線時，在依 據本發明第二實施例半導體記憶器裝置中，三條線排列圖 案； 圖2 5係一區塊圖，顯示依據本發明第三實施例之半導 體記憶器裝置； 圖2 6係一電路圖，顯示在依據本發明第三實施例之半 導體記憶器裝置中之一參考記憶器單元矩陣部； 圖2 7係一區塊圖，顯示依據本發明第四實施例之半導 體記憶器裝置； 圖28係一電路圖，顯示在依據本發明第四實施例之半 導體記憶器裝置中之一選擇性預充電電路； 圖2 9係一電路囷，顯示在依據本發明第四實施例之半 導體記憶器裝置中之一參考記憶器單元矩陣部；以及 圖3 Ο A與3 0B係電路圖，顯示在依據本發明第四實施例 之半導體記憶器裝置中之選擇性預充電電路之一位址解碼 器之結構。 〔符號說明〕 1 位址緩衝器 2 Y解碼器

第67頁 圖式簡單說明 3 Y選擇器 4 記憶庫解碼器 5 X解碼器 6 虛接地選擇器 7 記憶庫選擇器 8 記憶器單元陣列 9 記憶器單元矩陣 10 預充電電路 11 參考記憶器單元部 12 RDP選擇器 13 參考記憶器單元矩陣 14 RV選擇器 15 感測電路 16 第一RV選擇器 17 第二RV選擇器 18 參考記憶器單元陣列 19 參考位元線擴散配線 20 參考位元線擴散配線 2 1 參考位元線 22 參考虛接地線 23 RDP解碼器 24 預充電電路 25 電晶體 26 電晶體

第68頁 圖式簡單說明 27 電晶體 28 電晶體 29 電晶體 30 電晶體 31 電晶體 32 電晶體 33 電晶體 34 RV解碼器 35 預充電電路 36 電晶體 37 電晶體 38 電晶體 39 電晶體 40 電晶體 41 電晶體 42 電晶體 51 位址緩衝器 52 Y解碼器 53 Y選擇器 54 記憶庫解碼器 55 X解碼器 56 虛接地選擇器 57 記憶庫選擇器 58 記憶器單元陣列

第69頁 圖式簡單說明 5 9 記憶器單元矩陣 60 預充電電路 61 參考記憶器單元部 62 感測電路 63 閉鎖電路 64 輪出缓衝器 65 控制信號缓衝器電路 66 位址遷移偵測電路 67 放電控制電路 68 差動放大器電路 69 讀取偵測部 70 參考偵測部 71 P通道MOS電晶體 72 N通道MOS電晶體 73 N通道MOS電晶體 74 N通道MOS電晶體 75 P通道MOS電晶體 76 P通道MOS電晶體 77 N通道MOS電晶體 78 位元線 79 參考位元線 8 0 位元線 81 預充電線 82 參考位元線

第70頁 圖式簡單說明 83 被選擇的記憶器單元電晶體 84 非選擇的記憶器單元電晶體 85 虛接地線 86 參考記憶器單元電晶體 8 7 接地線 88 位元線擴散配線 89 位元線擴散配線 90 位元線擴散配線 91 位元線擴散配線 9 2 位元線擴散配線 93 擴散層 94 閘極絕緣膜 95 記憶器單元 96 字元線 9 7 位元線終端 98 位元線終端 9 9 位元線終端 10 0 位元線終端 1 02 虛接地終端 103 虛接地終端 104 虛接地終端 105 位元線擴散配線 106 記憶庫選擇線 107 記憶庫選擇線

第71頁

第72頁 圖式簡單說明 108 記憶庫選擇線 112 記憶庫選擇電晶體 113 第一記憶庫選擇器 114 第二記憶庫選擇器 115 位元線擴散配線 120 插塞 122 插塞 123 插塞 124 插塞 125 P通道基板 126 被離子植入的通道 127 非離子植入的通道 128 下層間絕緣膜 129 金屬配線 201 參考記憶器單元部 202 參考記憶器單元矩陣 203 PCR選擇器 204 VGR選擇器 205 RM解碼器 301 單元矩陣 302 選擇器 401 參考單元矩陣 402 選擇性預充電電路 403 選擇電路 圖式簡單說明 404 P通道MOS電晶體 405 N通道MOS電晶體 406 N通道MOS電晶體 407 N通道MOS電晶體 408 P通道MOS電晶體 409 P通道MOS電晶體 4010 N通道MOS電晶體 4011 P通道MOS電晶體 4012 P通道MOS電晶體

第73頁

Claims (1)

1. 六、申請專利範圍 1. 一種半導體記憶器裝置，包含： 一記憶器單元矩陣部，包含排列成一第一矩陣之記憶 器單元，其中當基於一位址信號選擇該記憶器單元中之一 個時，輸出一讀取資料信號，該讀取資料信號係對應於該 被選擇的記憶器單元之一儲存資料； 一參考記憶器單元矩陣部，包含排列成一第二矩陣之 參考記憶器單元，且輸出一參考資料信號予從該被選擇的 記憶器單元輸出之該讀取資料信號；以及 '-感測電路，基於從該記憶器單元矩陣部而來之該讀 取資料信號與從該參考記憶器單元矩陣部而來之該參考資 料信號，感測該儲存資料，並且 其中該參考記憶器單元矩陣部輸出該參考資料信號至 該感測電路，使得該參考資料信號實質上與該資料讀取信 號同步出現。 2. 如申請專利範圍第1項之半導體記憶器裝置，其中基於 該位址信號，該參考記憶器單元矩陣部輸出該參考資料信 號至該感測電路。 3. 如申請專利範圍第1項之半導體記憶器裝置，其中該記 憶器單元之每一個係連接至複數條字元線t之任一條，且 該參考記憶器單元之每一個係連接至該複數條字元線中之 任一條。

   第74頁 459233 六、申請專利範圍 4.如申請專利範圍第1至3項中之任一項之半導體記憶器 裝置，其中該參考記憶器單元矩陣部包含： 一參考記憶器單元矩陣，包含排列成該第二矩陣之該 參考記憶器單元、該參考記憶器單元中之一被選擇者，其 連接至一第一位元線、以及該參考記憶器單元中之其餘 者，其係非選擇的參考記憶器單元； —第一選擇器，施加一讀取偏壓予該被選擇的參考記 憶器單元，且施加一第一參考預充電信號予一第二參考位 元線，該第二參考位元線係連接於該非-選擇的參考記憶 器單元中之一第一者，以提供一正確的電流路徑予該參考 資料信號； —第一記憶庫選擇器，使該讀取偏壓轉移至該第一位 元線，且使該第一參考預充電信號轉移至該第二位元線； 一第二選擇器，施加一接地電壓與一第二參考預充電 信號予該參考記憶器單元矩陣；以及 一第二記憶庫選擇器，使該接地電壓轉移至一第三位 元線，該第三位元線係連接於該被選擇的參考記憶器單 元，且使該第二參考預充電信號轉移至一第四位元線，該 第四位元線係連接於該非選擇的記憶器單元中之一第二 者，並且 其中當該讀取偏壓施加至該被選擇的參考記憶器單元 時，該參考資料信號對應於一電流，該電流係流經該第一 位元線、該被選擇的參考記憶器單元、與該第三位元線。

   第75頁 ___^9 2 3 3 __ 六、申請專利範圍 5.如申請專利範圍第4項之半導體記憶器裝置，其中該記 憶器單元排列成複數個基本的重複單位之該第一矩陣，並 且 其中該參考記憶器單元矩陣部包含該參考記憶器單 元’該參考記憶器單元之結構相同於在該記憶器單元矩陣 部中之該記憶器單元之一基本的重複單位。 6 ·如申請專利範圍第1至3項中之任一項之半導體記憶器 裝置，其中該參考記憶器單元矩陣部包含： 一參考記憶器單元矩陣，包含排列成該第二矩陣之該 參考記憶器單元、該參考記憶器單元中之一被選擇者，其 連接至一第一位元線、以及該參考記憶器單元中之其餘 者’其係非選擇的參考記憶器單元； 一第一選擇器，基於該位址信號，施加一讀取偏壓予 該被選擇的參考記憶器單元，且施加/第一參考預充電仏 號與一第二參考位元線，該第二參考位元線係連接於邊非 —選擇的參考記憶器單元中之一第一者，以提供一正確的 電流路徑予該參考資料信號； 一第一記憶庫選擇器，基於該位址信號，使該讀取偏 壓轉移至該第—位元線，且使該第一參考預充電信號轉移 至该第二位元線； 一第二選擇器，基於該位址信號’施加一接地電壓與 —第二參考預充電信號予該參考記憶器單元矩陣；以及 一第二記憶庫選擇器，基於該位址信號，使該接地電

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   六、申請專利範圍 壓轉移至一第=私-A 认么k 弟—位疋線’該第三位元線传遠桩於兮4 β 的參考記憶器單元，曰蚀兮结办土 係連接於該被選擇 第四位元線，亨笛電仏就轉移至一 Η第四位元線係連接於續 元中之一，並且 迷安、及非選擇的記憶器單 其該肩取偏壓施加於該被選擇的參考«一 ^ 對應於一電㊉，該電流流經該第—位 凡線、該破選擇的參者4樯毋„ - 乂巧弟位 评刃麥亏s己憶器早兀、與該第三位元線。 7.如申凊專利範圍第6項之丰導體笮撥哭驻要 1§早兀係排列成複數個基本的重複單位之該第一矩陣， 並且 一其中該參考記憶器單元矩陣部包含該參考記憶器單 元，該參考#己憶器單元之結構相同於在該記憶器單元矩陣 部中之該記憶器單元之一基本的重複單位。 8；如申請專利範圍第6項之半導體記憶器裝置，其中基於 該位址信號，該第一與第二記憶庫選擇信號產生，以選擇 该記憶器單元矩陣部中之該被選擇的記憶器單元。 9.如申請專利範圍第1至3項中之任一項之半導體記憶器 裝置’其中該參考記憶器單元矩陣部包含： 一參考s己憶器單元矩陣’包含排列成該第二矩陣之該 參考記憶器單元’其中一參考位元配線與一參考虛接地配 線交替地設置’延伸於一行方向，且每一列之該參考記憶

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   六、申請專利範圍 器單元皆沿著—列方向，設置 虛接地配線間，該參考記憶器 擇定的一單元係連接至該參考 該參考記憶器單元中之其餘單 單元； 於該參考位元配線與該參考 單元中之基於該位址信號而 位元配線中之—第〆者，且 元皆係非選擇的參考記憶器 確定：ϋϊ擇器’基ΐ偏壓圓案令之依據該位址信號而 誃第二案，施加一4取偏壓予該第一參考位元配線， _ 位元配線係連接至該被選擇的參考i己憶器單 二丄5施加一第一參考預充電信號予該參考位;^配線之一 ，4參考位元配線係連接於該非選擇的參考記憶器 ~ u 第一者，該偏壓圖案係基於一第一數目與一第 —數目而預定； 其被八f A 5己憶庫選擇器，包含第一記憶庫選擇電晶體， 該第第一數目個單位’並且基於該位址信號，使用 元配綠° Μ庫選擇電晶體，使該讀取偏壓轉移至該第一位 跟’且使該第一參考預充電信號轉移至該第二位元配 一第Γ第二選擇器，基於該偏麼圖案，施加一接地電壓與 一，考預充電信號予該參考記憶器單元矩陣；以及 其.、第二記憶庫選擇器，包含第二記憶庫選擇電晶體， ς f分組成第二數目個單位’並且基於該位址信號，使用 '"第二記憶庫選擇電晶體，使該接地電壓轉移至該虛接地 配線之—第一者，該虛接地配線係連接於該被選擇的來考 s己憶器單元，且使該第二參考預充電信號轉移至該虛接地

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   六、申請專利範圍 配線之一第二者，該虛接地配線係連接於該 器單元中之一，並且 '伴的圯憶 其中當該讀取偏壓施加於該被選擇的參考記憶-時’該參考資料信號對應於一電流’肖電流流經該第：： :配線、該被選擇的參考記憶器單元、與該第一虛接地配 如申請專利範圍第9項之半導 10. ----卞〜丁吁.肢l 1愿器裒置，苴中球 參考記憶器單元中之二單元，遠拄於兮奋古2 八甲及 早兀運接於該參考位元配線中之 一條，具有一相同的儲存資料α 11_如申請專利範圍第1至3項中之任一項之半導 裝置，其中該參考記憶器單元矩陣部包含： π 憶 複數個參考位元線 散電容； 分別具有不同的電阻與不同的 器 雜 複數個虛接地線’連接至一接地電位； 一參考圮憶器單元矩陣，包含排列成該第二矩陣之該 參考記憶器單元’其中-參考位元配線與一參考虛接地配 線係交替地設置’ Μ伸於—行方向，且每_列之該參考記 憶器單％ m 1方肖，設置於該參考位元線與該參考 虛接地線間’帛參考記憶器單元中之基於該位址信號而擇 定的一單元係連接至該參考位元配線中之一第一者，且該 參考記憶器單凡中之其餘單元係非選擇的參考記情器 元； …

   第79頁 六、申請專利範圍 一第五選擇器，基於偏壓圖案中之依據該位址信號而 確定的一圖案，選擇該複數個參考位元線之一第一者與該 複數個參考位元線之一第二者，施加一讀取偏壓予該第一 參考位元線，該第一參考位元線連接至該被選擇的參考記 憶器單元，且施加一第一參考預充電信號予該第二參考位 元線，該第二參考位元線係連接於該非選擇的參考記憶器 單元之一第一者，該偏壓圖案係基於一第一數目與一第二 數目而預定； 一第一記憶庫選擇器，包含第一記憶庫選擇電晶體， 其被分組成第一數目個單位，並且基於該位址信號，使用 該第一記憶庫選擇電晶體，使該讀取偏壓從該第一參考位 元線轉移至該第一位元配線，且使該第一參考預充電信號 從該第二位元線轉移至該位元配線中之一第二者；以及 一第二記憶庫選擇器，包含第二記憶庫選擇電晶體， 其被分組成第二數目個單位，且基於該位址信號，使用該 第二記憶庫選擇電晶體，使該接地電壓連接至該複數個虛 接地配線中之一第一者，連接於該被選擇的參考記憶器 單元，且使一第二參考預充電信號連接至該複數個虛接地 配線中之一第二者，連接於該非選擇的記憶器單元中之 一，並且 其中當該讀取偏壓施加至該被選擇的參考記憶器單 元，該參考資料信號對應於一電流，該電流係流經該第一 參考位元線、該第一位元配線、該被選擇的參考記憶器單 元、與該第一虛接地配線。

   第80頁 459233 六、申請專利範圍 12_如申請f利範圍第"項之半導體記憶器…其中該 參考記憶器早7〇中之二單元’連接於該參考位元配線中之 一條，具有不同的儲存資料. 器 13.如申請專利範圍第i至3項中之任一項之半導體記憶 裝置，其中該參考記憶器單元矩陣部包含： 複數個參考位元線； 一虛接地線； “：參15憶器單元矩陣’包含排列成該第二矩陣之該 。己憶器單70 ’其中—參考位元配線與一參考虛接地配 線係交替地設f ’延伸於—行方向，且每—列之該參考記 J :早兀皆沿著-列方肖’設置於該參考位元線與該參考 ^地線間該參考5己憶器單元中之基於該位址信號而擇 定的一單元係連接至該參考位元配線中之一第一者，且該 參考記憶器單元中之其餘單元係非選擇的參考記憶器 元； =選擇性預充電電路’施加—讀取偏壓予該複數個參 位7L線中之-第一者’其連接至該被選擇的參考記憶器 卓％ ’且施加-參考預充電信號予該複數個參考位元線中 之:第二者，其連接於該非—選擇的參考記憶器單元中之 U ’該參考預充電信號中之—值係基於該位址信號

   第 459233 六、申請專利範圍 元線轉移至該第一參考位元配線，且使該參考預充電信號 從該第二參考位元線轉移至該第二參考位元配線基於一第 一記憶庫選擇信號；以及 一第二記憶庫選擇器，基於一第二記憶庫選擇信號， 使該接地電壓連接至該虛接地配線，該虛接地配線係連接 於該被選擇的參考記憶器單元，該第一與第二記憶庫選擇 信號係基於該位址信號而確定；並且 其中當該讀取偏壓施加至該被選擇的參考記憶器單元 時，該參考資料信號對應於一電流，該電流流經該第一參 考位元線、該第一參考位元配線、該被選擇的參考記憶器 單元、與該虚接地線。 14. 如申請專利範圍第1 3項之半導體記憶器裝置，其中該 參考記憶器單元中之二單元，連接於該參考位元配線中之 一條，具有不同的儲存資料。 15. 如申請專利範圍第1 3項之半導體記憶器裝置，其中該 選擇性充電電路施加該參考預充電信號予該第二參考位元 線，回應於該第一與第二記憶庫選擇信號。 16. 如申請專利範圍第1 3項之半導體記憶器裝置，其中該 選擇性充電電路包含複數個電晶體，基於該位址信號，供 應複數個電流作為該參考預充電信號。

   第82頁 卜4ί 六、申請專利範圍 17. 如申請專利範圍第1 3項之半導體記憶器裝置，其中該 複數個電晶體具有不同的電流供應容量，且基於該位址信 號，每一個該複數個電晶體被選擇性地導通。 18. 如申請專利範圍第1 7項之半導體記憶器裝置，其中該 複數個電晶體具有不同的閘極寬度。 19. 如申請專利範圍第1 7項之半導體記憶器裝置，其中該 複數個電晶體具有不同的閘極長度。 20. 如申請專利範圍第1至3項中之任一項之半導體記憶器 裝置，其中該記憶器單元矩陣部與該參考記憶器單元矩陣 部之每一個皆包含一記憶庫選擇器部， 其中該半導體記憶器裝置更包含： 一記憶庫解碼器，解碼該位址信號。 21. 如申請專利範圍第1至3項中之任一項之半導體記憶器 裝置，更包含一X解碼器，解碼該位址信號，以指定複數 條字元線中之一條，該複數條字元線係該記憶器單元矩陣 部與該參考記憶器單元矩陣部所共同具有。

   第83頁 六、申請專利範圍 一個時，該被選擇的記憶器單元係連接至一第一行配線， 一預充電信號施加於至少一第二行配線，該第二行配線係 連接至該記憶器單元中之一單元，該單元非為該被選擇的 記憶器單元，且輸出一讀取資料信號，對應於該被選擇的 記憶器單元之一儲存資料； —參考記憶器單元矩陣部，包含排列成一第二矩陣之 參考記憶器單元，且輸出一參考資料信號予從該被選擇的 記憶器單元而來的該讀取資料信號，該參考資料信號對應 於該預充電信號對該讀取資料信號之影響；以及 一感測電路，基於從該記憶器單元矩陣部而來的該讀 取資料信號與從該參考記憶器單元矩陣部而來的該參考資 料信號，感測該儲存資料，並且 其中該參考記憶器單元矩陣部輸出該參考資料信號至 該感測電路，俾使該參考資料信號實質上與該資料讀取信 號同步出現。 23. 一種半導體記憶器裝置，包含： —記憶器單元矩陣部，包含排列成一第一矩陣之記憶 器單元，其中當基於一位址信號而擇定該記憶器單元中之 一個時，該被選擇的記憶器單元係連接至一第一行配線， —預充電信號施加於至少一第二行配線，該第二行配線係 連接至該記憶器單元中之一單元，該單元非為該被選擇的 記憶器單元，且輸出一讀取資料信號，對應於該被選擇的 記憶器單元之一儲存資料；

   第84頁 六、申請專利範圍 一參考記憶器單元矩陣部，包含排列成一第二矩陣之 參考記憶器單元，且從該參考記憶器單元中之一被選擇者 輸出一參考資料信號，對應於該被選擇的記憶器單元，其 中該被選擇的參考記憶器單元連接至一參考位元線，該參 考位元線之充電速度之控制係基於該預充電信號對該讀取 資料信號之影響；以及 —感測電路，基於從該記憶器單元矩陣部而來的該讀 取資料信號與從該參考記憶器單元矩陣部而來的該參考資 料信號，感測該儲存資料，並且 其中該參考記憶器單元矩陣部輸出該參考資料信號至 該感測電路，俾使該參考資料信號實質上與該資料讀取信 號同步出現。

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