JP2005191831A - ディジタルｖｃｏ、ｖｃｏ回路、ｐｌｌ回路、情報記録装置及び同期クロック信号生成方法 - Google Patents

Abstract

【課題】 ジッタの原因となるスプリアスの発生そのものを低減できるディジタルＶＣＯ及びこれを備えたＶＣＯ回路、ＰＬＬ回路及び情報記録装置並びに同期クロック信号生成方法を提供する。
【解決手段】 入力された周波数制御入力信号に基づいて動作することにより、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を出力するディジタルＶＣＯ１１であって、基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に同期クロック信号の出力タイミングが含まれるかを判断し、同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして同期クロックとともに出力する。
【選択図】 図１

Description

本発明は、ディジタルＶＣＯ及びこれを用いたＶＣＯ回路、ＰＬＬ回路及び情報記録装置並びに同期クロック信号生成方法に関する。

従来、光ディスクなどの記録媒体（例えば、ＣＤ−Ｒ、ＤＶＤ−Ｒ／ＲＷ）に対してデータの書き込み及び読み出しを行う情報記録装置は、記録媒体の回転同期信号を得てそれを基に同期クロックを抽出し、これをデータ記録処理時の記録クロックとしている。

一般に、このような周期クロックの抽出のためにはＰＬＬ（Phase Locked Loop ：位相周期ループ）回路が用いられている。ＰＬＬ回路は、同期クロック再生・抽出の目的の他にも、種々の用途で利用されている。

一般にＰＬＬ回路はＶＣＯ（Voltage Controlled Oscillator ：電圧制御発振器）を備えている。ＶＣＯは、入力信号レベルを発振周波数に変換する（換言すると、入力信号レベルに応じた周波数を出力する）装置である。ＰＬＬ回路では、このＶＣＯの出力位相を入力信号に同期するように制御することによって、入力信号に対する同期クロックを出力する。

アナログＶＣＯは、入出力特性に関して製造時のばらつきが大きく、また、温度依存性も高いため、通常はＰＬＬループによって安定化させた上で用いられる。しかし、ＰＬＬループの特性が情報記録装置の性能を左右する場合や、広帯域の発振を行わせたい場合、又はＬＳＩ化（ＩＣ化）したＰＬＬの特性のばらつきを抑えたい場合などは、ディジタルＶＣＯが用いられる。ディジタルＶＣＯは、入出力特性のばらつきが小さく、ＬＳＩ化が容易であることに加え、広い帯域において入出力信号の線形が保たれるという長所がある。

ディジタルＶＣＯにおいて、出力の発振周波数をＦとし、また、ＶＣＯを動作させる基準クロックの周波数をＦｒｅｆとする。周波数制御入力はディジタル値として入力される信号であり、ＰＬＬ回路中で用いられるのであれば所定ビットで表される位相差情報（フィルタを通した場合を含む）である。ディジタルＶＣＯの出力は、周波数制御入力に応じた発振周波数を持つパルス（クロック）である。

ディジタルＶＣＯの出力周期分解能（換言すると、出力周波数分解能）は、回路を動作させる基準クロックの周波数Ｆｒｅｆに応じて定まる。例えば、発振させたい周波数ＦがＦｒｅｆ／Ｎ（Ｎは自然数）に一致する場合は、正確に所望の周波数で発振できる。しかし、Ｆｒｅｆ／ＮからＦｒｅｆ／（Ｎ＋１）の間にある周波数で発振させたい場合には、正確にその周波数で発振させることができず、Ｎ／Ｆｒｅｆを周期とするパルスとＮ＋１／Ｆｒｅｆを周期とするパルスとを所定の割合で交互に出力させる必要がある。

周期の異なるパルスを所定の割合で交互に出力することにより、全体としては所望の周波数でパルスを出力できるものの、個々のクロックタイミングにおいては、理想的な出力タイミングとの間にズレ（位相誤差）が存在し、これが原因でスプリアスが生じる。

このスプリアスはジッタ発生の原因となるため、スプリアスはできるだけ発生させないこと（換言すると、理想的な出力タイミングでパルスを出力させること）が好ましい。このためには、ＰＬＬ回路中のＶＣＯの位相分解能を高める必要がある。

従来のディジタルＰＬＬ回路では、分解能を向上させるためには、基準クロックの周波数を高くする必要があった。しかし、ＶＣＯを構成する加算器の動作周波数を高くするのには限界がある。例えば基準クロックの周波数を高くすると、ノイズの影響を受けやすくなるとともに、出力される信号の波形が崩れてパルス状で無くなってしまい、論理回路自体の動作が不安定となる。さらに、加算器は、基準クロックと同期したタイミングでしか演算結果を出力できないため、内部演算精度を高めたとしても位相精度が高くなるとは限らない。

また、ＶＣＯを用いたＰＬＬによって記録クロックを得てデータ記録を行う情報記録装置では、高速動作時のクロックジッタを十分に低減することができず、高い記録品質を得ることは難しい。

このような問題を解決することを目的とした従来技術としては、特許文献１に開示される「ＶＣＯ回路、ＰＬＬ回路、及び、情報記録装置」がある。特許文献１に記載の発明は、周波数発振出力と同じタイミングで、出力周期分解能以下の位相誤差情報も出力し、位相誤差情報を基にディジタルＶＣＯの出力のエッジタイミングの位相変調を行ってスプリアスを発振周波数から離れた帯域に移動させ、ＢＰＦなどを用いてスプリアスをカットすることによりジッタの少ないクロック出力を得るものである。
特開２００３−２０９４６８号公報

しかし、特許文献１に記載の発明は、発振周波数から離れた帯域へスプリアスを移動させた後にこれを除去するものであって、スプリアスの絶対値を低減するもの（換言するとスプリアスの発生自体を低減するもの）ではない。このため、基本周波数から離れた帯域に残存するスプリアスが原因となってジッタが発生する恐れがある。

このように、従来の技術では、ＶＣＯが理想的な出力タイミングでパルスを出力することはできなかった。すなわち、位相誤差の発生（換言すると、スプリアスの発生）そのものを低減することはできなかった。

本発明はかかる問題に鑑みて為されたものであり、ジッタの原因となるスプリアスの発生そのものを低減できるディジタルＶＣＯ及びこれを備えたＶＣＯ回路、ＰＬＬ回路及び情報記録装置並びに同期クロック信号生成方法を提供することを目的とする。

上記目的を達成するため、本発明は、第１の態様として、入力された周波数制御入力信号に基づいて動作することにより、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を出力するディジタルＶＣＯであって、基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に同期クロック信号の出力タイミングが含まれるかを判断し、同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして同期クロックとともに出力することを特徴とするディジタルＶＣＯを提供するものである。この構成においては、周波数制御入力信号が示す値と第１のレジスタからの出力値とを加算する加算器と、該加算器の出力に対して所定の値での剰余演算を行う剰余演算手段と、該剰余演算手段の演算手段の演算結果をラッチする第１のレジスタと、剰余演算部の演算結果に基づいて信号レベルを変化させることにより、同期クロック信号を出力する比較器と、周波数制御入力信号によって示される値と剰余演算部の演算結果との差を周波数制御入力信号によって示される値で除した値を算出することにより遅延量データを生成する遅延量データ演算手段と、遅延量データをラッチして出力する第２のレジスタとを有することが好ましい。

上記本発明の第１の態様によれば、基準クロック信号よりも高い位相分解能を有する理想位相と出力クロック位相との差分を遅延量データとして算出し、ディジタルＶＣＯから出力することにより、従来のディジタルＶＣＯでは用いられていなかった高い位相分解能を有する情報（遅延量データ）を利用することが可能となる。

また、上記目的を達成するため、本発明は、第２の態様として、上記本発明の第１の態様にかかるディジタルＶＣＯを備えたＶＣＯ回路であって、同期クロック信号及び遅延量データがディジタルＶＣＯから入力され、遅延量データに応じて同期クロック信号を遅延させて出力するディレイラインを有することを特徴とするＶＣＯ回路を提供するものである。

また、上記目的を達成するため、本発明は、第３の態様として、上記本発明の第１の態様にかかるディジタルＶＣＯを備えたＶＣＯ回路であって、ＶＣＯから同期クロック信号及び遅延量データが入力され、遅延量データに応じて前期同期クロック信号を多相化して複数のクロック信号を出力する多相化手段と、多相化手段から出力された複数のクロック信号を合成し、位相を平均化して出力する平均位相出力手段とを有することを特徴とするＶＣＯ回路を提供するものである。以上の構成においては、多相化手段から出力される複数のクロック信号のそれぞれに、互いに異なる重みを付与する重み付け手段を有することが好ましい。

上記本発明の第２又は第３の態様によれば、基準クロック信号よりも高い位相分解能を有する遅延量データを用いて同期クロックの出力タイミングを調整できるため、ジッタの発生を低減できる。

また、上記目的を達成するため、本発明は、第４の態様として、上記本発明の第２又は第３の態様のいずれかの構成のＶＣＯ回路と、位相比較手段と、ループフィルタと、分周器とを有し、入力信号に対して位相同期したクロック信号を出力するＰＬＬ回路であって、位相比較器は、入力信号と分周器の出力信号との位相差を示す位相差情報を出力し、ループフィルタは、入力された位相差情報を平均化して出力し、ＶＣＯ回路は、ループフィルタからの出力を周波数制御入力信号として同期クロック信号を出力し、分周器は、ＶＣＯ回路から出力された同期クロック信号が入力され、該同期クロック信号を任意の数に分周して位相比較器へ入力することを特徴とするＰＬＬ回路を提供するものである。

上記本発明の第４の態様によれば、従来のＰＬＬ回路よりも高い位相精度で同期クロックを出力できる。

また、上記目的を達成するため、本発明は、第５の態様として、上記本発明の第４の態様にかかるＰＬＬ回路を信号再生系に備え、回転させた記録媒体に対するデータ再生処理とデータ記録処理とを行う情報記録装置であって、記録媒体の回転同期信号が入力されたＰＬＬ回路が、同期再生クロックを出力し、該同期再生クロックを記録クロックとしてデータ記録処理を行うことを特徴とする情報記録装置を提供するものである。以上の構成においては、記録媒体は光ディスクであり、回転同期信号がウォブル信号であることが好ましい。

上記本発明の第５の態様によれば、記録媒体の情報記録密度や記録媒体に対する情報記録速度を向上させることができる。

また、上記目的を達成するため、本発明は、第６の態様として、入力された周波数制御入力信号に基づいて、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を生成する同期クロック信号生成方法であって、基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に同期クロック信号の出力タイミングが含まれるかを判断し、同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして算出し、遅延量データに応じて同期クロック信号を遅延させることを特徴とする同期クロック信号生成方法を提供するものである。

また、上記目的を達成するため、本発明は、第７の態様として、入力された周波数制御入力信号に基づいて、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を生成する同期クロック信号生成方法であって、基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に同期クロック信号の出力タイミングが含まれるかを判断し、同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして算出し、遅延量データに応じて前期同期クロック信号を多相化して複数のクロック信号を生成し、複数のクロック信号を合成して位相を平均化することを特徴とする同期クロック信号生成方法を提供するものである。この同期クロック信号生成方法においては、複数のクロック信号のそれぞれに、互いに異なる重みを付与する重み付けた上でこれらを合成して位相を平均化することが好ましい。

上記本発明の第６又は第７の態様によれば、基準クロック信号と高精度に位相同期した同期クロック信号を生成できる。

本発明によれば、ジッタの原因となるスプリアスの発生そのものを低減できるディジタルＶＣＯ及びこれを備えたＶＣＯ回路、ＰＬＬ回路及び情報記録装置並びに同期クロック信号生成方法を提供できる。

〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。図１に本実施形態にかかるＶＣＯ回路の構成を示す。ＶＣＯ回路１０は、ＶＣＯ１１とディレイライン１２とを有する。図２にＶＣＯ１１の構成を示す。ＶＣＯ１１は、加算器１１１、デコーダ１１２及びレジスタ１１３（特許請求の範囲における第１のレジスタ）を有する。
加算器１１１は、周波数制御入力Ｍｆとレジスタ１１３から入力された内部位相情報Ｎｐとを加算した値Ｍｆ＋Ｎｐをデコーダ１１２へ出力する。デコーダ１１２は、周波数制御入力Ｍｆと、加算器１１１から入力された値（Ｍｆ＋Ｎｐ）とに基づいて算出した値をレジスタ１１３に出力するとともに、遅延量データ及び同期クロックをディレイライン１２へ出力する。レジスタ１１３は、デコーダ１１２から入力された値を一時的に保持した後に新たな内部位相情報Ｎｐとして加算器１１１へ出力する。

デコーダ１１２は、剰余演算部１１２１、遅延データ演算部１１２２、比較部１１２３及びレジスタ部１１２４（特許請求の範囲における第２のレジスタ）を有する。剰余演算部１１２１は、加算器１１１から入力された値（Ｍｆ＋Ｎｐ）を内部位相情報の最大値に１を加えた値（＝Ｋ、ただしＭｆ＜＜Ｋ）で除し、その余り［（Ｍｆ＋Ｎｐ）ｍｏｄＫ］を遅延量データ演算部１１２２、比較部１１２３及びレジスタ１１３へ出力する（ここで、ＡＭｏｄＢは、ＡをＢで除した際の余りを表す。）。比較部１１２３は、剰余演算部１１２１から入力された値［（Ｍｆ＋Ｎｐ）ｍｏｄＫ］がＫ／２よりも小さい場合には“１”を、大きい場合には“０”を同期クロックとして出力する。レジスタ部１１２４は、遅延データ演算部１１２２が出力する値を遅延量データとしてディレイライン１２へ出力する。

本実施形態にかかるＶＣＯ回路１０の動作について説明する。加算器１１１やデコーダ１１２は基準クロックに同期して動作するため、これらが出力する値は基準クロック周期を単位時間として更新される。ＶＣＯ回路１０の各部が上記動作を基準クロックを周期として繰り返し実行すると、内部位相情報Ｎｐは、基準クロック１周期ごとにＭｆずつ増加する。このとき比較部１１２３から出力される同期クロックの発振周波数Ｆは、
Ｆ＝Ｆｒｅｆ×Ｍｆ／Ｋ
として表される。

Ｋ／Ｍｆが整数Ｎの場合には、ＦはＦｒｅｆをＮ分周した一定周期のクロックとなる。しかし、Ｋ／Ｍｆが整数ではない場合（換言すると、Ｋ／Ｍｆ＝Ｎ＋αの場合、０＜α＜１）には、出力クロックはＮ／Ｆｒｅｆを周期とするクロックと（Ｎ＋１）／Ｆｒｅｆを周期とするクロックとが混在したクロックとして得られる。

遅延データ演算部１１２２は内部位相情報Ｎｐを加工することによって理想位相（これについては、後段で定義する。）と同期クロック位相との差を算出する。具体的には、遅延データ演算部１１２１は、同期クロックの立ち上がりエッジが入力されたときに（Ｍｆ−１−Ｎｐ）／Ｍｆを演算し、その結果をレジスタ部１１２４へ出力する。

図３に示すように、縦軸にＮｐの値を、横軸に時間をとってグラフ化すると、Ｍｆが（ほとんど）一定値であれば、Ｎｐの値はのこぎり波状にプロットされる。Ｎｐの値が増加していき、所定のしきい値（Ｍｆ−１）を超えるタイミングを理想位相と定義すると、従来の方法で同期クロックの立ち上がり時のエッジを出力したときのＮｐの値と（Ｍｆ−１）との差は、同期クロック出力タイミングと理想位相との差に比例したものとなる。

換言すると、Ｍｆが一定値であれば、従来の同期クロックの出力タイミング（基準クロックを周期として同期クロックを発する場合の出力タイミング）でのＮｐの値がＭ−１を超過するまでの時間は、（Ｍｆ−１−Ｎｐ）をＭｆで除した値で算出できる。

遅延量データは、基準クロック周期を２以上の任意の自然数で等しく時分割した場合に、Ｎｐの値がＭ−１に達する瞬間が何番目の時間帯に含まれるかで定義できる。例えば、遅延データ算出部１２２が基準クロックの１周期（１／Ｆｒｅｆ）をｍ等分して遅延量データを算出する場合に、従来の同期クロック出力タイミングをＴ、理想位相のタイミングをｔとで表すとすると、Ｔ＜ｔ≦Ｔ＋１／ｍ・Ｆｒｅｆであれば、遅延量データは１となる。また、Ｔ＋１／ｍ・Ｆｒｅｆ＜ｔ≦Ｔ＋２／ｍ・Ｆｒｅｆであれば遅延量データは２となる。すなわち、一般的には、Ｔ＋ｎ／Ｆｒｅｆ＜ｔ≦Ｔ＋（ｎ＋１）／Ｆｒｅｆであれば、遅延量データはｎとなる（ただし、ｎはｍ以下の自然数）。

遅延量データ演算部１１２２は、上記のようにして求めた遅延量データをレジスタ部１１２４へ出力する。遅延量データは、レジスタ部１１２４に一時的に蓄積された後にディレイライン１２へ出力される。

なお、基準クロックの１周期の時分割数は所定の値であってもよいし、任意に変更できるようにしてもよい。時分割数を任意に変更する場合には、遅延量データ演算部１１２２は、基準クロックをいくつに時分割したかを示す情報を含んだ遅延量データを出力する。

図４に示すように、ディレイライン１２は、デコーダ１１２から入力された遅延量データに応じた時間だけ時刻Ｔからタイミングを遅らせて同期クロックを出力する。すなわち、遅延データ算出部１１２２が基準クロックの１周期をｍ等分して遅延データを算出しており、デコーダ１１２からディレイライン１２へ入力された遅延量データｎであれば、ディレイライン１２は、時刻Ｔからｎ／ｍ・Ｆｒｅｆだけ遅延させたタイミングでクロックを出力する。

ＶＣＯ回路１０がこのような処理を行うことにより、ディレイライン１２からの出力クロックは、デコーダ１１２から出力される同期クロックと比較してｍ倍の分解能を有することとなる。

具体的な例を挙げて上記の動作について説明する。図５に示すようにｍ＝１６の場合を考えると、遅延量データは、Ｎｐの値がＭ−１に達する瞬間が、１６に時分割した基準クロックの何番目の時間帯に含まれるかを１６進数で示す情報である。
よって、従来の同期クロックの出力タイミングＴから基準クロック周期Ｔ_m （＝Ｆｒｅｆ）の１／１６の間の時間帯に理想位相のタイミングｔがあれば（換言すると、Ｔ＜ｔ≦Ｔ＋Ｔ_m ／１６であれば）、遅延量データは１となる。同様に、従来の同期クロックの出力タイミングＴから基準クロック周期Ｔ_m の１／１６〜２／１６の期間に理想位相のタイミングｔがあれば（換言すると、Ｔ＋Ｔ_m ／１６＜ｔ≦Ｔ＋２Ｔ_m ／１６であれば）、遅延量データは２となる。すなわち、従来の同期クロックの出力タイミングＴから基準クロック周期Ｔ_m のｎ／１６〜（ｎ＋１）／１６の期間に理想位相タイミングｔがあれば遅延量データはｎを１６進数で示した値となる（ただし、ｎは１５以下の自然数）。なお、ｍ＝ｎの時（この例では、ｍ＝１６）は、遅延量データは“０”である。

ディレイライン１２は、遅延量データ演算部１１２２から入力された遅延量データが“１”であれば、従来の同期クロックの出力タイミングから基準クロック周期Ｔ_m の１／１６だけ遅らせたタイミングで同期クロックを出力する。同様に、遅延量データが“２”であれば、ディレイライン１２は、従来の同期クロックの出力タイミングから基準クロック周期Ｔ_m の１／８だけ遅らせたタイミングで同期クロックを出力する。これにより、ディレイライン１２から出力されるクロックは、デコーダ１１２から出力される同期クロックに比べて１６倍の位相分解能を有する。
なお、ここで示した遅延量データの決定方法はあくまでも一例であり、境界条件の設定や各期間に対応する遅延量データの値は上記の例に限定されることはない。例えば、Ｔ≦ｔ＜Ｔ＋Ｔ_m ／１６の期間内に同期クロックの出力タイミングが存在する場合の遅延量データを“０”としてもよい。

このように、基準クロックよりも高い分解能を有する遅延量データ（理想位相と出力クロック位相との差）をＶＣＯから出力し、これに基づいて同期クロックをディレイラインで遅延させることにより、出力クロックの位相精度を高めることが可能となる。

〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。図６に、本実施形態にかかるＶＣＯ回路２０の構成を示す。本実施形態にかかるＶＣＯ回路２０は、ＶＣＯ２１、多相化回路２２及び平均位相出力回路２３を有する。
ＶＣＯ２１は、第１の実施形態にかかるＶＣＯ回路１０が備えるＶＣＯ１１と同様の構成である。多相化回路２２は、基準クロックに同調した多相クロックを発生させる回路である。平均位相出力回路２３は、入力された複数のクロック信号の位相を平均化して出力する回路である。

図７に、多相化回路２２の出力が２ｂｉｔ（４値）である場合の平均位相出力回路２３の構成を示す。平均位相出力回路２３は、位相比較器２３１ａ〜２３１ｄ、チャージポンプ（ＣＰ）２３２ａ〜２３２ｄ、加算器２３３、ループフィルタ２３４及びＶＣＯ２３５を有する。
位相比較器２３１ａ〜２３１ｄは、多相化回路２２からの入力値（多相化回路出力１〜４）とＶＣＯ２３５からの出力信号との位相を比較し、位相差成分をパルス状の位相差信号としてチャージポンプ２３２ａ〜２３２ｄへ出力する。チャージポンプ２３２ａ〜２３２ｄは、位相比較器２３１ａ〜２３１ｄがそれぞれ出力する信号の波形を変化させることなく、信号強度（電圧）のみを変化させる電圧変換器である。加算器２３３は、チャージポンプ２３２ａ〜２３２ｄがそれぞれ出力する信号を加算（合成）し、合成した信号をループフィルタ２３４へ出力する。ループフィルタ２３４は、加算器２３３から入力された合成信号の高周波成分を除去することにより直流化し、直流化した信号を制御信号としてＶＣＯ２３５へ出力する。ＶＣＯ２３５は、所定の自走周波数を有し、ループフィルタ２３４から入力された制御信号に応じて発振周波数を変化させる。なお、ＶＣＯ２３５は、従来技術によるものを適用可能である。

図８を用いて、本実施形態にかかるＶＣＯ回路の位相制御動作について説明する。遅延データ演算部１１２２が遅延量データとして“０”を出力している場合、多相化回路２２は、４本の出力信号線の全てに従来の同期クロック出力タイミング（基準クロックを最小単位とする出力タイミング）と比較して遅延のないタイミングでクロック信号を出力する。この場合は、遅延のない信号同士を加算器２３３で加算する訳であるから、これを平均して得られる平均位相出力回路２３の出力信号も従来の同期クロック出力タイミングと比較して遅延のないタイミングで出力される。

また、遅延データ演算部１１２２が遅延量データとして“１”を出力している場合、多相化回路２２は、四本の出力信号線のうちの三本に従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、残りの一本には、タイミングから基準クロック１周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない三つの信号と、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された信号とを加算器２３３で加算する訳であるから、これを平均して得られる平均位相出力回路２３の出力信号は、１／（３＋１）＝１／４クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

同様に、遅延データ演算部１１２２が遅延量データとして“２”を出力している場合には、多相化回路２２は、四本の出力信号線のうちの二本に従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、他の二本には従来の同期クロック出力タイミングから基準クロック一周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない信号二つと、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された信号二つとを加算器２３３で加算する訳であるから、これを平均して得られる平均位相出力回路２３の出力信号は、２／（２＋２）＝１／２クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

同様に、遅延データ演算部１１２２が遅延量データとして“３”を出力している場合には、多相化回路２２は、四本の出力信号線のうちの一本に従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、他の三本には従来の同期クロック出力タイミングから基準クロック一周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない信号一つと、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された信号三つとを加算器２３３で加算する訳であるから、これを平均して得られる平均位相出力回路２３の出力信号は、３／（３＋１）＝３／４クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

図９に、遅延量データが４ｂｉｔ（１６値）である場合の平均位相出力回路２３の構成を示す。また、図１０及び図１１に、平均位相出力回路２３が図９に示す構成である場合の、入出力信号のタイミングを示す。図８に示した構成の平均位相出力回路と同様に、複数の多相クロックのうちで遅延のあるクロック信号の数と遅延のないクロック信号の数との比率に基づいて、同期クロックの出力タイミングが決定される。

このように、本実施形態にかかるＶＣＯ回路は、基準クロックの１周期よりも高い分解能で同期クロックの出力タイミングを決定できる。

〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。本実施形態にかかるＶＣＯ回路は、第２の実施形態と同様にＶＣＯ２１、多相化回路２２及び平均位相出力回路３３を有する。ＶＣＯ２１及び多相化回路２２は、第２の実施形態と同様である。

図１２に、本実施形態にかかるＶＣＯ回路に適用される平均位相出力回路３３の構成を示す。平均位相出力回路３３は、位相比較器３３１ａ〜３３１ｅ、チャージポンプ３３２ａ〜３３２ｅ（特許請求の範囲における重み付け手段）、加算器３３３、ループフィルタ３３４及びＶＣＯ３３５を有する。位相比較器３３１ａ〜３３１ｅ、加算器３５３、ループフィルタ３３４及びＶＣＯ３３５は、第２の実施形態と同様である。

チャージポンプ３３２ａ〜３３２ｅは、それぞれ変換効率が異なっており、同じ信号強度の信号が入力した場合でも異なる電圧を出力する。具体的には、ある強度の信号がチャージポンプ３３２ａに入力した場合にチャージポンプ３３２ａが出力する信号の強度を“１”とすると、これと同じ信号がチャージポンプ３３２ｂに入力した場合には“１”が、チャージポンプ３３２ｃに入力した場合は“２”、チャージポンプ３３２ｄに入力した場合には“４”が、チャージポンプ３３２ｅに入力した場合には“８”がそれぞれ出力される。すなわち、チャージポンプ３３２ａ及び３３２ｂは１倍、チャージポンプ３３２ｃは２倍、チャージポンプ３３２ｄは４倍、チャージポンプ３３２ｅは８倍という重み付けを入力信号に対して施す。

このため、チャージポンプ３３２ｂの出力値を１の位、チャージポンプ３３２ｃの出力値を１０の位、チャージポンプ３３２ｄの出力値を１００の位、チャージポンプ３３２ｅの出力値を１０００の位と見なして考えると、これらによって４ｂｉｔの２進数を表現できる。即ち各チャージポンプ３３２ｂ〜３３２ｅの出力値を組み合わせることによって、１６通りの数を表現できることとなる。

図１３及び１４を用いて、本実施形態にかかるＰＬＬ回路の位相制御動作について説明する。遅延データ演算部１１２２が遅延量データとして“０”を出力している場合、多相化回路２２は、五本の出力信号線の全てに従来の同期クロック出力タイミングと比較して遅延のないタイミングでクロック信号を出力する。この場合は、遅延のない信号同士を加算器３３３で加算する訳であるから、これを平均して得られる平均位相出力回路３３の出力信号も従来の同期クロック出力タイミングと比較して遅延のないタイミングで出力される。

遅延データ演算部１１２２が遅延量データとして“１”を出力している場合、多相化回路２２は、位相比較器３３１ａ及び３３１ｃ〜３３１ｅには従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、位相比較器３３１ｂには、タイミングから基準クロック１周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない四つの信号（それぞれ重み１倍、２倍、４倍、８倍）と、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された重み１倍の信号とを加算器３３３で加算する訳であるから、これを平均して得られる平均位相出力回路３３の出力信号は、１／（１＋１＋２＋４＋８）＝１／１６クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

また、遅延データ演算部１１２２が遅延量データとして“２”を出力している場合、多相化回路２２は、位相比較器３３１ａ、３３１ｂ、３３１ｄ及び３３１ｅには従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、位相比較器３３１ｃには、従来の同期クロック出力タイミングから基準クロック１周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない四つの信号（それぞれ重み１倍、１倍、４倍、８倍）と、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された重み２倍の信号とを加算器３３３で加算する訳であるから、これを平均して得られる平均位相出力回路３３の出力信号は、２／１６＝１／８クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

同様に、遅延データ演算部１１２２が遅延量データとして“３”を出力している場合、多相化回路２２は、位相比較器３３１ａ、３３１ｄ及び３３１ｅには従来の同期クロックの出力タイミングと比較して遅延のないタイミングで信号を出力し、位相比較器３３１ｂ及び３３１ｃには、従来の同期クロックの出力タイミングから基準クロック１周期分遅延させたタイミングで信号を出力する。この場合は、従来の同期クロック出力タイミングと比較して遅延がない二つの信号（重み４倍及び重み８倍）と、従来の同期クロック出力タイミングと比較して基準クロック１周期分遅れて出力された信号（重み１倍及び重み２倍）とを加算器３３３で加算する訳であるから、これを平均して得られる平均位相出力回路３３の出力信号は、（１＋２）／１６＝３／１６クロックだけ従来の同期クロックから遅延されたタイミングで出力される。

このように、本実施形態においては、遅延量データは、チャージポンプ３３２ｂの出力値を１の位、チャージポンプ３３２ｃの出力値を１０の位、チャージポンプ３３２ｄの出力値を１００の位、チャージポンプ３３２ｅの出力値を１０００の位とした４ｂｉｔの２進数として表される。
これにより、重み付けを行わない構成と比べて少数の位相比較器で、同じ分解能を得ることができる。すなわち、より単純な回路構成で、位相精度を高めることができる。

なお、上記実施形態においては、多相化したクロックで２進数を表現できるようにチャージポンプにおいて重み付けを行ったが、任意の累進数となるように重み付けすることが可能である。

〔第４の実施形態〕
本発明を好適に実施した第４の実施形態について説明する。図１５に、本実施形態にかかるＶＣＯ回路の構成を示す。ＶＣＯ回路４０は、ＶＣＯ４１、位相変調器４２、ディレイライン４３及び周波数帯域制限部４４を有する。ＶＣＯ４１及びディレイライン４３は、上記第１の実施形態にかかるＶＣＯ回路１０と同様である。位相変調器４２は、ＶＣＯ４１から入力された遅延量データ（１）に基づいて、ＶＣＯ４１から入力されたクロック信号を位相変調し、位相変調したクロック信号をクロックclk0としてディレイライン４３へ出力する。なお、本実施形態における遅延量データは、上記各実施形態における“遅延量データ”に相当する。帯域制限部４４は、ディレイライン４３から入力されたclk1に対して帯域制限を施し、所定の周波数成分のみを通過させてclk2として出力する。

図１６に、位相変調器４２の構成を示す。位相変調器４２は、パルス発生器４２１、セレクタ４２２、遅延器４２３及びトリガカウンタ４２４を有する。
パルス発生器４２１は、遅延量データの値に応じて位相制御パルスの発生の頻度を変化させる。換言すると、パルス発生器４２１は、ＶＣＯ４１からの遅延量データ（１）に基づいて、セレクタ４２２の制御信号（位相制御パルス）を生成してセレクタ４２２へ出力するとともに、後段に接続されたディレイライン４３の位相分解能や位相発生パルスのデューティー比などに基づいて、ディレイライン４３に対して遅延量データ（２）を出力する。セレクタ４２２は、パルス発生器４２１から入力された位相制御パルスに基づいて入力クロックの位相シフトを行い、その周期を変化させる。遅延器４２３は、入力されたクロック信号を基準クロック周期だけ遅延した上で、セレクタ４２２へ出力し、遅延出力するか否かを選択させる。トリガカウンタ４２４は、セレクタ４２２が選択出力した信号を、デューティ比５０％のクロックに変換した後、位相変調クロックclk0として出力する。
上記構成により、位相変調器４２においては、入力クロック信号に対して２π×Ｆ／Ｆrefの位相変調が施され、clk0として出力される。

本実施形態にかかるＶＣＯ回路４０の動作について説明する。
ＶＣＯ４１の出力周期分解能（＝出力周波数分解能）は、ＶＣＯ４１を動作させる基準クロックの周波数Ｆref （周波数制御入力）により左右される。発振させたい周波数ＦがＦref ／Ｎ（Ｎは整数）に一致する場合、ＶＣＯ４１は正確な周波数でクロックを出力できる。しかし、Ｆref ／ＮからＦref ／（Ｎ＋１）の間にある周波数で出力させたい場合には、その周波数での正確な出力を行うことはできず、周期Ｎ／Ｆref （＝周波数Ｆref ／Ｎ）のパルスと、周期（Ｎ＋１）／Ｆref （＝周波数Ｆref ／（Ｎ＋１））のパルスとを所定の割合で交互に出力する。

ＶＣＯ４１において、上記のような周波数、Ｆref ／ＮからＦref ／（Ｎ＋１）の間にある周波数（以下、この周波数範囲をＶＣＯ４１の出力周波数Ｆのうち特にｆとする）でクロックを出力する場合、理想的な発振周波数ｆの出力（理想位相）と実際の出力クロックとの間で位相のずれ（位相誤差φ）が生じる。この位相誤差φ、言い換えれば、ＶＣＯ４１を動作させる基準クロック周波数（Ｆref ）以下で発生する位相誤差、について、その最大値φｍは、下記の式１で表現できる。これは小さい方が望ましい。

φｍ＝２π×ｆ／Ｆref ・・・式１

ＶＣＯ４１において上記周波数ｆでの出力を行う場合、周期（Ｎ＋１）／Ｆref のパルスの出力の頻度をα（０＜α＜１）、周期Ｎ／Ｆref のパルスの出力の頻度を（１−α）と定義すると、出力周波数ｆの関係は、下記式２で示される。

ｆ＝Ｆref ／（Ｎ＋α） ・・・式２

ＶＣＯ４１の出力は、周波数軸上で観測すると位相変調されたスペクトルとなる。周波数ｆ出力の基本周波数の近傍に発生する側波帯（スプリアス）の間隔Δｆは、下記式３に示される。

Δｆ＝ｆ×α＝Ｆref ×α／（Ｎ＋α） ・・・式３

従って、基準クロック周波数Ｆref が発振周波数ｆに対してそれ程高くないという条件で周波数ｆを発振させたい場合、式３よりΔｆは小さくなり、側波帯はｆの基本周波数に近づく。

すると、この基本波近傍のΔｆの小さな側波帯成分の影響により、ＶＣＯ回路４０の次段にアナログＰＬＬを接続して平均化しても、この側波帯成分（スプリアス）を除去することができず、出力クロックのジッタが増加してしまう。

本実施形態のＶＣＯ回路４０では、位相変調器４２において、ディジタルＶＣＯ４１出力の遅延量データを利用して、ディジタルＶＣＯ４１出力の位相変調を行う。するとその位相変調の結果、基本周波数を変えずに側波帯の周波数特性だけを変えることができる。特に基本波近傍のスペクトル成分（スプリアス）を基本波からより離れた帯域に移動させることができる（Δｆが位相変調前より大きくなる）。

この位相変調後の出力clk0をディレイライン４３において遅延させてclk1とし、周波数帯域制限部４４（ＢＰＦあるいはＰＬＬなど）を通過させることにより、上記帯域移動されたスプリアス部分の除去が行われる。位相変調によってΔｆがより大きくなることにより、周波数帯域制限部３によるスプリアス部分の除去が容易となっている。

ＶＣＯ４１において、発振周波数Ｆがｆ（＝Ｆref ／（Ｎ＋α））でかつαが０から少しだけずれる値の場合、出力として、前述の低い周波数を持つ鋸波状の位相誤差φが出力される。この場合、位相誤差φの形成する鋸波のエッジタイミングでマスタクロック１周期分（Ｔ_m ）の補正がかかる。

入力クロックに対する位相変調の仕方として、例えば、パルス発生器４２１において、遅延量データ（１）に対して、その値の大きさにより（あるいは出力に対してトータルで補正のかかる周期に対して）ｗ等分し、ｗ等分された領域において以下のような場合分けで制御パルスの発生の頻度を変化させることにより、セレクタ４２２で位相シフトを行う。

ディレイライン４３の分解能がＴ_m ／４（換言すると、基準クロックを４等分して遅延量データ（１）を生成する）で、位相変調によってこの分解能を４倍に高める場合、パルス発生器４２１は、次に示すような１６通りの場合分けを行って、セレクタ４２２の制御信号（セレクト信号）及びディレイラインへ出力する遅延量データ（２）を生成する。

（１）位相誤差が０以上Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき１回の割合で遅延量データ（２）として“１”を出力し、それ以外では遅延量データ（２）として“０”を出力する。セレクタ制御信号は常に“０”を出力する。
（２）位相誤差がＴ_m ／１６以上Ｔ_m ／８未満の場合は、出力クロック４サイクルにつき２回の割合で遅延量データ（２）として“１”を出力し、それ以外では遅延量データ８２）として“０”を出力する。セレクタ制御信号は常に“０”を出力する。
（３）位相誤差がＴ_m ／８以上３Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき３回の割合で遅延量データ（２）として“１”を出力し、それ以外では遅延量データ（２）として“０”を出力する。セレクタ制御信号は常に“０”を出力する。
（４）位相誤差が３Ｔ_m ／１６以上Ｔ_m ／４未満の場合は、出力クロック４サイクルに付き４回（すなわち全てのタイミングで）遅延量データ（２）として“１”を出力する。セレクタ制御信号は常に“０”を出力する。
（５）位相誤差がＴ_m ／４以上５Ｔ_m ／１６未満の場合には、４サイクルにつき１回の割合で遅延量データ（２）として“２”を出力し、それ以外では遅延量データ（２）として“１”を出力する。セレクタ制御信号は常に“０”を出力する。
（６）位相誤差が５Ｔ_m ／１６以上３Ｔ_m ／８未満の場合には、出力クロック４サイクルに付き２回の割合で遅延量データ（２）を出力し、それ以外では遅延量データ（２）として“１”を出力する。セレクタ制御信号は常に“０”を出力する。
（７）位相誤差が３Ｔ_m ／８以上７Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき３回の割合で遅延量データ（２）として“２”を出力し、それ以外では遅延量データ（２）として“１”を出力する。セレクタ制御信号は常に“０”を出力する。
（８）位相誤差が７Ｔ_m ／１６以上Ｔ_m ／２未満の場合は、出力クロック４サイクルに付き４回（すなわち全てのタイミングで）遅延量データ（２）として“２”を出力する。セレクタ制御信号は常に“０”を出力する。
（９）位相誤差がＴ_m ／２以上９Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき１回の割合で遅延量データ（２）として“３”を出力する、それ以外では遅延量データ（２）として“２”を出力する。セレクタ制御信号は常に“０”を出力する。
（１０）位相誤差が９Ｔ_m ／１６以上５Ｔ_m ／８未満の場合は、出力クロック４サイクルにつき２回の割合で遅延量データ（２）として“３”を出力する、それ以外では遅延量データ（２）として“２”を出力する。セレクタ制御信号は常に“０”を出力する。
（１１）位相誤差が５Ｔ_m ／８以上１１Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき３回の割合で遅延量データ（２）として“３”を出力し、それ以外では遅延量データ（２）として“２”を出力する。セレクタ制御信号は常に“０”を出力する。
（１２）位相誤差が１１Ｔ_m ／１６以上３Ｔ_m ／４未満の場合は、出力クロック４サイクルに付き４回（すなわち全てのタイミングで）遅延量データ（２）として“３”を出力する。セレクタ制御信号は常に“０”を出力する。
（１３）位相誤差が３Ｔ_m ／４以上１３Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき１回の割合でセレクタ制御信号として“１”、遅延量データとして“０”を出力し、それ以外ではセレクタ制御信号として“０”、遅延量データ（２）として“３”を出力する。
（１４）位相誤差が１３Ｔ_m ／１６以上７Ｔ_m ／８未満の場合は、出力クロック４サイクルにつき２回の割合でセレクタ制御信号として“１”、遅延量データとして“０”を出力し、それ以外ではセレクタ制御信号として“０”、遅延量データ（２）として“３”を出力する。
（１５）位相誤差が７Ｔ_m ／８以上１５Ｔ_m ／１６未満の場合は、出力クロック４サイクルにつき３回の割合でセレクタ制御信号として“１”、遅延量データとして“０”を出力し、それ以外ではセレクタ制御信号として“０”、遅延量データ（２）として“３”を出力する。
（１６）位相誤差が１５Ｔ_m ／１６以上Ｔ_m 未満の場合は、出力クロック４サイクルにつき１回の割合でセレクタ制御信号として“１”、遅延量データとして“０”を出力し、それ以外ではセレクタ制御信号として“０”、遅延量データ（２）として“３”を出力する。

パルス発生器４２１において、例えば上記のような仕方で位相制御パルスを発生し、この位相制御パルスに基づきセレクタ４２２において入力クロックに対し位相シフトを行うと、位相変調後出力clk0の位相誤差はパルス幅変調されたような波形となる。これは、位相変調前よりも高い周波数で変調がかかった波形である。

ディレイライン４３は、上記のようにして位相変調器４２から出力されたclk0を、遅延量データ（２）に基づいて上記実施形態と同様に遅延させ、clk1として出力する。
clk1を周波数帯域制限部４４によって平均化することにより、位相誤差φが位相変調前と比較して１／ｗ程度（上記例では１／１６程度）に圧縮され、ジッタの小さい出力を得ることができる。

ＶＣＯ回路４０の動作の具体例を説明する。周期Ｔ_m の基準クロックに対して３Ｔ_m ／８遅れた位相を出力したい場合、位相変調器４２は、位相変調による遅延の無いクロックを出力し続けるとともに、Ｔ_m ／４に相当する遅延量データ（２）と、２Ｔ_m ／４に相当する遅延量データ（２）とを１：１の比率で出力する。これにより、ディレイライン４３からは、（（２Ｔ_m ／４）＋（Ｔ_m ／４））／２＝３Ｔ_m ／８だけ遅延されたクロックがclk2として出力される。

また、位相変調による遅延が無いクロックと３Ｔ_m ／４に相当する遅延量データ（２）との組合せと、位相変調による遅延がＴ_m に相当するクロックと、０に相当する遅延量データとの組合せを１：１の比率で出力することでも、基準クロックに対して３Ｔ_m ／８遅れた位相でclk2を出力できる。

本実施形態にかかるＶＣＯ回路４０は、ディレイライン４３によってクロックを遅延させるだけでなく、位相変調器４２で位相変調を施し、これに周波数帯域制限を加えることでもクロックの出力タイミングを調整できるため、位相変調器４２での位相変調に基づく遅延量とディレイライン４３における遅延量とを組み合わせることで位相分解能がさらに高くできる。
なお、ここでは、ＶＣＯ４１が第１の実施形態かかるＶＣＯ回路１０のＶＣＯ１１と同様の構成である場合について説明したが、第２の実施形態や第３の実施形態にかかるＶＣＯ回路と同様のＶＣＯを用いても上記同様にジッタ低減の効果が顕著に得られる。

〔第５の実施形態〕
本発明を好適に実施した第５の実施形態について説明する。図１７に、本実施形態にかかるＰＬＬ回路の構成を示す。ＰＬＬ回路５０は、Ａ／Ｄ変換部５１、位相比較部５２、ＬＰＦ５３、ＶＣＯ回路５４及び分周器５５を有する。

Ａ／Ｄ変換部５１は、分周器５５から入力された信号をサンプリング・クロックとして動作し、前段に接続された不図示の回路から入力されたアナログ信号をディジタル信号に変換する。位相比較器５２は、Ａ／Ｄ変換部５１からのデジタル入力に基づき、ＰＬＬ回路５０への入力信号と分周器５５からの出力との位相差情報（位相誤差φとは異なる）をディジタル信号として出力する。ＬＰＦ５３は、位相比較器５２から入力された位相差情報を平均化し、周波数制御入力としてＶＣＯ回路５４へ入力する。ＶＣＯ回路５４は、上記第１の実施形態にかかるＶＣＯ回路１０と同様の構成であり、周波数制御入力に応じて同期クロックを出力する。ＶＣＯ回路５４から出力された同期クロックは、後段に接続された不図示の回路へ出力されるとともに、分周器５５にも入力される。分周器５５は、ＶＣＯ回路５４から入力された同期クロックをＮ分周してＡ／Ｄ変換部５１へ出力する。ＰＬＬ回路５０内部には、上記構成のＰＬＬフィードバックループが構成される。

なお、ＰＬＬ回路５０の構成としてはＡ／Ｄ変換器５１を設けない構成もある。この場合、ＰＬＬ回路５０への入力信号はデジタルであり、位相比較器５２は、デジタル入力信号と分周器出力の位相比較を内部の高速なクロックでカウントすることにより行い、位相差情報を出力する。

本実施形態にかかるＰＬＬ回路５０は、これを構成するＶＣＯ回路５４が従来のＶＣＯ回路よりも高い位相分解能を有するため、外部からの入力信号により高精度に同期した信号を出力することが可能となる。

なお、ここでは、ＶＣＯ回路５４が第１の実施形態かかるＶＣＯ回路１０と同様の構成である場合について説明したが、第２、第３又は第４の実施形態にかかるＶＣＯ回路と同様の構成のＶＣＯ回路を用いても上記同様に高精度に同期した信号をＰＬＬ回路から出力できる。

〔第６の実施形態〕
本発明を好適に実施した第６の実施形態について説明する。図１８に本実施形態にかかる情報記録装置６００の構成を示す。情報記録装置６００は、記録媒体である光ディスク６５０に情報を記録・再生する装置である。情報記録装置６００は、ＰＬＬ回路６１１の他に、光ヘッド６０１、ウォブル検波器６０２、アドレスデコーダ６０３、ＯＤＣ（光ディスクコントローラ）６０４、二値化回路６０５、デコーダ回路６０６、ＬＤパワー制御部６０７、記録データエンコーダ６０８、スピンドル回転制御回路６０９及びスピンドル６１０を有する。ＰＬＬ６１１は、上記第５の実施形態にかかるＰＬＬ回路５０と同様の構成である。

ここでは、ＰＬＬ回路６１１を信号再生系に適用して好適な情報記録装置として、特に光ディスク情報記録装置を例にとっている。信号（データ）が記録される記録媒体６５０は光ディスクである。光ディスク６５０に記録されているデータは、光ヘッド６０１、ＰＬＬ回路６１１他からなる信号再生系により再生処理が行われる。また、光ディスク６５０に対して、所定の信号記録系によりデータ記録処理が行われる。ＯＤＣ（光ディスクコントローラ）６０４は、ＤＳＰなどにより構成され、信号再生および記録処理を制御する。

光ヘッド６０１のトラッキングアクチュエータが追従できない周波数でウォブリングされた光ディスク６５０から光ヘッド６０１で読み出したプッシュプル信号（ＰＰ）には、ウォブル信号が重畳する。プッシュプル信号は、帯域制限などの処理が施されたあとでＰＬＬ回路６１１及びウォブル検波器６０２へ入力される。

ＰＬＬ回路６１１は、プッシュプル信号に重畳されているウォブル信号を回転同期信号として、これに対する同期再生クロックを出力する。この出力クロックは、記録クロック（ＰＬＬ−ＣＬＫ）としてデータ記録処理に用いられる。記録クロックは、スピンドル制御回路６０９に入力されてスピンドル６１０の回転が制御される。同時に、記録データエンコーダ６０８及びＬＤパワー制御部６０７にも記録クロックが入力され、光ヘッド６０１の位置や発する光の強度が制御される。

なお、スピンドルモータからのセンサ情報を回転同期信号として利用することも可能である。また、光ヘッド６０１とは別個にセンサを設け、これから回転同期信号を得るようにすることも可能である。

プッシュプル信号に重畳するウォブル信号には、物理アドレス情報が重畳する。ウォブル検波器６０２は、入力されたプッシュプル信号及び記録クロックから物理アドレス情報を分離する。ウォブル検波器６０２によって分離された物理アドレス情報は、アドレスデコーダ６０３へ出力される。アドレスデコーダ６０３は取得した物理アドレス情報に基づいて物理アドレスを特定し、その物理アドレスをＯＤＣ６０４に通知する。

ＯＤＣ６０４は、アドレスデコーダ６０３から通知された物理アドレスに基づいて、記録データ及びその記録開始タイミングを示す情報の生成並びに制御を行う。ＯＤＣ６０４は生成した記録データを記録データエンコーダ６０８へ出力する。記録データエンコーダ６０８は、ＯＤＣ６０４から取得した記録データを変調し、変調した記録データに基づいた制御信号をＬＤパワー制御部６０７へ送り、光ディスク６５０に情報を記録するために光ヘッド６０１が発するレーザの出力レベルを制御する。

光ディスク６５０に記録された情報は、反射光量の変化として光ヘッド６０１で読取可能であるため、サム信号（ＳＵＭ）が利用できる。サム信号は、二値化回路６０５へ入力され、二値化回路６０５及びデコーダ回路６０６を介して再生データとして上位装置へと出力される。

本実施形態にかかる情報記録装置６００は、従来よりも高い位相分解能で同期クロックを出力できるＰＬＬ回路６１１を備えているため、情報記録用のレーザの照射位置やその強度をより高精度に制御できる。これにより、記録媒体である光ディスク６５０の情報記録密度を高めることが可能となる。また、これにともない、光ヘッド６０１の位置決め制御に要する時間を短縮できるため情報の記録・再生速度の高速化が可能となる。

なお、上記各実施形態は、本発明の好適な実施の一例であり、本発明はこれらに限定されるものではなく、様々な変形が可能である。

本発明を好適に実施した第１の実施形態にかかるＶＣＯ回路の構成を示す図である。 第１の実施形態にかかるＶＣＯ回路が備えるＶＣＯの構成を示す図である。 第１の実施形態にかかるＶＣＯの動作原理を示す図である。 第１の実施形態にかかるＶＣＯが備えるディレイラインの動作例を示すタイミングチャートである。 同期クロックの出力タイミングと遅延量データとの関係の一例を示す図である。 本発明を好適に実施した第２の実施形態にかかるＶＣＯ回路の構成を示す図である。 第２の実施形態にかかるＶＣＯ回路が備える平均位相出力回路の構成例を示す図である。 平均位相出力回路の動作例を示すタイミングチャートである。 第２の実施形態にかかるＶＣＯ回路が備える平均位相出力回路の別の構成例を示す図である。 別構成の平均位相出力回路の動作例を示すタイミングチャートである。 別構成の平均位相出力回路の動作例を示すタイミングチャートである。 本発明を好適に実施した第３の実施形態にかかるＶＣＯ回路が備える平均位相出力回路の構成を示す図である。 第３の実施形態にかかるＶＣＯ回路が備える平均位相出力回路の動作例を示すタイミングチャートである。 第３の実施形態にかかるＶＣＯ回路が備える平均位相出力回路の動作例を示すタイミングチャートである。 本発明を好適に実施した第４の実施形態にかかるＶＣＯ回路の構成を示す図である。 第４の実施形態にかかるＶＣＯ回路が備える位相変調器の構成を示す図である。 本発明を好適に実施した第５の実施形態にかかるＰＬＬ回路の構成を示す図である。 本発明を好適に実施した第６の実施形態にかかる情報記録装置の構成を示す図である。

符号の説明

１０、２０、４０、５４ ＶＣＯ回路
１１、２１、４１、２３５、３３５ ＶＣＯ
１２、４３ ディレイライン
２２ 多相化回路
２３ 平均位相出力回路
４２ 位相変調部
４４ 周波数帯域制限部
５０ ＰＬＬ回路
５１ Ａ／Ｄ変換器
５２ 位相比較器
５３ ＬＰＦ
５５ 分周器
１１１、２３３、３３３ 加算器
１１２、６０６ デコーダ
１１３ レジスタ
２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ、３３１ａ、３３１ｂ、３３１ｃ、３３１ｄ、３３１ｅ 位相比較器
２３２ａ、２３２ｂ、２３２ｃ、２３２ｄ、３３２ａ、３３２ｂ、３３２ｃ、３３２ｄ、３３２ｅ チャージポンプ（ＣＰ）
２３４、３３４ ループフィルタ
４２１ パルス発生器
４２２ セレクタ
４２３ 遅延器
４２４ トリガカウンタ
６００ 情報記録装置
６０１ 光ヘッド
６０２ ウォブル検波器
６０３ アドレスデコーダ
６０４ ＯＤＣ
６０５ 二値化回路
６０７ ＬＤパワー制御部
６０８ 記録データエンコーダ
６０９ スピンドル回転制御部
６１０ スピンドル
６５０ 光ディスク（記録媒体）
１１２１ 剰余演算部
１１２２ 遅延データ演算部
１１２３ 比較部
１１２４ レジスタ部

Claims (11)

1. 入力された周波数制御入力信号に基づいて動作することにより、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を出力するディジタルＶＣＯであって、
   前記基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に前記同期クロック信号の出力タイミングが含まれるかを判断し、
   前記同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして前記同期クロックとともに出力することを特徴とするディジタルＶＣＯ。
2. 前記周波数制御入力信号が示す値と第１のレジスタからの出力値とを加算する加算器と、
   該加算器の出力に対して所定の値での剰余演算を行う剰余演算手段と、
   該剰余演算手段の演算手段の演算結果をラッチする前記第１のレジスタと、
   前記剰余演算部の演算結果に基づいて信号レベルを変化させることにより、前記同期クロック信号を出力する比較器と、
   前記周波数制御入力信号によって示される値と剰余演算部の演算結果との差を前記周波数制御入力信号によって示される値で除した値を算出することにより前記遅延量データを生成する遅延量データ演算手段と、
   前記遅延量データをラッチして出力する第２のレジスタとを有することを特徴とする請求項１記載のディジタルＶＣＯ。
3. 請求項１又は２記載のディジタルＶＣＯを備えたＶＣＯ回路であって、
   前記同期クロック信号及び前記遅延量データが前記ディジタルＶＣＯから入力され、前記遅延量データに応じて前記同期クロック信号を遅延させて出力するディレイラインを有することを特徴とするＶＣＯ回路。
4. 請求項１又は２記載のディジタルＶＣＯを備えたＶＣＯ回路であって、
   前記ＶＣＯから前記同期クロック信号及び前記遅延量データが入力され、前記遅延量データに応じて前期同期クロック信号を多相化して複数のクロック信号を出力する多相化手段と、
   前記多相化手段から出力された複数のクロック信号を合成し、位相を平均化して出力する平均位相出力手段とを有することを特徴とするＶＣＯ回路。
5. 前記多相化手段から出力される複数のクロック信号のそれぞれに、互いに異なる重みを付与する重み付け手段を有することを特徴とする請求項４記載のＶＣＯ回路。
6. 請求項３から５のいずれか１項記載のＶＣＯ回路と、位相比較手段と、ループフィルタと、分周器とを有し、入力信号に対して位相同期したクロック信号を出力するＰＬＬ回路であって、
   前記位相比較器は、入力信号と前記分周器の出力信号との位相差を示す位相差情報を出力し、
   前記ループフィルタは、入力された前記位相差情報を平均化して出力し、
   前記ＶＣＯ回路は、前記ループフィルタからの出力を周波数制御入力信号として前記同期クロック信号を出力し、
   前記分周器は、前記ＶＣＯ回路から出力された同期クロック信号が入力され、該同期クロック信号を任意の数に分周して前記位相比較器へ入力することを特徴とするＰＬＬ回路。
7. 請求項６記載のＰＬＬ回路を信号再生系に備え、回転させた記録媒体に対するデータ再生処理とデータ記録処理とを行う情報記録装置であって、
   前記記録媒体の回転同期信号が入力された前記ＰＬＬ回路が、同期再生クロックを出力し、
   該同期再生クロックを記録クロックとして前記データ記録処理を行うことを特徴とする情報記録装置。
8. 前記記録媒体は光ディスクであり、前記回転同期信号がウォブル信号であることを特徴とする請求項７記載の情報記録装置。
9. 入力された周波数制御入力信号に基づいて、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を生成する同期クロック信号生成方法であって、
   前記基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に前記同期クロック信号の出力タイミングが含まれるかを判断し、
   前記基準クロックの周期の分割数と、前記同期クロックの出力タイミングを含む期間の順番とを遅延量データとして算出し、
   前記遅延量データに応じて前記同期クロック信号を遅延させることを特徴とする同期クロック信号生成方法。
10. 入力された周波数制御入力信号に基づいて、該周波数制御入力信号に含まれる基準クロック信号に位相同期した同期クロック信号を生成する同期クロック信号生成方法であって、
    前記基準クロック信号の周期を時分割して２以上の期間に等分した場合に、分割した基準クロック信号周期のいずれの期間内に前記同期クロック信号の出力タイミングが含まれるかを判断し、
    前記同期クロックの出力タイミングを含む期間が時分割した基準クロックの周期の何番目に該当するかを示す情報を遅延量データとして算出し、
    前記遅延量データに応じて前期同期クロック信号を多相化して複数のクロック信号を生成し、
    前記複数のクロック信号を合成して位相を平均化することを特徴とする同期クロック信号生成方法。
11. 前記複数のクロック信号のそれぞれに、互いに異なる重みを付与する重み付けた上でこれらを合成して位相を平均化することを特徴とする請求項１０記載の同期クロック信号生成方法。

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