JP2001195842A - Ｐｌｌ発振回路 - Google Patents
Ｐｌｌ発振回路Info
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- JP2001195842A JP2001195842A JP2000001425A JP2000001425A JP2001195842A JP 2001195842 A JP2001195842 A JP 2001195842A JP 2000001425 A JP2000001425 A JP 2000001425A JP 2000001425 A JP2000001425 A JP 2000001425A JP 2001195842 A JP2001195842 A JP 2001195842A
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 出力の周波数が所望周波数範囲を外れても、
自律的に所望周波数範囲内に回復するＰＬＬ発振回路。 【解決手段】 ＬＰＦ１４は、ＰＤＯ信号に応じて位相
差制御電圧を出力し、ＶＣＯ１８は位相差制御電圧に応
じた周波数の出力信号を生成し、分周回路２０はＶＣＯ
の出力信号を分周し、再生クロック信号ＰＬＣＫを生成
し、位相比較回路１２はＥＦＭ信号を受け、該位相差に
応じ第１及び第２スイッチのオン・オフを制御し、ＰＤ
Ｏ信号を生成時、ＬＰＦが出力する位相差制御電圧の値
を変化する。出力信号カウンタ２８は、ＰＬＣＫをカウ
ントし計数値は、基準クロック分周器３０から基準クロ
ック６４個毎のリセット信号Ｓresetを受ける度にリセ
ットする。上限比較器３２は、出力信号カウンタの計数
値を受け４５ＣＬＫを超えると出力信号をハイする。同
様に下限比較器３４は、出力信号をハイにする。ＦＦＭ
３８は、位相差制御電圧の値を下げる。
自律的に所望周波数範囲内に回復するＰＬＬ発振回路。 【解決手段】 ＬＰＦ１４は、ＰＤＯ信号に応じて位相
差制御電圧を出力し、ＶＣＯ１８は位相差制御電圧に応
じた周波数の出力信号を生成し、分周回路２０はＶＣＯ
の出力信号を分周し、再生クロック信号ＰＬＣＫを生成
し、位相比較回路１２はＥＦＭ信号を受け、該位相差に
応じ第１及び第２スイッチのオン・オフを制御し、ＰＤ
Ｏ信号を生成時、ＬＰＦが出力する位相差制御電圧の値
を変化する。出力信号カウンタ２８は、ＰＬＣＫをカウ
ントし計数値は、基準クロック分周器３０から基準クロ
ック６４個毎のリセット信号Ｓresetを受ける度にリセ
ットする。上限比較器３２は、出力信号カウンタの計数
値を受け４５ＣＬＫを超えると出力信号をハイする。同
様に下限比較器３４は、出力信号をハイにする。ＦＦＭ
３８は、位相差制御電圧の値を下げる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号に同期し
た出力信号（クロック信号）を生成するＰＬＬ発振回路
に関し、特に出力信号の周波数が所望範囲を外れた場合
にも自律的に所望範囲内に回復することができるＰＬＬ
発振回路に関する。
た出力信号（クロック信号）を生成するＰＬＬ発振回路
に関し、特に出力信号の周波数が所望範囲を外れた場合
にも自律的に所望範囲内に回復することができるＰＬＬ
発振回路に関する。
【０００２】
【従来の技術】コンパクトディスク（ＣＤ）、ミニディ
スク（ＭＤ）方式等の光ディスクから読み出された信号
は、２値化することでＥＦＭ（８−１４変調）信号とな
る。このＥＦＭ信号の１及び０を判断するには、判断す
る時間間隔定めるクロック信号が必要だが、このクロッ
ク信号（再生クロック信号ＰＬＣＫ）はＥＦＭ信号自身
から作り出され、そのためにＰＬＬ発振回路が利用され
る。
スク（ＭＤ）方式等の光ディスクから読み出された信号
は、２値化することでＥＦＭ（８−１４変調）信号とな
る。このＥＦＭ信号の１及び０を判断するには、判断す
る時間間隔定めるクロック信号が必要だが、このクロッ
ク信号（再生クロック信号ＰＬＣＫ）はＥＦＭ信号自身
から作り出され、そのためにＰＬＬ発振回路が利用され
る。
【０００３】図２は、ＥＦＭ信号を入力信号とするＰＬ
Ｌ発振回路の一例を示すブロック図である。位相比較回
路１２は、ＥＦＭ信号を入力信号として受け、再生クロ
ック信号ＰＬＣＫとの位相差を検出する。位相比較回路
１２は、Ｐ１及びＰ２信号を出力し、スイッチ２４及び
２６のオン・オフを制御する。これによってＰＤＯ端子
には、第１値（Ｈ）、第２値（Ｌ）及び第３値（Ｈｉ−
Ｚ）を有する３値信号（ＰＤＯ信号）が現れる（Ｈｉ−
Ｚはハイ・インピーダンスの意味）。位相比較回路１２
並びにスイッチ２４及び２６は、全体として位相差検出
手段１０を構成する。なお、図示したスイッチ２４及び
２６は、動作を簡便に説明するための等価回路であり、
具体的な回路は例えば特開平１０−９７７６８号公報に
記載されている。ローパス・フィルタ（ＬＰＦ、位相差
制御電圧生成手段）１４は、ＰＤＯ信号を受けてＥＦＭ
信号とＰＬＣＫの位相差に応じた直流の位相差制御電圧
を生成し、ＶＣＯ１８に供給する。このとき、ＬＰＦ１
４は反転増幅器１６を有し、入力信号に対して出力信号
はその極性が逆になる。ＶＣＯ１８の出力信号は、必要
に応じて分周回路２０で適切な周波数に分周され、再生
クロック信号ＰＬＣＫが生成される。分周回路２０の分
周比Ｎは、例えばマイクロプロセッサ等で制御しても良
い。但し、ＶＣＯ１８の出力信号を直接再生クロック信
号ＰＬＣＫとする場合もあり、その場合には分周回路２
０は必要ない。
Ｌ発振回路の一例を示すブロック図である。位相比較回
路１２は、ＥＦＭ信号を入力信号として受け、再生クロ
ック信号ＰＬＣＫとの位相差を検出する。位相比較回路
１２は、Ｐ１及びＰ２信号を出力し、スイッチ２４及び
２６のオン・オフを制御する。これによってＰＤＯ端子
には、第１値（Ｈ）、第２値（Ｌ）及び第３値（Ｈｉ−
Ｚ）を有する３値信号（ＰＤＯ信号）が現れる（Ｈｉ−
Ｚはハイ・インピーダンスの意味）。位相比較回路１２
並びにスイッチ２４及び２６は、全体として位相差検出
手段１０を構成する。なお、図示したスイッチ２４及び
２６は、動作を簡便に説明するための等価回路であり、
具体的な回路は例えば特開平１０−９７７６８号公報に
記載されている。ローパス・フィルタ（ＬＰＦ、位相差
制御電圧生成手段）１４は、ＰＤＯ信号を受けてＥＦＭ
信号とＰＬＣＫの位相差に応じた直流の位相差制御電圧
を生成し、ＶＣＯ１８に供給する。このとき、ＬＰＦ１
４は反転増幅器１６を有し、入力信号に対して出力信号
はその極性が逆になる。ＶＣＯ１８の出力信号は、必要
に応じて分周回路２０で適切な周波数に分周され、再生
クロック信号ＰＬＣＫが生成される。分周回路２０の分
周比Ｎは、例えばマイクロプロセッサ等で制御しても良
い。但し、ＶＣＯ１８の出力信号を直接再生クロック信
号ＰＬＣＫとする場合もあり、その場合には分周回路２
０は必要ない。
【０００４】図３〜図５は、ＥＦＭ信号、再生クロック
信号ＰＬＣＫ等のタイミング関係を示すタイミング・チ
ャートである。図３は、ＥＦＭ信号の位相が再生クロッ
ク信号ＰＬＣＫの位相と一致している状態を示す。この
ときは、第１及び第２スイッチ２４及び２６が同じ期間
づつ交互にオンとなり、これによってＬＰＦ１４がＶＣ
Ｏ１８に供給する位相差制御電圧の極性がバランスされ
る。図４は、ＥＦＭ信号の位相が再生クロック信号ＰＬ
ＣＫの立ち下がりエッジに比べて進んでいる場合を示し
ている。つまり、ＥＦＭ信号の周波数が所望値より高い
場合である。この場合には、第１スイッチ２４のオンに
なっている期間が第２スイッチ２６のオンになっている
期間よりも位相の進み分だけ長くなる。このためＬＰＦ
１４が出力する位相差制御電圧は低くなり、これによっ
てＰＬＣＫの周波数も下がるので、ＥＦＭ信号と位相が
一致する方向に作用する。一方、図５は、ＥＦＭ信号の
位相が再生クロック信号ＰＬＣＫの立ち下がりエッジに
比べて遅れている場合を示している。この場合には、第
１スイッチ２４のオンになっている期間が第２スイッチ
２６のオンになっている期間よりも位相の遅れ分だけ短
くなり、同様にして両者の位相を一致させる方向に作用
する。これらの動作により、ＰＤＯ端子には、第１値
（Ｈ）、第２値（Ｌ）及び第３値（Ｈｉ−Ｚ）を有する
３値信号（ＰＤＯ信号）が現れる（Ｈｉ−Ｚはハイ・イ
ンピーダンスの意味）。
信号ＰＬＣＫ等のタイミング関係を示すタイミング・チ
ャートである。図３は、ＥＦＭ信号の位相が再生クロッ
ク信号ＰＬＣＫの位相と一致している状態を示す。この
ときは、第１及び第２スイッチ２４及び２６が同じ期間
づつ交互にオンとなり、これによってＬＰＦ１４がＶＣ
Ｏ１８に供給する位相差制御電圧の極性がバランスされ
る。図４は、ＥＦＭ信号の位相が再生クロック信号ＰＬ
ＣＫの立ち下がりエッジに比べて進んでいる場合を示し
ている。つまり、ＥＦＭ信号の周波数が所望値より高い
場合である。この場合には、第１スイッチ２４のオンに
なっている期間が第２スイッチ２６のオンになっている
期間よりも位相の進み分だけ長くなる。このためＬＰＦ
１４が出力する位相差制御電圧は低くなり、これによっ
てＰＬＣＫの周波数も下がるので、ＥＦＭ信号と位相が
一致する方向に作用する。一方、図５は、ＥＦＭ信号の
位相が再生クロック信号ＰＬＣＫの立ち下がりエッジに
比べて遅れている場合を示している。この場合には、第
１スイッチ２４のオンになっている期間が第２スイッチ
２６のオンになっている期間よりも位相の遅れ分だけ短
くなり、同様にして両者の位相を一致させる方向に作用
する。これらの動作により、ＰＤＯ端子には、第１値
（Ｈ）、第２値（Ｌ）及び第３値（Ｈｉ−Ｚ）を有する
３値信号（ＰＤＯ信号）が現れる（Ｈｉ−Ｚはハイ・イ
ンピーダンスの意味）。
【０００５】このように、第１及び第２スイッチ２４及
び２６夫々のオンになっている期間の比率によってＬＰ
Ｆ１４がＶＣＯ１８に供給する位相差制御電圧を制御し
ている。言い換えるとＰＷＭ（パルス幅変調）と考える
ことができる。そこで制御を簡便にするため、第１値
（Ｈ）又は第２値（Ｌ）のどちらか一方のパルス幅を一
定としたデバイス（半導体素子）が広く販売され、位相
差検出手段として利用されている。なお、上述の例では
ＰＬＣＫの周期Ｔに対し、第１値（Ｈ）のパルス幅は０
Ｔ〜１Ｔの範囲で変化する一方、第２値（Ｌ）のパルス
幅は０．５Ｔで一定である。
び２６夫々のオンになっている期間の比率によってＬＰ
Ｆ１４がＶＣＯ１８に供給する位相差制御電圧を制御し
ている。言い換えるとＰＷＭ（パルス幅変調）と考える
ことができる。そこで制御を簡便にするため、第１値
（Ｈ）又は第２値（Ｌ）のどちらか一方のパルス幅を一
定としたデバイス（半導体素子）が広く販売され、位相
差検出手段として利用されている。なお、上述の例では
ＰＬＣＫの周期Ｔに対し、第１値（Ｈ）のパルス幅は０
Ｔ〜１Ｔの範囲で変化する一方、第２値（Ｌ）のパルス
幅は０．５Ｔで一定である。
【０００６】
【発明が解決しようとする課題】ＣＤ等では、ＥＦＭ
（８−１４変調）等の変調を用いて、読み出したデータ
（信号）中に１及び０のビットが適当な間隔で現れるよ
うにすることで、データの安定した読み出しを可能とし
ている。言い換えると、ある一定期間よりも長く１又は
０が連続するという状態にならないようにしている。し
かし、信号を読み出していない状態では、こうした期間
よりも長く１又は０が連続する信号を読み出したのと同
じになることがある。こうした無信号状態ではノイズの
みが入力されることになるので、再生クロック信号ＰＬ
ＣＫの周波数が位相比較回路の制御だけで位相をロック
できる所望の周波数範囲（キャプチャレンジ）から外れ
てしまうことがある。
（８−１４変調）等の変調を用いて、読み出したデータ
（信号）中に１及び０のビットが適当な間隔で現れるよ
うにすることで、データの安定した読み出しを可能とし
ている。言い換えると、ある一定期間よりも長く１又は
０が連続するという状態にならないようにしている。し
かし、信号を読み出していない状態では、こうした期間
よりも長く１又は０が連続する信号を読み出したのと同
じになることがある。こうした無信号状態ではノイズの
みが入力されることになるので、再生クロック信号ＰＬ
ＣＫの周波数が位相比較回路の制御だけで位相をロック
できる所望の周波数範囲（キャプチャレンジ）から外れ
てしまうことがある。
【０００７】ところで、ＥＦＭ信号と再生クロック信号
ＰＬＣＫとの位相比較に利用される上述の位相比較器が
生成するＰＤＯ信号（３値信号）は、第１値（Ｈ）のパ
ルス幅を可変とする一方、第２値（Ｌ）のパルス幅は入
力信号に関係なく常に一定である。このため、無信号状
態などでは、常に一定のパルス幅となる値（ここでは第
２値（Ｌ））の作用が相対的に強くなるので、ＶＣＯ１
８の周波数は高低の一方方向（この例では高周波数方
向）に外れやすくになる。そこで、出力信号の周波数が
一方方向に外れやすいこうしたＰＬＬ発振回路におい
て、出力信号の周波数が所望周波数範囲を外れてしまっ
ても、自律的に所望周波数範囲（キャプチャレンジ）内
に回復するＰＬＬ発振回路が望まれている。
ＰＬＣＫとの位相比較に利用される上述の位相比較器が
生成するＰＤＯ信号（３値信号）は、第１値（Ｈ）のパ
ルス幅を可変とする一方、第２値（Ｌ）のパルス幅は入
力信号に関係なく常に一定である。このため、無信号状
態などでは、常に一定のパルス幅となる値（ここでは第
２値（Ｌ））の作用が相対的に強くなるので、ＶＣＯ１
８の周波数は高低の一方方向（この例では高周波数方
向）に外れやすくになる。そこで、出力信号の周波数が
一方方向に外れやすいこうしたＰＬＬ発振回路におい
て、出力信号の周波数が所望周波数範囲を外れてしまっ
ても、自律的に所望周波数範囲（キャプチャレンジ）内
に回復するＰＬＬ発振回路が望まれている。
【０００８】
【課題を解決する為の手段】本発明は、第１値、第２値
及び第３値を有し第１値のパルス幅を可変とし第２値の
パルス幅を一定とする３値信号に応じた位相差制御電圧
を生成する位相差制御電圧生成手段と、位相差制御電圧
に応じた周波数の出力信号を出力する電圧制御発振器
と、３値信号を生成するとともに入力信号とこれに同期
させて生成される出力信号との位相差に応じて第１値の
パルス幅を変化させる位相差検出手段とを具えるＰＬＬ
発振回路を改良しようとするものである。更に言えば、
こうした従来のＰＬＬ発振回路は、３値信号が第１値の
パルス幅を可変とし第２値のパルス幅を一定としている
ために、出力信号の周波数が位相差検出手段で制御でき
る範囲よりも高い方向又は低い方向の一方方向に外れ易
い傾向がある。そこで、出力信号が位相差検出手段だけ
で位相ロック制御できる範囲から外れた場合であって
も、位相差検出手段だけで位相ロック制御可能な範囲に
自律的にその周波数を引き戻すことができる機構を設け
ようとするものである。
及び第３値を有し第１値のパルス幅を可変とし第２値の
パルス幅を一定とする３値信号に応じた位相差制御電圧
を生成する位相差制御電圧生成手段と、位相差制御電圧
に応じた周波数の出力信号を出力する電圧制御発振器
と、３値信号を生成するとともに入力信号とこれに同期
させて生成される出力信号との位相差に応じて第１値の
パルス幅を変化させる位相差検出手段とを具えるＰＬＬ
発振回路を改良しようとするものである。更に言えば、
こうした従来のＰＬＬ発振回路は、３値信号が第１値の
パルス幅を可変とし第２値のパルス幅を一定としている
ために、出力信号の周波数が位相差検出手段で制御でき
る範囲よりも高い方向又は低い方向の一方方向に外れ易
い傾向がある。そこで、出力信号が位相差検出手段だけ
で位相ロック制御できる範囲から外れた場合であって
も、位相差検出手段だけで位相ロック制御可能な範囲に
自律的にその周波数を引き戻すことができる機構を設け
ようとするものである。
【０００９】そこで、本発明のＰＬＬ発振回路では従来
の構成に加え、出力信号を計数して計数値を出力する計
数手段と、所定期間内に計数値が所定上限値を超えたか
どうかを検出する第１比較手段と、所定期間内に計数値
が所定下限値を超えたかどうかを検出する第２比較手段
とを更に具えている。そして、第１及び第２比較手段の
比較結果及び位相差に応じて３値信号の第１値のパルス
幅を変化させることを特徴としている。これによって、
位相差検出手段による入力信号と出力信号の位相差を無
くそうとする制御に加えて、位相差検出手段の制御でき
ない範囲まで出力信号の周波数が外れてしまったときに
は、出力信号の周波数を強制的に位相差検出手段で制御
可能な周波数まで引き戻すことが可能になる。また、第
１及び第２比較手段の比較結果に応じた値を保持する保
持手段とを更に具え、保持手段の値と位相差に応じて３
値信号の第１値のパルス幅を変化させるようにしても良
い。なお、上述した所定期間は、例えば一定の周波数を
有する基準クロック信号を分周することによって定めれ
ば良い。
の構成に加え、出力信号を計数して計数値を出力する計
数手段と、所定期間内に計数値が所定上限値を超えたか
どうかを検出する第１比較手段と、所定期間内に計数値
が所定下限値を超えたかどうかを検出する第２比較手段
とを更に具えている。そして、第１及び第２比較手段の
比較結果及び位相差に応じて３値信号の第１値のパルス
幅を変化させることを特徴としている。これによって、
位相差検出手段による入力信号と出力信号の位相差を無
くそうとする制御に加えて、位相差検出手段の制御でき
ない範囲まで出力信号の周波数が外れてしまったときに
は、出力信号の周波数を強制的に位相差検出手段で制御
可能な周波数まで引き戻すことが可能になる。また、第
１及び第２比較手段の比較結果に応じた値を保持する保
持手段とを更に具え、保持手段の値と位相差に応じて３
値信号の第１値のパルス幅を変化させるようにしても良
い。なお、上述した所定期間は、例えば一定の周波数を
有する基準クロック信号を分周することによって定めれ
ば良い。
【００１０】こうした構成のより具体的な一例として
は、第１値のパルス幅を広げることにより出力信号の周
波数が低くなる場合には、保持手段の出力信号を第１比
較手段の比較結果に応じてセットするとともに第２比較
手段の比較結果に応じてリセットするようにしても良
い。その逆に、第１値のパルス幅を広げることにより出
力信号の周波数が高くなる場合には、保持手段の出力信
号を第２比較手段の比較結果に応じてセットするととも
に第１比較手段の比較結果に応じてリセットするように
すれば良い。こうして設定された保持手段の値に応じ、
３値信号の第１値のパルス幅を変化させるようにするの
である。なお、保持手段としては、例えばフリップフロ
ップを使用すれば良い。また、ＣＤ等からのＥＦＭ信号
を入力信号としたときには、ここでいう出力信号は再生
クロック信号となる。
は、第１値のパルス幅を広げることにより出力信号の周
波数が低くなる場合には、保持手段の出力信号を第１比
較手段の比較結果に応じてセットするとともに第２比較
手段の比較結果に応じてリセットするようにしても良
い。その逆に、第１値のパルス幅を広げることにより出
力信号の周波数が高くなる場合には、保持手段の出力信
号を第２比較手段の比較結果に応じてセットするととも
に第１比較手段の比較結果に応じてリセットするように
すれば良い。こうして設定された保持手段の値に応じ、
３値信号の第１値のパルス幅を変化させるようにするの
である。なお、保持手段としては、例えばフリップフロ
ップを使用すれば良い。また、ＣＤ等からのＥＦＭ信号
を入力信号としたときには、ここでいう出力信号は再生
クロック信号となる。
【００１１】
【発明の実施の形態】図１は、本発明のＰＬＬ発振回路
の一実施形態のブロック図である。従来例と対応するも
のには、同じ符号を付して説明する。位相差検出手段１
０は、位相比較回路１２と第１及び第２スイッチ２４及
び２６を有する。位相比較回路１２において再生クロッ
ク信号ＰＬＣＫと、入力信号として例えばＥＦＭ信号と
を受けてこれらの位相を比較し、これらの位相差に応じ
て第１及び第２スイッチ２４及び２６を制御する。その
結果、位相差検出手段１０は上述のように３値信号を出
力する。
の一実施形態のブロック図である。従来例と対応するも
のには、同じ符号を付して説明する。位相差検出手段１
０は、位相比較回路１２と第１及び第２スイッチ２４及
び２６を有する。位相比較回路１２において再生クロッ
ク信号ＰＬＣＫと、入力信号として例えばＥＦＭ信号と
を受けてこれらの位相を比較し、これらの位相差に応じ
て第１及び第２スイッチ２４及び２６を制御する。その
結果、位相差検出手段１０は上述のように３値信号を出
力する。
【００１２】信号カウンタ２８は、再生クロック信号Ｐ
ＬＣＫをクロック端子ＣＬＫに受けてカウント（計数）
する。また、基準クロック分周回路３０は、一定の周波
数を有する基準クロック信号を所定分周比（ここでは６
４の例を示す）で分周（以下、この基準クロック信号を
分周した信号をリセット信号Ｓresetと呼ぶ）し、信号
カウンタ２８のリセット端子Ｒに供給する。よって基準
クロックが６４個来る毎に、信号カウンタ２８はリセッ
トされてゼロに戻る。この基準クロック６４個で定まる
所定期間において、以下に述べるように、上限及び下限
比較器３２及び３４がそれぞれ比較動作を行う。
ＬＣＫをクロック端子ＣＬＫに受けてカウント（計数）
する。また、基準クロック分周回路３０は、一定の周波
数を有する基準クロック信号を所定分周比（ここでは６
４の例を示す）で分周（以下、この基準クロック信号を
分周した信号をリセット信号Ｓresetと呼ぶ）し、信号
カウンタ２８のリセット端子Ｒに供給する。よって基準
クロックが６４個来る毎に、信号カウンタ２８はリセッ
トされてゼロに戻る。この基準クロック６４個で定まる
所定期間において、以下に述べるように、上限及び下限
比較器３２及び３４がそれぞれ比較動作を行う。
【００１３】上限及び下限比較器３２及び３４は、それ
ぞれに所定の数値が予め設定され、この数値と信号カウ
ンタ２８の出力信号（計数値）とを比較する。例えば、
上限比較器３２には４５ＣＬＫ、下限比較器３４には３
１ＣＬＫが設定値として設定される。このとき、上限比
較器３２の出力信号は、信号カウンタ２８の計数値が設
定値４５ＣＬＫ以下のときはローであり、超えたことを
検出するとハイになる。また、下限比較器３４の出力信
号は、設定値３１ＣＬＫ以下のときはハイであり、超え
たことを検出するとローになる。上限比較器３２の出力
信号はフリップフロップ（ＦＦ）３８のセット端子Ｓに
供給される。また、下限比較器３４の出力信号は、更に
アンド・ゲート３６によってリセット信号Ｓresetとの
論理積がとられ、フリップフロップ（ＦＦ）３８のリセ
ット端子Ｒに供給される。こうして、上限及び下限比較
器３２及び３４での比較結果に応じた値がフリップフロ
ップ（ＦＦ）３８に保持される。
ぞれに所定の数値が予め設定され、この数値と信号カウ
ンタ２８の出力信号（計数値）とを比較する。例えば、
上限比較器３２には４５ＣＬＫ、下限比較器３４には３
１ＣＬＫが設定値として設定される。このとき、上限比
較器３２の出力信号は、信号カウンタ２８の計数値が設
定値４５ＣＬＫ以下のときはローであり、超えたことを
検出するとハイになる。また、下限比較器３４の出力信
号は、設定値３１ＣＬＫ以下のときはハイであり、超え
たことを検出するとローになる。上限比較器３２の出力
信号はフリップフロップ（ＦＦ）３８のセット端子Ｓに
供給される。また、下限比較器３４の出力信号は、更に
アンド・ゲート３６によってリセット信号Ｓresetとの
論理積がとられ、フリップフロップ（ＦＦ）３８のリセ
ット端子Ｒに供給される。こうして、上限及び下限比較
器３２及び３４での比較結果に応じた値がフリップフロ
ップ（ＦＦ）３８に保持される。
【００１４】ところで、上限比較器３２の出力信号がハ
イになるのは、リセット信号Ｓresetがハイになる前に
信号カウンタ２８の出力信号（計数値）が上限比較器３
２の設定値４５ＣＬＫに達した場合である。これは、Ｐ
ＬＣＫが所望の上限周波数よりも高いことを意味する。
このときにはＦＦ３８がセットされるので、オア・ゲー
ト２２を介して第１スイッチ２４がオンとなり、ＬＰＦ
１４に電圧＋Ｖccがより多く供給されるようなる。即
ち、ＰＤＯ信号（３値信号）の第１値（Ｈ）のパルス幅
を強制的に広くするように動作する。これによってＶＣ
Ｏ１８に供給される位相差制御電圧も低くなり、再生ク
ロック信号ＰＬＣＫの周波数を低くする方向に作用す
る。結果として、再生クロック信号ＰＬＣＫの周波数
が、上限比較器３２の設定値の大きさに応じて定まる上
限周波数以上に外れた場合でも自律的に位相差検出手段
１０だけで位相ロックが可能な所望周波数範囲（キャプ
チャレンジ）内に戻ることになる。
イになるのは、リセット信号Ｓresetがハイになる前に
信号カウンタ２８の出力信号（計数値）が上限比較器３
２の設定値４５ＣＬＫに達した場合である。これは、Ｐ
ＬＣＫが所望の上限周波数よりも高いことを意味する。
このときにはＦＦ３８がセットされるので、オア・ゲー
ト２２を介して第１スイッチ２４がオンとなり、ＬＰＦ
１４に電圧＋Ｖccがより多く供給されるようなる。即
ち、ＰＤＯ信号（３値信号）の第１値（Ｈ）のパルス幅
を強制的に広くするように動作する。これによってＶＣ
Ｏ１８に供給される位相差制御電圧も低くなり、再生ク
ロック信号ＰＬＣＫの周波数を低くする方向に作用す
る。結果として、再生クロック信号ＰＬＣＫの周波数
が、上限比較器３２の設定値の大きさに応じて定まる上
限周波数以上に外れた場合でも自律的に位相差検出手段
１０だけで位相ロックが可能な所望周波数範囲（キャプ
チャレンジ）内に戻ることになる。
【００１５】一方、信号カウンタ２８の出力信号（計数
値）が下限比較器３４の設定値３１ＣＬＫ以下の内にリ
セット信号Ｓresetがハイになると、アンド・ゲート３
６の出力信号がハイになりＦＦ３８をリセットする。こ
れにより、ＦＦ３８をハイにし続けることによって再生
クロック信号ＰＬＣＫの周波数がキャプチャレンジの下
限を下回って過度に低くなるのを防止し、位相差検出手
段１０による通常の周波数制御状態に収まるようにす
る。
値）が下限比較器３４の設定値３１ＣＬＫ以下の内にリ
セット信号Ｓresetがハイになると、アンド・ゲート３
６の出力信号がハイになりＦＦ３８をリセットする。こ
れにより、ＦＦ３８をハイにし続けることによって再生
クロック信号ＰＬＣＫの周波数がキャプチャレンジの下
限を下回って過度に低くなるのを防止し、位相差検出手
段１０による通常の周波数制御状態に収まるようにす
る。
【００１６】上述では、再生クロック信号ＰＬＣＫが高
い周波数にのみ外れるに基づいて説明してきた。しか
し、逆に低い周波数にのみ外れる場合であっても基本的
には同様の考え方で実施できる。低い周波数にのみ外れ
る場合の一例は、ＬＰＦ１４の入出力の極性が非反転の
ものを利用する場合である。この場合、上限比較器３２
の出力信号をＦＦ３８のリセット端子Ｒで受け、アンド
・ゲート３６の出力信号をＦＦ３８のセット端子Ｓで受
けるようにすれば良い。これにより、低い周波数に外れ
たときに第１スイッチ２４が強制的にオンとなり、第１
値（Ｈ）のパルス幅を強制的に広くするように動作す
る。よって、ＶＣＯ１８にはプラス電圧が供給され、出
力信号の周波数が高くなるように作用する。また、他の
例としては、ＬＰＦ１４の入出力の極性は逆であると共
に、第１スイッチ２４のオンなる期間を常に一定（第１
スイッチ２４のオンに対応するのが３値信号の第２値）
とし、第２スイッチ２６のオンとなる期間を可変（第２
スイッチ２６のオンに対応するのが３値信号の第１値）
とする場合である。この場合には、上限比較器３２の出
力信号をＦＦ３８のリセット端子Ｒで受け、アンド・ゲ
ート３６の出力信号をＦＦ３８のセット端子Ｓで受ける
ようにする。更にオア・ゲート２２が位相比較回路２２
のＰ２出力信号とＦＦ３８の出力信号を受けてその論理
和を出力し、第２スイッチ２６のオン・オフを制御す
る。
い周波数にのみ外れるに基づいて説明してきた。しか
し、逆に低い周波数にのみ外れる場合であっても基本的
には同様の考え方で実施できる。低い周波数にのみ外れ
る場合の一例は、ＬＰＦ１４の入出力の極性が非反転の
ものを利用する場合である。この場合、上限比較器３２
の出力信号をＦＦ３８のリセット端子Ｒで受け、アンド
・ゲート３６の出力信号をＦＦ３８のセット端子Ｓで受
けるようにすれば良い。これにより、低い周波数に外れ
たときに第１スイッチ２４が強制的にオンとなり、第１
値（Ｈ）のパルス幅を強制的に広くするように動作す
る。よって、ＶＣＯ１８にはプラス電圧が供給され、出
力信号の周波数が高くなるように作用する。また、他の
例としては、ＬＰＦ１４の入出力の極性は逆であると共
に、第１スイッチ２４のオンなる期間を常に一定（第１
スイッチ２４のオンに対応するのが３値信号の第２値）
とし、第２スイッチ２６のオンとなる期間を可変（第２
スイッチ２６のオンに対応するのが３値信号の第１値）
とする場合である。この場合には、上限比較器３２の出
力信号をＦＦ３８のリセット端子Ｒで受け、アンド・ゲ
ート３６の出力信号をＦＦ３８のセット端子Ｓで受ける
ようにする。更にオア・ゲート２２が位相比較回路２２
のＰ２出力信号とＦＦ３８の出力信号を受けてその論理
和を出力し、第２スイッチ２６のオン・オフを制御す
る。
【００１７】以上、本発明の好適な実施形態に基づいて
説明したきたが、本発明はこれらに限定されるものでは
ない。例えば、上述の説明では、入力信号がＥＦＭ（８
−１４変調）の例を取り上げたが、他の変調方式であっ
ても本発明を同様に適用できる。また、上限及び下限比
較器に設定するＣＬＫ数についても、位相差検出手段１
０のキャプチャレンジ性能などに応じて種々の変更が可
能である。
説明したきたが、本発明はこれらに限定されるものでは
ない。例えば、上述の説明では、入力信号がＥＦＭ（８
−１４変調）の例を取り上げたが、他の変調方式であっ
ても本発明を同様に適用できる。また、上限及び下限比
較器に設定するＣＬＫ数についても、位相差検出手段１
０のキャプチャレンジ性能などに応じて種々の変更が可
能である。
【００１８】このように、本発明のＰＬＬ発振回路によ
れば、位相比較回路による制御で入力信号と出力信号の
位相をロックできる範囲（キャプチャレンジ）から出力
信号の周波数が外れてしまった場合でも、キャプチャレ
ンジ内まで強制的に戻すための回路を設けている。従っ
て、入力信号が無いような不安定な状態になることがあ
り、よって出力信号の周波数がキャプチャレンジから外
れてしまう場合でも自律的にその周波数をキャプチャレ
ンジ内に引き戻すことができる。
れば、位相比較回路による制御で入力信号と出力信号の
位相をロックできる範囲（キャプチャレンジ）から出力
信号の周波数が外れてしまった場合でも、キャプチャレ
ンジ内まで強制的に戻すための回路を設けている。従っ
て、入力信号が無いような不安定な状態になることがあ
り、よって出力信号の周波数がキャプチャレンジから外
れてしまう場合でも自律的にその周波数をキャプチャレ
ンジ内に引き戻すことができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ発振回路の実施形態の一例
を示すブロック図である。
を示すブロック図である。
【図２】従来のＰＬＬ発振回路の一例を示すブロック図
である。
である。
【図３】ＥＦＭ信号と再生クロック信号の位相が一致し
ている場合の各信号の波形を示すタイミング・チャート
である。
ている場合の各信号の波形を示すタイミング・チャート
である。
【図４】ＥＦＭ信号の位相が再生クロック信号の位相よ
り進んでいる場合の各信号の波形を示すタイミング・チ
ャートである。
り進んでいる場合の各信号の波形を示すタイミング・チ
ャートである。
【図５】ＥＦＭ信号の位相が再生クロック信号の位相よ
り遅れている場合の各信号の波形を示すタイミング・チ
ャートである。
り遅れている場合の各信号の波形を示すタイミング・チ
ャートである。
１０ 位相差検出手段 １２ 位相比較回路 １４ ローパス・フィルタ（位相差制御電圧生成手段） １６ 反転増幅器 １８ 電圧制御発振器（ＶＣＯ） ２０ 分周回路 ２２ オア・ゲート ２４ 第１スイッチ ２６ 第２スイッチ ２８ 出力信号カウンタ ３０ 基準クロック分周回路 ３２ 上限比較器 ３４ 下限比較器 ３６ アンド・ゲート ３８ フリップフロップ（保持手段）
Claims (4)
- 【請求項１】 第１値、第２値及び第３値を有し上記第
１値のパルス幅を可変とし上記第２値のパルス幅を一定
とする３値信号に応じた位相差制御電圧を生成する位相
差制御電圧生成手段と、上記位相差制御電圧に応じた周
波数の出力信号を出力する電圧制御発振器と、上記３値
信号を生成するとともに入力信号と該入力信号に同期さ
せて生成される上記出力信号との位相差に応じて上記第
１値のパルス幅を変化させる位相差検出手段とを具える
ＰＬＬ発振回路において、 上記出力信号を計数して計数値を出力する計数手段と、 所定期間内に上記計数値が所定上限値を超えたかどうか
を検出する第１比較手段と、 上記所定期間内に上記計数値が所定下限値を超えたかど
うかを検出する第２比較手段とを更に具え、 上記第１及び第２比較手段の比較結果及び上記位相差に
応じて上記３値信号の上記第１値のパルス幅を変化させ
ることを特徴とするＰＬＬ発振回路。 - 【請求項２】 上記第１及び第２比較手段の比較結果に
応じた値を保持する保持手段を更に具え、 該保持手段が保持する上記値と上記位相差に応じて上記
３値信号の上記第１値のパルス幅を変化させることを特
徴とする請求項１記載のＰＬＬ発振回路。 - 【請求項３】 上記第１値のパルス幅を広げることによ
り上記出力信号の周波数が低くなる場合には、上記保持
手段の上記値を上記第１比較手段の比較結果に応じてセ
ットするとともに上記第２比較手段の比較結果に応じて
リセットすることを特徴とする請求項２記載のＰＬＬ発
振回路。 - 【請求項４】 上記第１値のパルス幅を広げることによ
り上記出力信号の周波数が高くなる場合には、上記保持
手段の上記値を上記第２比較手段の比較結果に応じてセ
ットするとともに上記第１比較手段の比較結果に応じて
リセットすることを特徴とする請求項３記載のＰＬＬ発
振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001425A JP2001195842A (ja) | 2000-01-07 | 2000-01-07 | Ｐｌｌ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001425A JP2001195842A (ja) | 2000-01-07 | 2000-01-07 | Ｐｌｌ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195842A true JP2001195842A (ja) | 2001-07-19 |
Family
ID=18530663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000001425A Pending JP2001195842A (ja) | 2000-01-07 | 2000-01-07 | Ｐｌｌ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001195842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259345A (ja) * | 2006-03-24 | 2007-10-04 | Nippon Dempa Kogyo Co Ltd | 恒温型の水晶発振器 |
-
2000
- 2000-01-07 JP JP2000001425A patent/JP2001195842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259345A (ja) * | 2006-03-24 | 2007-10-04 | Nippon Dempa Kogyo Co Ltd | 恒温型の水晶発振器 |
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