JP6660165B2 - 動的に調整可能なオフセット遅延を有するtdc回路を備えるadpll - Google Patents
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Description
Claims (15)
- 周波数コードワードFCWからDCO出力信号を発生するために設けられたディジタル制御発振器(11)(DCO)と、
上記DCO(11)を制御するためのコンポーネントのセットを備えるフィードバックループとを備えた全ディジタル位相同期ループ(10)(ADPLL)であって、
上記コンポーネントは、
所定の観察窓期間内で位相検出を行うために設けられた時間/ディジタル変換器(15)(TDC)を備え、
上記TDC(15)は、少なくとも、第1の遅延オフセットを有する基準信号と、第2の遅延オフセットを有するイネーブル信号とを受信し、所定の観察窓期間を定義するために設けられ、
上記TDC(15)は、上記所定の観察窓期間内で測定された基準信号とイネーブル信号との位相差を示すTDC出力コードを発生するために設けられ、
上記コンポーネントは、
上記イネーブル信号がDCO出力信号から得られた遷移エッジを含むように、上記DCO出力信号からイネーブル信号を発生するために設けられ、上記イネーブル信号が所定の観察窓期間内において基準信号とイネーブル信号との位相差を測定するようにTDC(15)を活性化するように構成されるコンポーネントのサブセットを備えたADPLLにおいて、
上記フィードバックループのコンポーネントのセットは、
上記TDC出力に接続され、活性化されたときに、所定の期間にわたって発生されたTDC出力コードをモニタすることによって第1及び第2の遅延オフセット値の差を評価し、上記基準信号に対して上記所定の観察窓期間を位置決めするように上記差を調整するために設けられ、
これにより、上記TDC(15)が上記所定の観察窓期間内で動作するように前記TDC(15)を活性化するオフセット校正システムを備えるADPLL(10)。 - 上記オフセット校正システムは、
上記TDC出力に接続され、上記評価を実行することで遅延調整制御信号を発生するオフセット校正部(152)と、
上記オフセット校正部(152)に接続され、上記遅延調整制御信号に基づいて第1のオフセット遅延を調整するように構成される可変遅延部(153)とを備える請求項1記載のADPLL(10)。 - 上記可変遅延部(153)は上記TDC(15)の一部である請求項2記載のADPLL(10)。
- 上記オフセット校正システムは、上記基準信号の遷移エッジが上記所定の観察窓期間の略中央に位置決めされるように上記差を調整するために設けられる請求項1〜3のうちのいずれか1つに記載のADPLL(10)。
- 上記オフセット校正システムは、上記基準信号の遷移エッジが上記TDCの伝達曲線の略中央に位置決めされるように上記差を調整するために設けられる請求項1〜3のうちのいずれか1つに記載のADPLL(10)。
- 上記オフセット校正システムは、上記TDC出力コードの最上位ビットによって発生された0と1の数を計数することによって上記第1及び第2の遅延オフセット値の差を評価するために設けられる請求項1〜5のうちのいずれか1つに記載のADPLL(10)。
- 上記オフセット校正システムは、上記TDC出力コードにおいてゼロの数が1の数よりも大きい場合において、上記第1のオフセット遅延を増加させるために設けられたTDCオフセット制御部(156)を備える請求項6記載のADPLL(10)。
- 上記TDCオフセット制御部(156)は、1の数が0の数よりも大きい場合において、第1のオフセット遅延を減少させるために設けられる請求項6又は7記載のADPLL(10)。
- 上記フィードバックループは、
位相の粗い部分を検出するために設けられたコンポーネントと、
上記TDC(15)を含み、上記位相の細かい部分を検出するコンポーネントとを備える請求項1〜8のうちのいずれか1つに記載のADPLL(10)。 - 上記フィードバックループは、
位相の整数部を検出するために設けられたコンポーネントと、
上記TDC(15)を含み、上記位相の小数部を検出するコンポーネントとを備える請求項1記載のADPLL(10)。 - 上記TDC(15)はフラッシュTDCである請求項1記載のADPLL(10)。
- DCO出力信号を発生するために設けられるディジタル制御発振器(11)(DCO)と、
上記DCOを制御するコンポーネントのセットを備えるフィードバックループとを備える全ディジタル位相同期ループ(10)(ADPLL)を動作させる方法であって、
上記方法は、
a)所定の観察窓期間内で位相検出を実行するように設けられる時間/ディジタル変換器(15)(TDC)を活性化するステップを含み、上記TDC(15)は、少なくとも、第1の遅延オフセットを有する基準信号と、第2の遅延オフセットを有する信号とを受信し、上記所定の観察窓期間を定義するために設けられ、
上記TDC(15)を活性化するステップは、
a1)上記TDC(15)に基準信号を提供するステップと、
a2)イネーブル信号が上記DCO出力信号から得られた遷移エッジを含み、上記所定の観察窓期間内の基準信号とイネーブル信号との位相差を測定するように上記TDCを活性化するために設けられるように、上記イネーブル信号がセットを用いて上記DCO出力信号からイネーブル信号を発生するステップとを含み、
上記方法は、
b)上記TDC(15)を用いて、上記所定の観察窓期間内で測定された基準信号とイネーブル信号との位相差を示すTDC出力コードを発生するステップと、
c)上記TDC出力に接続された校正システムを用いて、オフセット遅延校正ステップを実行するステップとを含み、
上記校正ステップは、
c1)所定の期間にわたって発生されたTDC出力コードをモニタすることによって上記第1及び第2の遅延オフセット値の差を評価するステップと、
c2)上記基準信号に対して上記所定の観察窓期間を位置決めする上記差を調整するステップとを含み、
これにより、上記TDC(15)が上記所定の観察窓期間内で動作するように前記TDC(15)を活性化する方法。 - 上記オフセット遅延校正ステップは、
上記評価するステップの間において検出された第1及び第2の遅延オフセット値の差に基づいて遅延調整制御信号を発生し、上記遅延調整制御信号を可変遅延部に印加することで上記第1の遅延オフセットを調整するステップを含む請求項12記載の方法。 - 上記オフセット遅延校正ステップはオフラインで実行される請求項12又は13記載の方法。
- 上記実行されるオフセット校正ステップは、位相同期のために上記TDCを活性化する前に、周波数捕捉段階でオンラインで実行される請求項12又は13記載の方法。
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