TWI521884B - 數位鎖相迴路裝置及其方法 - Google Patents

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Description

數位鎖相迴路裝置及其方法
本發明係關於數位鎖相迴路裝置，特別係根據控制信號及偏移信號以產生輸出時脈之數位鎖相迴路裝置。
請參照第1圖，數位鎖相迴路裝置(digital phase lock loop，DPLL)100包含：時間數位轉換器(time to digital converter，TDC)110、數位迴路濾波器120、數位控制振盪器(digitally controlled oscillator，DCO)130及除N電路(divide-by-N circuit)140。時間數位轉換器110接收基準時脈及反饋時脈並輸出代表基準時脈與反饋時脈之間之時序差的時序誤差信號。數位迴路濾波器120接收時序誤差信號並藉由過濾時序誤差信號而輸出控制信號。數位控制振盪器130用以接收控制信號並輸出由控制信號控制之振盪頻率的輸出時脈。除N電路140接收輸出時脈並藉由將輸出時脈除以N，而輸出反饋時脈，其中N為整數。當基準時脈快於反饋時脈時，時序誤差信號為正，其導致控制信號增加，進而造成輸出時脈的頻率增加，並且相應產生反饋時脈。當基準時脈慢於反饋時脈時：時序誤差信號為負，其導致控制信號下降，進而造成輸出時脈的頻率下降，並且相應產生反饋時脈。因此，以閉迴路之方式控制輸出時脈之時序，使得反饋時脈之時序追蹤參考時脈之時序。
時間數位轉換器110為數位鎖相迴路裝置100之重要功能區 塊。為了反饋時脈能精確地追蹤參考時脈，時間數位轉換器110必須具有高精度。時間數位轉換器110將基準時脈與反饋時脈之間之時序差量化成代表時序誤差信號之數位字。時間數位轉換器110之精度係由最低有效位元(least significant bit，LSB)之權重所決定。習知技藝的時間數位轉換器110通常是由複數個單位延遲單元之串連所構建，且最低有效位元之權重係由單位延遲單元的延遲所決定。在現今互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)的技術中，單位延遲單元之延遲通常在約10ps左右。因此，時序偵測之精度係限制在10ps。雖然為了尋求改善時間數位轉換器的精度已下了很多努力，但仍難以在電路面積及功率消耗上無付出高代價之下達到高精度。
一種不使用時間數位轉換器之數位鎖相迴路裝置的時序偵測方法係被期待的。
在一實施例中，一種數位鎖相迴路裝置包含：類比數位轉換器(analog-to-digital converter，ADC)、第一數位迴路濾波器、偏移信號產生電路、加法器及數位控制振盪器。類比數位轉換器依據由參考時脈所定義之時序將輸出時脈轉換成為第一數位信號。第一數位迴路濾波器接收第一數位信號及輸出控制信號。偏移信號產生電路接收參考時脈及輸出時脈，並根據相對於參考時脈頻率之輸出時脈之頻率誤差來輸出偏移信號。加法器加總控制信號及偏移信號而產生偏移控制信號。數位控制振盪器依據偏移 控制信號輸出輸出時脈。
在一些實施例中，偏移信號產生電路可包括頻率偵測器及第二數位迴路濾波器。頻率偵測器接收參考時脈及輸出時脈並輸出代表輸出時脈之頻率誤差的第二數位信號。其中，第二數位信號代表輸出時脈之頻率誤差。第二數位迴路濾波器接收第二數位信號及輸出偏移信號。
在一些實施例中，於初始階段時，控制信號凍結，但偏移信號具有適應性，直到輸出頻率之頻率誤差接近於零。
在一實施例中，一種數位鎖相迴路裝置包含：類比數位轉換器、第一數位迴路濾波器及數位控制振盪器。類比數位轉換器依據由參考時脈所定義之時序將輸出時脈轉換成為第一數位信號。第一數位迴路濾波器接收第一數位信號及輸出控制信號。數位控制振盪器依據控制信號輸出輸出時脈。
在一實施例中，一種數位鎖相迴路之方法包含：接收參考時脈、依照參考時脈之時序取樣輸出時脈的電壓位準、對電壓位準執行類比數位轉換來產生第一數位信號、對第一數位信號進行濾波來產生控制信號、根據相對於參考時脈頻率之輸出時脈的頻率誤差而產生偏移信號、加總控制信號與偏移信號而產生偏移控制信號、及利用偏移控制信號所控制之數位控制振盪器而產生輸出時脈。
在一些實施例中，產生偏移信號之步驟可更包含：利用參考時脈的參考頻率偵測輸出時脈的頻率來產生第二數位信號、以及 藉由對第二數位信號進行濾波來產生偏移信號。
在一實施例中，一種數位鎖相迴路之方法包含：接收參考時脈、依照參考時脈之時序取樣輸出時脈的電壓位準、對電壓位準執行類比數位轉換來產生第一數位信號、對第一數位信號進行濾波來產生控制信號、及利用控制信號所控制之數位控制振盪器而產生輸出時脈。
以下之詳細描述係參照所附圖式，藉由圖式說明，揭露本發明各種可實行之實施例。所記載之實施例係明確且充分揭露，使所屬技術領域中具有通常知識者能據以實施。不同之實施例間並非相互排斥，某些實施例可與一個或一個以上之實施例進行合併而成為新的實施例。因此，下列詳細描述並非用以限定本發明。
每一時脈信號具有一有限上升/下降時間。因有限上升/下降時間，時脈信號的時序是相關於時脈信號的位準。第2圖為數位鎖相迴路裝置之示範時序示意圖。請參照第2圖，數位鎖相迴路裝置接收參考時脈並輸出一輸出時脈以追蹤參考時脈之時序。輸出時脈與參考時脈週期性地切換於各自的第一位準(202、204)及各自的第二位準(201、203)之間。輸出時脈及參考時脈皆因有限上升/下降時間而無法即刻地從各自的第一位準切換至各自的第二位準。有限上升時間之時脈的時序係藉由時脈上升且達到跳脫點的時序瞬間所定義。輸出時脈上升且於時序瞬間230達到跳脫點210。
在另一方面，參考時脈上升且於時序瞬間240達到跳脫點220。如第2圖所示，輸出時脈與參考時脈之間之時序差係由時序瞬間230與時序瞬間240之間的時序差(在第2圖中標示為△)所定義。若使用參考時脈來取樣輸出時脈，在發生取樣點250的時序瞬間240所取樣之取樣電壓(在第2圖中標示為V)係正比於時序差△。因此，可偵測取樣電壓V並將取樣電壓V轉換一數位信號，以有效地代表時序差△。
請參照第3A圖，在一實施例中，數位鎖相迴路裝置(digital phase lock loop，DPLL)300A包含：類比數位轉換器(analog-to-digital converter，ADC)310、數位迴路濾波器320及數位控制振盪器(digitally controlled oscillator，DCO)330。
數位迴路濾波器320耦接在類比數位轉換器310和數位控制振盪器330之間，並且數位控制振盪器330的輸出回授至類比數位轉換器310。
類比數位轉換器310用以接收輸出時脈並依照參考時脈之時序將輸出時脈之電壓位準轉換成數位信號D。數位迴路濾波器320用以接收數位信號D並輸出控制信號C。數位控制振盪器330用以接收控制信號C及輸出輸出時脈。數位鎖相迴路裝置330A與習知技藝的數位鎖相迴路裝置100之差異在於：除N電路140係被移除，並且時間數位轉換器110由類比數位轉換器310所取代。
在參考時脈之上升邊緣(例如，參考時脈上升且達到逃脫點之時序瞬間)，輸出時脈之電壓位準係被取樣並轉換成數位信號 D。此數位信號D如同前述，其有效地代表參考時脈與輸出時脈之間之時序差。
在一典型範例中，輸出時脈的振幅為1V及上升時間為100ps；於此情況中，當1ps的時序差對應於10mV的電壓差，並且能由類比數位轉換器輕易判定。有別於時間數位轉換器難以判定約1ps的時序差，類比數位轉換器則能輕易判定10mV的電壓。換言之，數位鎖相迴路裝置300A可偵測低於10ps的時序差，因此，數位鎖相迴路裝置300A較習知技藝之數位鎖相迴路裝置100易達成高效能之表現。
所期望之類比數位轉換器310具有低延遲量，以減少任何引入控制迴路而降低迴路穩定性之可能。快閃類比數位轉換器(flash ADC)及逐次近似暫存類比數位轉換器(successive approximation register ADC，SAR ADC)皆具有低延遲時間(不超過參考時脈的一個週期)，並適用於類比數位轉換器310的實施。在習知技藝中，快閃類比數位轉換器及逐次近似暫存類比數位轉換器為熟知的，故於此不再詳細說明。
在一些實施例中，類比數位轉換器310的取樣頻率高於輸出時脈的頻率。較佳地，類比數位轉換器310的取樣頻率是不小於(高於或等於)5倍的輸出時脈的頻率。
在下列z-轉換描述式中反映出數位迴路濾波器320之一實施例：C(z)=[K p z -1+K i z -1/(1-z -1)]D(z) (1)
其中，K p 及K i 為兩迴路參數，並且此兩迴路參數係由電路設計者所決定。
在一些實施例中，數位迴路濾波器320可包含一數位積分器。於此，數位積分器電性連接在類比數位轉換器310和數位控制振盪器330之間，並且此數位積分器可實現上述式1之z-轉換運算。
在習知技藝中，數位控制振盪器為熟知的，故於此不再詳細說明。
當數位鎖相迴路裝置300A可用於使輸出時脈的時序精準追蹤參考時脈的時序時，輸出時脈之頻率因類比數位轉換器310之取樣性質而無法非唯一地測定，其中輸出時脈之諧波係無法與輸出時脈做出區別。舉例來說，若參考時脈為100MHz時脈，則類比數位轉換器310無法區別2GHz之輸出時脈與1GHz之輸出時脈；類比數位轉換器310只能偵測在當前取樣瞬間之輸出時脈的頻率(因此只能偵測輸出時脈與參考時脈之時序差)，但無法得知自上次取樣後輸出時脈已切換了多少次。為了確保輸出時脈具有唯一測定之頻率，進一步之限制條件係必須的。
再者，數位鎖相迴路裝置300A可進一步設計一偏移信號產生電路來設定來自數位控制振盪器330之輸出時脈之頻率。在另一實施例中，請參照第3B圖，相較於數位鎖相迴路裝置300A，數位鎖相迴路裝置300B更包括偏移信號產生電路340以及加法器350。於此，偏移信號產生電路340提供一輔助頻率迴路，以設定來自數位控制振盪器330之輸出時脈之頻率。偏移信號產生電路340連接在 數位控制振盪器330的輸出和加法器350的輸入之間。加法器350的另一輸入連接至數位迴路濾波器320，以及加法器350的輸出連接至數位控制振盪器330。
數位控制振盪器330的輸出回授至偏移信號產生電路340。偏移信號產生電路340接收參考時脈及輸出時脈，並根據相對於參考時脈頻率之輸出時脈之頻率誤差來產生一偏移信號C0。並且，由加法器350將偏移信號C0加入至控制信號C(控制信號C係產生自數位迴路濾波器320)中，藉以產生用於控制數位控制振盪器330之偏移控制信號C’。
於一些實施例中，偏移信號產生電路340包含頻率偵測器341及輔助數位迴路濾波器342。頻率偵測器341連接在類比數位轉換器310和輔助數位迴路濾波器342之間，並且數位控制振盪器330的輸出回授至頻率偵測器341。輔助數位迴路濾波器342連接在頻率偵測器341和加法器350之間。
頻率偵測器341用以接收參考時脈及輸出時脈並輸出代表輸出時脈之頻率誤差的數位信號E。輔助數位迴路濾波器342用以接收數位信號E並輸出偏移信號C0。
在一實施例中，頻率偵測器341可為一頻率計數器，並且此頻率計數器用以利用輸出時脈來取樣及計數參考時脈。於參考時脈之上升邊緣，除非偵測到參考時脈之低至高轉變，否則計數值增大。當偵測到參考時脈之低至高轉變時，鎖止計數值且重置計數器並再次重新開始計數。其中，鎖止值代表輸出時脈與參考時脈 之比值的檢測。舉例來說，若是參考時脈之頻率為25MHz並且期望之輸出時脈之頻率為2 GHz，則理想地，頻率計數器需於參考時脈之兩相鄰之低至高轉變之間計算到80(即，2GHz/25MHz=80)。若是鎖止後的計數值不同於理想值80的話，則指示出輸出時脈之頻率誤差。將理想值減去鎖止後的計數值，則得到代表輸出時脈之頻率與目標輸出頻率之間的差的數位信號E。在一實施例中，輔助數位迴路濾波器342係由下列z-轉換描述式所表示：C0(z)=[K’ p z -1+K’ i z -1/(1-z -1)]E(z) (2)
其中，K’ p 及K’ i 為兩迴路參數，並且此兩迴路參數係由電路設計者所決定。
在一些實施例中，輔助數位迴路濾波器342可包含一數位積分器。於此，數位積分器電性連接在頻率偵測器341和加法器350之間，並且此數位積分器可實現上述式2之z-轉換運算。
在一實施例中，於初始頻率擷取階段(初始階段)，啟動偏移信號產生電路340並且忽略來自數位迴路濾波器320之控制信號(即有效地強制為零)，以致使讓偏移信號產生電路340僅建立偏移信號C0，以確保輸出時脈之頻率約等於目標頻率。在輸出時脈之頻率約等於目標頻率後，偏移信號產生電路340停止運作、凍結偏移信號C0的值，並且以閉迴路方式調整控制信號C以使輸出時脈之時序追蹤參考時脈之時序。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神 所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧數位鎖相迴路裝置
110‧‧‧時間數位轉換器
120‧‧‧數位迴路濾波器
130‧‧‧數位控制振盪器
140‧‧‧除N電路
201‧‧‧第二位準
202‧‧‧第一位準
203‧‧‧第二位準
204‧‧‧第一位準
210‧‧‧跳脫點
220‧‧‧跳脫點
230‧‧‧時序瞬間
240‧‧‧時序瞬間
250‧‧‧取樣點
300A‧‧‧數位鎖相迴路裝置
300B‧‧‧數位鎖相迴路裝置
310‧‧‧類比數位轉換器
320‧‧‧數位迴路濾波器
330‧‧‧數位控制振盪器
340‧‧‧偏移信號產生電路
341‧‧‧頻率偵測器
342‧‧‧輔助數位迴路濾波器
350‧‧‧加法器
V‧‧‧取樣電壓
△‧‧‧時序差
D‧‧‧數位信號
C‧‧‧控制信號
C’‧‧‧偏移控制信號
C0‧‧‧偏移信號
E‧‧‧數位信號
Σ‧‧‧加法器
第1圖為習知技藝之數位鎖相迴路裝置之功能方塊圖。
第2圖為數位鎖相迴路裝置之示範時序示意圖。
第3A圖為依照本發明一實施例之數位鎖相迴路裝置之功能方塊圖。
第3B圖為依照本發明另一實施例之數位鎖相迴路裝置之功能方塊圖。
300A‧‧‧數位鎖相迴路裝置
310‧‧‧類比數位轉換器
320‧‧‧數位迴路濾波器
330‧‧‧數位控制振盪器
D‧‧‧數位信號
C‧‧‧控制信號

Claims (18)

  1. 一種數位鎖相迴路裝置，包含：一類比數位轉換器，依據由一參考時脈所定義之一時序將一輸出時脈轉換為一第一數位信號；一第一數位迴路濾波器，接收該第一數位信號並輸出一控制信號；一偏移信號產生電路，接收該參考時脈及該輸出時脈，以及根據相對於該參考時脈頻率之該輸出時脈之一頻率誤差來輸出一偏移信號；一加法器，加總該控制信號及該偏移信號來產生一偏移控制信號；及一數位控制振盪器，依據該偏移控制信號輸出一輸出時脈。
  2. 如請求項1所述之數位鎖相迴路裝置，其中該偏移信號產生電路包含：一頻率偵測器，接收該參考時脈及該輸出時脈並輸出一第二數位信號，該第二數位信號代表該輸出時脈之該頻率誤差；及一第二數位迴路濾波器，接收該第二數位信號並輸出該偏移信號。
  3. 如請求項2所述之數位鎖相迴路裝置，其中該第二數位迴路濾波器包含一數位積分器。
  4. 如請求項2所述之數位鎖相迴路裝置，其中該頻率偵測器包含一頻率計數器。
  5. 如請求項1所述之數位鎖相迴路裝置，其中於一初始階段時，該控制信號係凍結，但該偏移信號是適應性，直到該輸出頻率之頻率實質上等於一目標頻率。
  6. 一種數位鎖相迴路裝置，包含：一類比數位轉換器，依據由一參考時脈所定義之一時序將一輸出時脈轉換為一第一數位信號；一第一數位迴路濾波器，接收該第一數位信號並輸出一控制信號；及一數位控制振盪器，依據該控制信號輸出一輸出時脈。
  7. 如請求項1或6所述之數位鎖相迴路裝置，其中該類比數位轉換器具有不超過該參考時脈之一個週期之一延遲時間。
  8. 如請求項1或6所述之數位鎖相迴路裝置，其中該第一數位迴路濾波器包含一數位積分器。
  9. 如請求項1或6所述之數位鎖相迴路裝置，其中該類比數位轉換器的一取樣頻率是不小於該輸出時脈的5倍頻率。
  10. 如請求項1或6所述之數位鎖相迴路裝置，其中該數位鎖相迴路裝置之時序差偵測係低於10ps。
  11. 一種數位鎖相迴路之方法包含：接收一參考時脈；依照該參考時脈之一時序來取樣一輸出時脈的一電壓位準；對該電壓位準執行一類比數位轉換而產生一第一數位信 號；對該第一數位信號進行濾波而產生一控制信號；根據相對於該參考時脈頻率之該輸出時脈的一頻率誤差而產生一偏移信號；加總該控制信號與該偏移信號而產生一偏移控制信號；及利用該偏移控制信號所控制之一數位控制振盪器而產生一輸出時脈。
  12. 如請求項11所述之數位鎖相迴路之方法，其中產生該偏移信號之該步驟更包含：利用該參考時脈的一參考頻率偵測該輸出時脈的頻率而產生一第二數位信號；及藉由對該第二數位信號進行濾波而產生該偏移信號。
  13. 如請求項12所述之數位鎖相迴路之方法，其中對該第二數位字進行濾波之該步驟包含執行一數位積分。
  14. 如請求項12所述之數位鎖相迴路之方法，其中偵測該輸出時脈之該頻率之該步驟包含使用一頻率計數器。
  15. 如請求項11所述之數位鎖相迴路之方法，其中於一初始階段，該控制信號係凍結，但該偏移信號具有適應性，直到該輸出頻率之頻率約等於一目標頻率。
  16. 一種數位鎖相迴路之方法包含：接收一參考時脈；依照該參考時脈之一時序來取樣一輸出時脈的一電壓位準； 對該電壓位準執行一類比數位轉換而產生一第一數位信號；對該第一數位信號進行濾波而產生一控制信號；及利用該控制信號所控制之一數位控制振盪器而產生一輸出時脈。
  17. 如請求項11或16所述之數位鎖相迴路之方法，其中該類比數位轉換具有不超過該參考時脈之一個週期之延遲時間。
  18. 如請求項11或16所述之數位鎖相迴路之方法，其中對該第一數位信號進行濾波之該步驟包含執行一數位積分。
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