TWI392237B - 時間誤差偵測裝置與其方法 - Google Patents

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Description

時間誤差偵測裝置與其方法
本發明係關於一種電子電路，特別是關於一種時間誤差偵測器。
當鎖相迴路能夠產生界限清楚的頻率時，其將為一關鍵的電路。習知技術利用一相位頻率偵測器(phase-frequency detector)與一電荷泵(charge pump)擷取一參考時脈與一振盪器時脈間之時間關係。此習知方法之本質為類比方法。然而，類比電路有其缺點，例如：易受電路影響、尺寸不易縮小等問題。
本發明闡述了一種以時間誤差偵測器為基礎之非同步計數器，該非同步計數器可利用一數位化的實施裝置取代傳統類比方式的相位頻率偵測器以及電荷泵。
本發明之一實施例揭露了一種時間誤差偵測器之裝置。該裝置接收一第一時脈，一第二時脈，以及一抖動訊號，並且產生一時間誤差。時間誤差偵測器包含有一邊緣偵測器(edge detector)、一非同步計數器(asynchronous counter)、一時間至數位轉換器(TDC)，以及一時間誤差估測器。邊緣偵測器接收第一時脈、第二時脈REFCLK、及抖動訊號，並產生一脈衝訊號、一抖動脈衝訊號、及一延遲抖動訊號。抖動訊號與第二時脈重新同步，以產生延遲抖動訊號。邊緣偵測器偵測一第二時脈的上升轉換緣，並且依據延遲抖動訊號之二進制值產生脈衝訊號與抖動脈衝訊號。非同步計數器接收第一時脈，並由邊緣偵測器接收脈衝訊號，且產生一第一數位輸出。而該第一數位輸出係在兩相鄰的脈衝訊號期間之第一時脈正緣的數量。時間至數位轉換器接收第二時脈，並由邊緣偵測器接收抖動脈衝訊號，且產生一第二數位輸出。該第二數位輸出係代表第二時脈的正緣與緊接其後之抖動脈衝訊號正緣間之時間差。時間誤差估測器係利用第一數位輸出產生一粗調時間誤差，而且也利用延遲抖動訊號與第二數位輸出產生一微調時間誤差。粗調時間誤差減去微調時間誤差即可決定時間誤差。
本發明中，揭露了數個特定的詳細說明之範例，如電子電路、元件，以及方法，以令讀者充分了解整個發明之實施例。然而，熟悉本領域之技術者將瞭解本發明並不限制於此些實施例，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
第1圖顯示本發明一實施例之數位鎖相迴路之示意圖。數位鎖相迴路(All-digital phase-locked loop)100包含有一時間誤差偵測器(Time Error Detector)110、一迴路濾波器(Loop filter)120、以及一數位控制振盪器(DCO)130。一實施例中，時間誤差偵測器110接收來自數位控制振盪器130傳輸之一第一時脈DCOCLK、一第二時脈REFCLK、及一抖動訊號(Dither signal)DS，並且產生一時間誤差TE，該時間誤差TE係代表介於第一時脈DCOCLK與一假設欲得(Fictitiously desired)時脈間的差異。該假設欲得時脈係由第二參考時脈REFCLK而得。迴路濾波器120利用時間誤差TE產生一控制訊號來調整數位控制震盪器130之振盪頻率。時間誤差偵測器110之操作方式係為了減少第一時脈與假設欲得時脈間的時間誤差。而抖動訊號DS則係為了減少或消除第一時脈之參考與分數突波(Reference and fraction spurs)。若電路不需要該抖動訊號，則可忽略抖動訊號DS或將其預設為0。
第2圖顯示本發明一實施例之時間誤差偵測器之示意圖。時間誤差偵測器110包含有一邊緣偵測器210、一非同步計數器220、一時間至數位轉換器(TDC)230、以及一時間誤差估測器240。一實施例，邊緣偵測器210接收第一時脈DCOCLK、第二時脈REFCLK、及抖動訊號DS，並產生一脈衝訊號PS、一抖動脈衝訊號DPS，以及一延遲抖動訊號DDS。邊緣偵測器210偵測第二時脈REFCLK的正緣以產生相對應的脈衝訊號PS。抖動訊號DS與第二時脈REFCLK重新同步(Re-synchronize)以成為延遲抖動訊號DDS。抖動脈衝訊號DSP係依據該延遲抖動訊號之二進制值來產生。
一實施例，非同步計數器220接收第一時脈DCOCLK與脈衝訊號PS，並產生一第一數位值CNT_VAL。其中，第一數位值CNT_VAL即為脈衝訊號PS之兩相鄰正緣期間之第一時脈的正緣數目。第一數位值CNT_VAL是用以提供給時間誤差估測器240決定一粗調的時間誤差。
一實施例中，時間至數位轉換器230接收第二時脈REFCLK與抖動脈衝訊號DPS，並且產生一第二數位值TDC_VAL。其中，第二數位值TDC_VAL係由估測第二時脈REFCLK之正緣與緊接其後之抖動脈衝訊號DPS正緣間的時間差。第二數位值TDC_VAL用以提供給時間誤差估測器240來決定一微調時間誤差。
一實施例，時間誤差估測器240接收第一數位值CNT_VAL、第二數位值TDC_VAL、延遲抖動訊號DDS、及第二時脈REFCLK，並產生時間誤差TE。時間誤差估測器240利用第一數位值CNT_VAL產生粗調時間誤差，而利用延遲抖動訊號DDS與第二數位值TDC_VAL產生微調時間誤差。粗調時間誤差減去微調時間誤差可決定出時間誤差TE。
第3A圖顯示本發明第2圖邊緣偵測器210一實施例之示意圖。一實施例中，邊緣偵測器210接收第一時脈DCOCLK、第二時脈REFCLK、及抖動訊號DS，並產生脈衝訊號PS、抖動脈衝訊號DPS，以及延遲抖動訊號DDS。第3A圖例中，邊緣偵測器210利用一正反器301、一正反器302，以及一邏輯閘303來偵測第二時脈REFCLK之正緣，並且產生相對應的脈衝訊號PS。邊緣偵測器210採用第一時脈DCOCLK作為正反器301之控制時脈，並依據此時脈取樣第二時脈REFCLK。正反器301之輸出係耦接至正反器302之資料輸入，而正反器302亦以第一時脈DCOCLK作為其控制時脈。正反器301之輸出與正反器302之反向輸出(Negated output)係經過及閘的及邏輯運算(AND)後產生脈衝訊號PS。
邊緣偵測器210更利用一正反器304將抖動訊號DS重新同步以產生延遲抖動訊號DDS。而正反器304係由第二時脈REFCLK的正緣作為其控制時脈。邊緣偵測器210也利用一正反器305、一多工器306、及一正反器307來產生延遲抖動訊號DPS。正反器301之輸出係耦接至正反器305之資料輸入，而正反器305係以第一時脈DCOCLK之負緣作為控制時脈。當延遲抖動訊號DDS是二進制0時，正反器301之輸出耦接至多工器306之輸出；當延遲抖動訊號DDS是二進制1時，則正反器305之輸出耦接至多工器306之輸出。多工器306之輸出係耦接至正反器307之資料輸入，且正反器307係以第一時脈DCOCLK之負緣作為其控制時脈。正反器307用以產生抖動脈衝訊號DPS，本實施例中，訊號抖動的數目可為第一時脈週期的一半，或為第一時脈週期的1.5倍。若延遲抖動訊號DDS是二進制0，則抖動的數目等於第一時脈週期的一半；若延遲抖動訊號DDS是二進制1，則抖動的數目即等於第一時脈週期的1.5倍。本發明中，許多不同的訊號抖動次數皆可適用於本發明各種不同的實施例，且訊號抖動訊號之數值不限於二進制，熟悉本領域者應能理解如何實施，因此不再贅述各種詳細的實施方式。另外，抖動訊號之目的之一係在於減少或消除第一時脈之參考與分數突波。
第3B圖顯示當延遲抖動訊號DDS為二進制0時之邊緣偵測器210之時序圖。第3C圖顯示當延遲抖動訊號DDS為二進制1時之邊緣偵測器210之時序圖。於圖示中，時間差TD係一介於第二時脈REFCLK正緣與緊接其後之抖動脈衝訊號DPS正緣之時間差。時間差TD包含有三個成份：第一成份td1為第二時脈REFCLK正緣與緊接其後第一時脈DCOCLK正緣之時間差，第二成份td2 為抖動量，以及第成份td3 為正反器之延遲。
第4A圖顯示本發明一實施例之非同步計數器220之示意圖。一實施例中，非同步計數器220接收第一時脈DCOCLK與脈衝訊號PS，並產生第一數位值CNT_VAL。該第一數位值CNT_VAL是介於脈衝訊號PS之兩相鄰正緣期間之第一時脈DCOCLK正緣的數目。第一數位值CNT_VAL是一多位元數位值，其位元寬度(Bit width)係取決於脈衝訊號PS之兩相鄰正緣之期間最大可能之第一時脈DCOCLK正緣數量。
第一數位值CNT_VAL之累積大小表示截至目前為止所接收的第一時脈DCOCLK正緣之總數。將累積的數值減去一預期的數值可得到一粗調時間誤差。本發明係關於，利用非同步計數器以一預設方法來估測全數位化鎖相迴路100中之時間誤差。本實例可稱為一非同步乒乓計數器(Ping-pong counter)。本發明於以下之內容揭露非同步乒乓計數器實施例的同時，熟悉本領域之技術者應可瞭解本發明內容與方法可能的各種變形或變更、且據以實施，該些變形變更之實施方式均不脫離本發明之要旨與保護範圍。
第4A圖中，非同步乒乓計數器220包含一雙漣波計數器(Dual ripple counter)400與一有限狀態機410。雙漣波計數器400包含一多工器401、一多工器402、一多工器403、一第一漣波計數器404、及一第二漣波計數器405。雙漣波計數器400可以一乒乓模式運作。每一介於脈衝訊號兩相鄰正緣的時間週期可稱為一時間間隙(time slot)。當其中一漣波計數器在目前時間間隙中接收第一時脈DCOCLK之正緣時，另一漣波計數器則用於計算先前時間間隙中之第一時脈DCOCLK的正緣數量，並且產生第一數位值CNT_VAL，反之亦然。
第4B圖顯示本發明一實施例之漣波計數器404(或405)之示意圖。漣波計數器404(或405)包含有一正反器400-0~400-(N-1)。所需要的正反器的總數(即N)可視輸入訊號CP正緣之最大可能數而定。每一正反器400具有一時脈輸入接腳、一資料輸入接腳、一輸出接腳、一反向輸出接腳、及一重置接腳。當一正反器400在其輸入接腳接收到時脈之正緣，正反器400即可在資料輸入接腳取樣出一個二進位數值並輸出至輸出接腳，而該二進位數值的反向數值(Negative value)則輸出至反向輸出接腳。一個位於重置接腳的二進位數值0可重置正反器，例如正反器400被重置後，位於其輸出接腳以及反向輸出接腳之數值將分別成為二進制0與二進位制1。正反器400-0的時脈輸入接腳由輸入訊號CP所驅動，而其他正反器之時脈輸入接腳(400-1至400-(N-1))由先前的正反器的反向輸出驅動。由於漣波計數器之特性，輸入訊號CP之正緣通過計數器時將呈現小震幅漣波震盪(Rippled)。在漣波震盪停止後，所有正反器之輸出接腳的資料代表輸入訊號CP正緣的數目。接著，當重置訊號RESET變為二進制0時，所有的正反器將會被重置。
非同步計數器220中漣波計數器之選擇係依據有限狀態機410產生之訊號SEL之二進制值而定。當訊號SEL為二進制1時，多工器401耦接第一時脈DCOCLK，且將第一時脈DCOCLK輸入至第一漣波計數器404，以作為其輸入訊號CP；而第二漣波計數器405之輸入訊號CP則通過多工器402之耦接接地端而為二進制的0。在相同的時間間隙中，第二漣波計數器405之輸出訊號Q透過多工器403耦接輸出CNT_VAL。此配置係為了使第一漣波計數器404於目前的時間間隙接收第一時脈DCOCLK，及為了使第二漣波計數器405停止接收第一時脈DCOCLK，且於先前的時間間隙中產生出第一時脈DCOCLK正緣的數目。
當訊號SEL是二進制0時，多工器402耦接第一時脈DCOCLK，且將第一時脈DCOCLK輸入至第二漣波計數器405，以作為其輸入訊號CP；而第一漣波計數器404之輸入訊號CP則經由多工器401耦接接地端而為二進制0。在相同的時間間隙中，第一漣波計數器404之輸出訊號Q經由多工器403耦接到輸出CNT_VAL。此配置係為了使第二漣波計數器405於目前的時間間隙接收第一時脈DCOCLK，及為了使第一漣波計數器404停止接收第一時脈DCOCLK，且於先前的時間間隙中產生出第一時脈DCOCLK正緣的數目。
有限狀態機410接收由邊緣偵測器210所產生之脈衝訊號PS。有限狀態機410包含有一正反器411、一正反器412、一反及閘413、及另一反及閘414。脈衝訊號PS連續地觸發正反器411。正反器411之輸出耦接至正反器412之資料輸入，其中正反器412係以第一時脈DCOCLK之負緣作為其控制時脈。正反器412的輸出接腳之二進位制資料為上述訊號SEL。由於正反器412是以第一時脈DCOCLK的負緣來控制，所以每當第一時脈DCOCLK為一個二進制0時，訊號SEL將改變其數值。如此一來，當訊號SEL轉換其數值由二進制1至0、或由二進制的0至1時，雙漣波計數器400內部的訊號網絡CP1與CP0並不會產生任何脈衝干擾。
訊號SEL切換至二進制1之前，反及閘413會產生二進制0(RESET1)以清除第一漣波計數器404的先前儲存之內容。當訊號SEL之數值變成二進制1時，第一時脈DCOCLK透過多工器401耦接至第一漣波計數器404之輸入，且第一漣波計數器404於目前時間間隙接收第一時脈DCOCLK正緣。同時，第二漣波計數器405透過多工器402耦接其輸入至二進制0以停止接收第一時脈DCOCLK的任何訊號正緣，以及透過多工器403耦接其輸出至輸出訊號CNT_VAL。
訊號SEL切換至二進制0之前，反及閘414會產生一個二進位制的0(RESET0)以清除第二漣波計數器405的先前儲存之內容。當訊號SEL數值變成二進制0時，第一時脈DCOCLK透過多工器402耦接至第二漣波計數器405的輸入，且第二漣波計數器405於目前的時間間隙接收第一時脈DCOCLK正緣。同時，第一漣波計數器404透過多工器401耦接其輸入至二進制0以停止接收第一時脈DCOCLK的任何訊號正緣，以及透過多工器403耦接其輸出至訊號CNT_VAL。
第4C圖顯示本發明之一實施例之非同步計數器220之時序圖。
一實施例中，時間至數位轉換器230接收第二時脈REFCLK與抖動脈衝訊號DPS，並產生一第二數位值TDC_VAL，該第二數位值TDC_VAL係介於第二時脈REFCLK的正緣與緊接其後之抖動脈衝訊號DPS正緣間之時間差。
第5圖顯示本發明之一實施例時間至數位轉換器230之示意圖。時間至數位轉換器230包含有複數個延遲單元501、複數個正反器502，以及一正緣偵測邏輯(正緣轉換偵測器與編碼器)503。第二時脈REFCLK通過複數個延遲單元501以產生複數個多相位時脈。每一延遲單元501具有一預先定義的(Nominal)緩衝延遲長度Δ。該複數個多相位時脈係用以於複數個正反器502中取樣抖動脈衝訊號DPS。所需要的延遲單元501與正反器502之分別之總數(即M)係依據一最大可能時間差TD而定。其中，時間差TD為第二時脈REFCLK與抖動脈衝訊號DPS之正緣數目之差。接著，將複數個正反器502之取樣結果輸入至正緣偵測邏輯503，以產生第二數位值TDC_VAL。第二數位值TDC_VAL為一多位元數位值，其位元寛度取決於第二時脈REFCLK的正緣與抖動脈衝訊號DPS正緣間的最大可能時間差TD。
正緣偵測邏輯503可採用以下演算法決定第二數位值TDC_VAL：
一實施例中，時間誤差估測器240接收延遲抖動訊號DDS、第一數位值CNT_VAL、第二數位值TDC_VAL，以及第二時脈REFCLK，並產生時間誤差TE。第6圖顯示本發明一實施例之時間誤差估測器240之示意圖。時間誤差估測器240係用以估測鎖相迴路100之時間誤差TE。時間誤差估測器240包含有一粗調時間誤差估測器600、一微調時間誤差估測器610，以及一總合器(summer)620。
粗調時間估測器600接收第一數位值CNT_VAL與第二時脈REFCLK，並產生一粗調時間誤差621。第一數位值CNT_VAL為每一時間間隙中第一時脈DCOCLK之正緣數目。一目前的時間間隙之時間誤差可以由第一數位值CNT_VAL減去一除比率(division ratio)603計算而得，此時間誤差之累積值即為粗調時間誤差621。由於粗調時間誤差621的量化區間為第一時脈的一個週期長度，所以粗調時間誤差621本質上是屬於粗調性質。粗調時間估測器600包含有一總合器601與複數個正反器602以儲存粗調時間誤差621。複數個正反器602所需的數量必須足夠大，而得以儲存粗調時間誤差621的最大值與最小值，且複數個正反器602係以第二時脈REFCLK之負緣作為其控制時脈。如此一來，第一數位值CNT_VAL將擁有足夠的時間來變為穩定。
微調時間估測器610接收延遲抖動訊號DDS、第二數位值TDC_VAL、及第二時脈REFCLK，並產生一微調時間誤差622。第二數位值TDC_VAL為於一第二時脈REFCLK之正緣與緊接其後抖動脈衝訊號DPS之正緣期間估測時間差TD所得之值。時間差TD之量測大小係有關於時間至數位轉換器230中緩衝延遲長度Δ的數目，而量測出時間差TD即可得到第二數位值TDC_VAL。而因為第二數位值TDC_VAL量化區間只有一個緩衝延遲長度Δ，所以其解析度是屬於微調性質。但第一數位值CNT_VAL係以第一時脈的週期數目來表示。一轉換增益(Conversion gain)623乘以第二數位值TDC_VAL後，可將第二數位值TDC_VAL轉換為與第一數位值CNT_VAL相同之格式。
微調時間估測器610包含有一正反器611、複數個正反器612、一乘法器613、一多工器614、及一加法器615。正反器611與複數個正反器612係以第二時脈REFCLK之負緣作為其控制時脈。如此一來，第二數位值TDC_VAL與延遲抖動訊號DDS將擁有足夠的時間變為穩定。藉由將複數個正反器612之輸出乘上乘法器613之轉換增益623，使誤差616可採用第一時脈週期之數目來表示。
依據延遲抖動訊號DDS，抖動脈衝訊號DPS於邊緣偵測器210中係被延遲一預定的延遲時間td2 。若延遲抖動訊號DDS為二進制0，則延遲量等於第一時脈週期的一半。若延遲抖動訊號DDS為二進制1，則延遲量等於第一時脈週期的1.5倍。此倍數0.5或1.5倍可由多工器614所選擇，並且於總合器615中減去誤差值616，以估測出介於第二時脈REFCLK正緣與緊接其後之第一時脈DCOCLK正緣之時間差td1。總合器615之輸出為微調時間誤差622。
總合器620係輸出時間誤差TE，其中時間誤差TE為粗調時間誤差621減去微調時間誤差622之值。
本發明中，揭露了以非同步計數器為基礎的時間誤差偵測器，以令讀者充分了解整個發明之實施例。然而，熟悉本領域之技術者將瞭解本發明並不限制於該些實施例，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。例如，上述各種延遲時間之長度、訊號延遲量與時脈週期的比例關係係可依據設計者之需求任意調整，並不限於上述說明。
100．．．全數位鎖相迴路
110．．．時間誤差偵測器
120．．．迴路濾波器
130．．．數位控制振盪器
210．．．邊緣偵測器
220．．．非同步計數器
230．．．時間至數位轉換器
240．．．時間誤差估測器
410．．．有限狀態機
306、401、402、403、614．．．多工器
404、405．．．漣波計數器
303．．．邏輯閘
301、302、304、305、307、400-0~400-(N-1)、411、412、502、602、611、612．．．正反器
413、414．．．反及閘
501．．．延遲單元
503．．．正緣偵測邏輯
600．．．粗調時間誤差估測器
610．．．微調時間誤差估測器
601、615、620．．．總合器
613．．．乘法器
第1圖顯示本發明一實施例之數位化鎖相迴路之示意圖。
第2圖顯示本發明一實施例之時間誤差偵測器之示意圖。
第3A圖顯示本發明第2圖邊緣偵測器一實施例之示意圖。
第3B圖顯示一當延遲抖動訊號為一個二進制的0時之第3A圖之邊緣偵測器時序圖。
第3C圖顯示一當延遲抖動訊號為一個二進制的1時之第3A圖之邊緣偵測器時序圖。
第4A圖顯示本發明一實施例之非同步計數器之示意圖。
第4B圖顯示本發明一實施例之漣波計數器之示意圖。
第4C圖顯示本發明之一實施例之非同步計數器之時序圖。
第5圖顯示本發明之一實施例時間至數位轉換器之示意圖。
第6圖顯示本發明一實施例之時間誤差估測器之示意圖。
100．．．數位鎖相迴路
110．．．時間誤差偵測器
120．．．迴路濾波器
130．．．數位控制振盪器

Claims (24)

  1. 一種用以預估一第一時脈訊號與一第二時脈訊號間之時間差之裝置，用以接收一第一時脈訊號與一第二時脈訊號，且輸出一數位碼，該裝置包含有：一取樣電路，係用以利用第一時脈訊號取樣第二時脈訊號，以產生一第一中介時脈訊號與一第二中介時脈訊號；一非同步計數器，用以輸出一第一中介碼，該第一中介碼用以表示於一個由該第一中介時脈訊號所定義的期間內該第一時脈訊號的時脈邊緣之數目；一時間至數位轉換器，用以輸出一第二中介碼，該第二中介碼用以表示該第二中介時脈訊號與第二時脈訊號之時間關係；以及一處理器，依據該第一中介碼與該第二中介碼之加權總合(Weighted sum)產生該數位碼。
  2. 如申請專利範圍第1項所述之裝置，其中該第一中介時脈訊號與該第二中介時脈之時間關係係由一抖動訊號所控制。
  3. 如申請專利範圍第2項所述之裝置，其中該第一中介訊號與該第二中介訊號間之時間差實質上為該第一時脈訊號週期之一半或一點五倍。
  4. 如申請專利範圍第2項所述之裝置，其中在該抖動訊號為一第一數值時之該第二中介訊號與該抖動訊號為一第二數值時之該第二中介訊號間的時間差實質上為該第一時脈訊號的一週期。
  5. 如申請專利範圍第1項所述之裝置，其中該處理器係依據該第二時脈訊號之時序運作。
  6. 如申請專利範圍第1項所述之裝置，其中該取樣電路包含有至少一正反器，該正反器係由該第一時脈訊號之邊緣觸發。
  7. 如申請專利範圍第1項所述之裝置，其中該非同步計數器包含有兩個漣波計數器。
  8. 如申請專利範圍第7項所述之裝置，其中該非同步計數器包含有一有限狀態機。
  9. 如申請專利範圍第1項所述之裝置，其中該取樣電路包含有：一邊緣偵測電路，依據該第一時脈訊號之取樣偵測該第二時脈訊號之邊緣，以輸出該第一中介時脈訊號；以及一抖動電路，用以輸出該第二中介時脈訊號，其中該第一中介時脈訊號與該第二中介時脈訊號之時間差係由一抖動訊號所控制。
  10. 一種用以預估一第一時脈訊號與一第二時脈訊號間之時間差之方法，該方法包含有：利用該第一時脈訊號取樣該第二時脈訊號，而得以偵測該第二時脈訊號之邊緣，以產生一邊緣訊號；利用該第一時脈訊號更進一步取樣該第二時脈訊號，以產生一延遲邊緣訊號；於該邊緣訊號定義之期間內，利用一非同步計數器計數該第一時脈訊號的時脈邊緣數目，以產生一第一中介碼；利用一時間至數位轉換器產生一第二中介碼，其中該第二中介碼代表該第二時脈訊號與該延遲邊緣訊號間之時間差；以及利用該第一中介碼與該第二中介碼之加權總合產生一輸出碼。
  11. 如申請專利範圍第10項所述之方法，其中該非同步計數器包含兩個漣波計數器。
  12. 如申請專利範圍第11項所述之方法，其中該非同步計數器更包含一有限狀態機。
  13. 如申請專利範圍第10項所述之方法，其中該邊緣訊號與該延遲邊緣時脈間之時間關係係由一抖動訊號所控制。
  14. 如申請專利範圍第13項所述之方法，其中在該抖動訊號為一第一數值時之延遲邊緣訊號與在該抖動訊號為一第二數值時之延遲邊緣訊號間之時間差實質上該第一時脈訊號之一週期。
  15. 如申請專利範圍第13項所述之方法，其中該邊緣訊號與該延遲邊緣訊號間之時間差實質上為該第一時脈訊號週期之一半或一點五倍。
  16. 如申請專利範圍第10項所述之方法，其中產生該延遲邊緣訊號之步驟更包含利用一正緣觸發取樣裝置與一負緣觸發取樣裝置之組合。
  17. 如申請專利範圍第10項所述之方法，其中產生該輸出碼之步驟更包含依據該第二時脈訊號之時間來更新該輸出碼。
  18. 一種依據一輸入時脈訊號產生一輸出時脈訊號之裝置，包含有：一時間誤差偵測器，用以接收該輸入時脈訊號與一相對應於該輸出時脈訊號之一第一時脈訊號，依據該第一時脈訊號與該輸入時脈訊號計算一第一中介時脈訊號定義之一期間內該第一時脈訊號之時脈邊緣的數目、且計算一第二中介時脈訊號與該輸入時脈訊號間之時間關係，依據該時脈邊緣的數目與該時間關係產生一輸出碼；其中該輸出碼代表該輸入時脈訊號與該第一時脈訊號間的估測時間差；一迴路濾波器，耦接該時間誤差偵測器，用以接收該輸出碼以產生一控制訊號；以及一數位控制器振盪器，耦接該迴路濾波器，依據該控制訊號產生該 輸出時脈訊號。
  19. 如申請專利範圍第18項所述之裝置，時間誤差偵測器更包含有：一取樣電路，利用該第一時脈訊號取樣該輸入時脈訊號，以產生該第一中介時脈訊號與該第二中介時脈訊號；一非同步計數器係用以輸出一第一中介碼，該第一中介碼用以表示由該第一中介時脈訊號定義之一期間內該第一時脈訊號之時脈邊緣的數目；一時間至數位轉換器，用以輸出一第二中介碼，該第二中介碼用以表示該第二中介時脈訊號與該輸入時脈訊號間之時間關係；以及一邏輯電路，係用以輸出該輸出碼，該輸出碼係表示依據該第一中介碼與該第二中介碼之加權總合估測該輸入時脈訊號與該第一時脈訊號間之時間差。
  20. 如申請專利範圍第19項所述之裝置，其中該第一中介訊號與該第二中介訊號之時間差實質上為該第一時脈訊號週期之一半或一點五倍。
  21. 如申請專利範圍第19項所述之裝置，其中該第一中介時脈訊號與該第二中介時脈之時間關係係由一抖動訊號所控制。
  22. 如申請專利範圍第21項所述之裝置，其中在該抖動訊號為一第一數值時之第二中介訊號與該抖動訊號為一第二數值時之第二中介訊號間的時間差實質上為該第一時脈訊號之一週期。
  23. 如申請專利範圍第19項所述之裝置，其中該邏輯電路係依據該第一中介碼、該第二中介碼、及一抖動訊號之加權總合輸出該輸出碼。
  24. 如申請專利範圍第18項所述之裝置，其中該非同步計數器包含有兩個漣波計數器。
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