JPWO2009116296A1 - 同期制御回路、及び映像表示装置 - Google Patents

同期制御回路、及び映像表示装置

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好史 岡本
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Abstract

変調信号の包絡線信号を第１のサンプルタイミングでサンプルする第１のサンプル手段と、前記包絡線信号を第２のサンプルタイミングでサンプルする第２のサンプル手段と、前記包絡線信号を第３のサンプルタイミングでサンプルする第３のサンプル手段と、前記第１、ないし第３のサンプル手段の出力値を用いて、前記変調信号と基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差値に基づいて遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を、前記遅延制御信号に基づいて遅延させて、前記第１ないし第３のサンプルタイミングを生成する遅延生成手段と、を備えるものとし、Ｅａｒｌｙ／Ｌａｔｅ方式に比べ、同期をとるために必要な回路規模を削減することができる同期制御回路を提供する。

Description

本発明は、無線により受信した変調信号と基準クロックとの同期を確立する同期制御回路、及び該同期回路を含む映像表示装置に関するものである。
無線通信における課題の一つとして、時間同期の確立が困難なことが挙げられる。無線通信システムにおいて、受信側は、送信側から送られてきた信号からデータを抽出するが、受信信号からデータを正確に抽出するためには、送信側のクロックと受信側のクロックとで同期が取れている必要がある。
しかし、受信側には送信側のクロックの情報はなく、また、あったとしても伝送路による影響を受けた状態での信号が入力されるので、周波数，位相ともに精度よく同期を取ることは非常に困難である。
従来の同期方法の一つとして、Ｅａｒｌｙ／Ｌａｔｅ ＤＬＬ（遅延ロックトループ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）方式がある（例えば特許文献１参照）。図１０は、特許文献１に記載された受信装置の構成を示す図である。また図１１は、特許文献１における、受信信号と、同期確立のためのサンプルデータとの関係を示したものである。
上記従来の受信装置では、まず受信信号を連続で３点サンプルする。次に、１番目と３番目のサンプル値の差分を取り、その相関値を求める。その相関値が０となるようにサンプルタイミングを調整し、その相関値が０となったときに同期が確立する。このとき２番目のサンプル値は受信信号のピーク点に位置するので、その相関値を用いてデータを復調することができる。
特表２００５−５１８１１１号公報
しかしながら、従来のＥａｒｌｙ／Ｌａｔｅ ＤＬＬ方式では、同期を取るための２サンプル点間の差の相関をとるための相関回路、復調用の相関回路、及びそれぞれ計２個のＡ／Ｄ変換器が必要であったため、回路規模が大きく消費電力も大きいという課題があった。
本発明は、上記課題を解決するためになされたものであり、従来のＥａｒｌｙ／Ｌａｔｅ方式に比べ、送信側のクロックと受信側のクロックの同期をとるために必要な回路の規模、及び消費電力を削減することができる同期制御回路を提供することを目的とする。
また、送信側のクロックと受信側のクロックの同期をとるために必要な回路の規模、及び消費電力を削減することができる映像表示装置を提供することを目的とする。
上記課題を解決するために、本発明の請求項１に係る同期制御回路は、変調信号の包絡線信号と、基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１のサンプル手段と、前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する第２のサンプル手段と、前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第３のサンプル手段と、前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に基づいて遅延させて、前記第１、第２、及び第３のサンプルタイミングを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項２に係る同期制御回路は、請求項１に記載の同期制御回路において、前記位相誤差算出手段は、連続する第１、第２、及び第３のサンプル値のうちの前記第１、及び第３のサンプル値を用いて前記包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該包絡線信号の立ち上がり、あるいは立ち下がりを検出したときの前記第２のサンプル値を用いて位相誤差値を算出し、前記遅延制御手段は、前記位相誤差値が０となるように前記遅延制御信号を生成することを特徴とする。
また、本発明の請求項３に係る同期制御回路は、請求項１または２に記載の同期制御回路において、前記遅延生成手段は、外部入力した基準クロック信号を前記遅延制御信号に応じて遅延させて、前記第１のサンプルタイミングを生成する第１の遅延手段と、前記第１の遅延手段の出力を所定量遅延させて前記第２のサンプルタイミングを生成する第２の遅延手段と、前記第２の遅延手段の出力を所定量遅延させて前記第３のサンプルタイミングを生成する第３の遅延手段と、よりなることを特徴とする。
また、本発明の請求項４に係る同期制御回路は、請求項１ないし３のいずれかに記載の同期制御回路において、前記第１、及び第３のサンプル手段は、２値または３値の比較器であり、前記第２のサンプル手段は、２ビット以上のＡ／Ｄ変換器であることを特徴とする。
また、本発明の請求項５に係る同期制御回路は、請求項１ないし４のいずれかに記載の同期制御回路において、前記第１のサンプル値、または前記第３のサンプル値のいずれかを復調データとして用いることを特徴とする。
また、本発明の請求項６に係る同期制御回路は、変調信号の包絡線信号と基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、前記包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、外部入力した前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項７に係る同期制御回路は、請求項６に記載の同期制御回路において、前記Ｔ／Ｄ変換手段は、前記変調信号の包絡線信号を入力とする多段の遅延手段と、前記多段の遅延手段の各出力値をサンプルクロックでサンプルする複数のサンプル手段と、を有することを特徴とする。
また、本発明の請求項８に係る同期制御回路は、請求項７に記載の同期制御回路において、前記複数のサンプル手段は、前記多段の遅延手段の各出力値を二値でサンプルするものであり、前記遅延制御手段は、前記複数のサンプル手段のおのおのでサンプルされた二値のそれぞれの個数の差が一定値以下となるように前記遅延制御信号を生成することを特徴とする。
また、本発明の請求項９に係る映像表示装置は、変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号のタイミング同期を行う同期制御回路とを備える無線受信装置、及び、前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、前記同期制御回路は、前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１のサンプル手段と、前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する第２のサンプル手段と、前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第３のサンプル手段と、前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記第１、第２、及び前記第３のサンプルタイミングを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項１０に係る映像表示装置は、変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路と、を備える無線受信装置、及び、前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、前記同期制御回路は、前記変調信号の包絡線信号を入力とし、該包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備えることを特徴とする。
本発明の同期制御回路によれば、所定のしきい値を持つ比較器２個と、位相誤差値を算出するＡ／Ｄ変換器の出力より、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該検出時の同期ずれ量に基づいて、前記比較器、及びＡ／Ｄ変換器の出力値をサンプルするサンプルクロックの位相を適応的に制御するようにしたので、複数のＡ／Ｄ変換器を用いることなく、受信信号と基準クロックとのタイミング同期を取ることができ、これにより、同期タイミングを取るために必要な回路規模を縮小することができ、必要な消費電力を抑えることが可能となる。
また、本発明の同期制御回路によれば、Ｔ／Ｄ変換器を用いて、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、サンプルクロックの中央付近に包絡線信号の立ち上がり、あるいは立ち下がりが来るようにサンプルクロックの位相を適応的に制御するようにしたので、受信信号と基準クロックとのタイミング同期を取るために必要な回路規模を縮小することができ、必要な消費電力を抑えることが可能となる。
特に、Ａ／Ｄ変換器を用いることなく受信信号と基準クロックとのタイミング同期をとることができるので、タイミング同期を得るために必要な回路規模、及び消費電力をより縮小することが可能となる。
また、本発明による同期制御回路を、外部機器とのデータ伝送を無線により行う映像表示装置に用いることで、映像表示装置の回路規模、及び消費電力を抑えることが可能となる。
図１は、本発明の実施の形態１における位相制御回路の構成を説明するための図である。 図２は、本発明の実施の形態１におけるサンプルタイミングを説明するための図である。 図３は、本発明の実施の形態１における位相誤差値を説明するための図である。 図４は、本発明の実施の形態１における位相誤差算出回路、及び遅延制御回路の構成を説明するための図である。 図５は、本発明の実施の形態１における遅延生成回路の構成を説明するための図である。 図６は、本発明の実施の形態２における位相制御回路の構成を説明するための図である。 図７は、本発明の実施の形態２におけるサンプルタイミングを説明するための図である。 図８は、本発明の実施の形態２における位相誤差算出回路、及び遅延制御回路を説明するための図である。 図９は、本発明の位相制御回路を搭載する無線受信装置を備えた映像表示装置の全体概略構成を示す図である。 図１０は、従来の受信装置の構成を示す図である。 図１１は、従来の受信装置のサンプルタイミングを説明するための図である。
符号の説明
１００，２００ 無線受信装置
１０１ 入力信号
１０２ 包絡線信号
１０３ 第１のサンプル値
１０４ 第２のサンプル値
１０５ 第３のサンプル値
１０６，１０９ 比較器
１０７，１１０，１２６，２０４，２１２−１〜２１２−ｍ Ｄフリップフロップ
１１１ 検波回路
１１２，２０２ 位相誤差算出回路
１１３，２０３ 遅延制御回路
１１４ 基準クロック回路
１１５，１１６，１１７，２１１−１〜２１１−ｍ 遅延生成回路
１２１，１２２ 乗算器
１２３，１３２ マルチプレクサ
１２４ ゲインアンプ
１２５ 加算器
１３１ デコード回路
１３３−１〜１３３−ｎ 遅延回路
２０１ Ｔ／Ｄ変換器
２２１，２２２ カウンタ
２２３ 減算器
３００ 映像表示装置
３０１ デジタルカメラ
３０２ ＬＳＩ
３０３ ディスプレイ端末
３０４，３０５ アンテナ
３１０，３１１ ＤＳＰ
３１２ ＣＰＵ
３１３ メモリ
ＣＬＫ 基準クロック
ＣＫＡ，ＣＫＢ，ＣＫＣ サンプルクロック
（実施の形態１）
図１は、本発明の実施の形態１に係る同期制御回路１１８を搭載した無線受信装置の構成を表す図である。
無線受信装置１００は、検波回路１１１、同期制御回路１１８、及び、クロック１１４を備える。
検波回路１１１は、搬送波にデータを重畳した変調信号から包絡線信号１０２を検波するものであり、一般的には、低ノイズアンプやミキサ、あるいは妨害波やイメージ信号を除去するためのフィルタで構成されている。その構成要素であるアンプ、ミキサやフィルタ回路の特性や配置は取り扱う情報によって異なる。これらの詳細については、ここでは特に図示しない。
同期制御回路１１８は、比較器１０６，１０９、Ｄフリップフロップ１０７，１１０、Ａ／Ｄ変換器１０８、位相誤差算出回路１１２、遅延制御回路１１３、遅延生成回路１１５，１１６，１１７を有する。また、クロック１１４は、基準クロックＣＬＫよりなる。
比較器１０６，１０９は、検波回路１１１で検波された包絡線信号１０２と、所定のしきい値とを比較して、その結果を２値、あるいは３値で出力するものである。その出力は例えば２値であれば、０と１、あるいは−１と＋１とであり、３値の場合は、−１，０，＋１である。本実施の形態１では、説明を容易にするために−１と＋１の２値を取るものとする。所定のしきい値の設定方法についてはここでは図示していないが、例えば、外部あるいは内部のマイコンやシーケンサによって可変に設定できるものとする。
Ｄフリップフロップ１０７，１１０は、比較器１０６，１０９のそれぞれの出力を、サンプルクロックＣＫＡ，ＣＫＣによって保持するものであり、比較器１０６，１０９の出力が２値である場合は、１ビット、３値である場合は、２ビットである。
上記同期制御回路１１８の出力信号は、比較器１０６の出力が２値の場合は、図１に示すように、Ｄフリップフロップ１０７の出力とする。なお、比較器１０６の出力が３値の場合は、ここでは図示していないが、比較器１０６の出力が＋１、もしくは−１のときは、そのまま出力し、０の場合は、該比較を構成するＡ／Ｄ変換器の出力の最上位ビットの値によって、＋１、もしくは−１を出力することとする。
なお、同期制御回路１１８の出力信号には、Ｄフリップフロップ１１０の出力を用いてもよく、この場合においても、比較器１０９、及びＤフリップフロップ１１０の動作は、上述した比較器１０６、及びＤフリップフロップ１０７の動作と同様である。
Ａ／Ｄ変換器１０８は、アナログ信号である包絡線信号１０２を、サンプルクロックＣＫＢによってデジタル信号に変換するものであり、出力ビット幅は２ビット以上とする。
位相誤差算出回路１１２は、Ｄフリップフロップ１０７，１１０の出力であるサンプル値１０３，１０５、及びＡ／Ｄ変換器１０８の出力であるサンプル値１０４を入力し、遅延制御回路１１３を制御する位相誤差値を算出するものである。
遅延制御回路１１３は、位相誤差算出回路１１２の出力に基づいて、遅延生成回路１１５における遅延量を制御する遅延制御信号を生成するものである。
遅延生成回路１１５は、クロック１１４より出力されるクロックＣＬＫを入力とし、遅延制御回路１１３よりの遅延制御信号に応じて、クロックＣＬＫを所定量遅延させてサンプルクロックＣＫＡを出力する。遅延生成回路１１６は、サンプルクロックＣＫＡを入力とし、サンプルクロックＣＫＡを所定量遅延させてサンプルクロックＣＫＢを出力する。遅延生成回路１１７は、サンプルクロックＣＫＢを入力とし、サンプルクロックＣＫＢを所定量遅延させてサンプルクロックＣＫＣを出力する。なお、遅延生成回路１１６、及び１１７の信号遅延量は、固定値である。
次に、本実施の形態１の同期制御回路１１８における、同期を確立するための遅延制御方法を、説明する。
同期の状態を判定するのは、包絡線信号１０２の立ち上がり、あるいは立ち下がりのときのみである。
まず、包絡線信号１０２の立ち上がり、立ち下がりの判断であるが、これは、位相誤差算出回路１１２において、サンプルクロックＣＫＡ、及びＣＫＣによるサンプル値１０３、１０５を用いて行う。比較器１０６、１０９のしきい値を中央レベルとし、それより大きいときを＋１、小さいときを−１とする。
すると、図２（ａ）ないし図２（ｃ）から分かるように、サンプル値１０３とサンプル値１０５の値が異なるとき、すなわち、一方が＋１で、他方が−１のとき、包絡線信号１０２の立ち上がり、あるいは立ち下がりが、起きていることがわかる。このとき、サンプル値１０４が中心レベルより小さいときは、サンプルタイミングが所望の同期タイミングよりも遅れている状態である（図２（ａ））。また、サンプル値１０４が中心レベルであるときは、サンプルタイミングが合っている、つまり、同期が取れている状態であり（図２（ｂ））、サンプル値１０４が中心レベルより大きいときは、サンプルタイミングが所望の同期タイミングよりも進んでいる状態である（図２（ｃ））。
次に、所望の同期タイミングからずれているときに、同期をとるための手順について、説明する。
まず、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した時のサンプル値１０４に注目する。このときのサンプル値１０４と中心レベルとの差を位相誤差値とする。
図３において、中心レベルを０とし、サンプル値１０４を−４とすると、その差−４が位相誤差値である。位相誤差値の符号がマイナスであり、このときの同期タイミングのずれは、前述のように遅れている状態であるから、位相誤差値の絶対値が大きいほど、同期タイミングのずれも大きいということがわかる。この位相誤差値をフィードバックすることで、同期タイミングのずれを修正することが可能となる。
図４に、該位相誤差算出回路１１２、及び、遅延制御回路１１３の一例を示す。
位相誤差算出回路１１２において、乗算器１２１は、サンプル値１０３と１０５を乗じるもので、ここでは立ち上がり、あるいは立ち下がりを検出している。つまりサンプル値１０３と１０５は、＋１、あるいは−１なので、乗算結果が−１のときは立ち上がり、あるいは立ち下がりであることがわかる。
マルチプレクサ１２３は、乗算器１２１の結果が−１、すなわち、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した場合は、１を、乗算器１２１の結果が＋１の場合は、０を選択するものである。
乗算器１２２は、マルチプレクサ１２３の選択結果と、サンプル値１０４とを乗じて位相誤差値として出力する。つまり、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した場合は、位相誤差値を出力し、そうでない場合は、０を出力する。
遅延制御回路１１３は、位相誤差算出回路１１２の出力をフィルタリングして、遅延制御信号を出力する。
該遅延制御回路１１３において、ゲインアンプ１２４は位相誤差算出回路１１２の出力を所定の値だけ増幅するものであり、加算器１２５、およびＤフリップフロップ１２６は、ゲインアンプ１２４の出力を累算するものである。これにより、遅延制御回路１１３は１次のＬＰＦを構成しており、位相誤差値の帯域を制限することで、急激な変動への耐性やノイズ耐性を高めている。
図５に、前記遅延制御回路１１３よりの遅延制御信号が入力され、サンプルクロックＣＫＡ、ＣＫＢ、ＣＫＣの位相を制御する、遅延生成回路１１５の一例を示す。
図５において、遅延回路１３３−１〜１３３−ｎは、同じ遅延回路である。マルチプレクサ１３２は、遅延回路１３３−１〜１３３−ｎの出力のうちの一つを選択するものであり、デコード回路１３１は、遅延制御回路１１３の出力をデコードし、マルチプレクサ１３２の入力からただ一つを選択して出力する。以下、そのデコードの方法の一例を説明する。
位相誤差値がマイナス方向に大きくなるとき、遅れている状態から同期をとるための制御としては、サンプルタイミングを早くすればよい。すなわち、遅延制御信号は遅延段数が少なくなるようにすればよいので、基準クロックＣＬＫ側の遅延回路の出力を選択する。
逆に、進んでいる状態から同期を取るためにはサンプルタイミングを遅くすればよい、すなわち、遅延制御信号は遅延段数が多くなるようにすればよいので、サンプルクロックＣＫＡ側の遅延回路の出力を選択する。
つまり、同期が取れている状態のとき、多段の遅延回路のうち、中央の段数に位置する遅延回路の出力を選択するようにデコード回路１３１を構成する。もちろん、回路や動作環境のばらつきを考えたデコード回路構成にすればよいのはいうまでもない。
遅延生成回路１１５で生成されたサンプルクロックＣＫＡは、その後遅延生成回路１１６に入力し、遅延生成回路１１６により所定量遅延されてサンプルクロックＣＫＢとして出力され、さらにサンプルクロックＣＫＢは、遅延生成回路１１７に入力し、遅延生成回路１１７により所定量遅延されて、サンプルクロックＣＫＣとして出力される。
これ以降、サンプルクロックＣＫＡ、ＣＫＢ、ＣＫＣに対する上述したフィードバック制御が行われ、Ｄフリップフロップ１０７で保持された値が、復調信号として順次出力される。なお、上述したように、復調信号は、Ｄフリップフロップ１１０の出力サンプル値１０５としてもよい。
以上のように、本実施の形態１による同期制御回路によれば、所定のしきい値を持つ比較器２個と、位相誤差値を算出するＡ／Ｄ変換器の出力を用いて、それぞれの出力値をサンプルするサンプルクロックの位相を適応的に制御するようにした、すなわち、該比較器２個の出力より、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該検出時の上記Ａ／Ｄ変換器の出力の同期ずれ量に応じて、前記比較器、及びＡ／Ｄ変換器のサンプルクロックの位相を進める、あるいは遅らせるようにしたので、複数のＡ／Ｄ変換器を用いることなく、位相引き込みやトラッキングを短時間で行うことができる。
かつこれにより、タイミング同期を取るために必要な回路規模を縮小することができ、かつ、消費電力を抑えることが可能となる。
なお、入力信号１０１の帯域は特に限定されるものではなく、一般的な情報通信機器の無線通信で使用される帯域のものから、６０ＧＨｚ程のいわゆるミリ波帯のものまで、本発明による同期制御回路１１８で処理することができる。
また、包絡線信号１０２の立ち上がり、立ち下がりを検出する方法はここで開示されたものには限定されず、例えば、二値化されたサンプル値が０と１の場合には、論理積回路を使えば容易に実現できる。また、位相誤差算出回路１１２の出力のフィルタリングは、他の周波数特性をもつデジタルフィルタを用いても良く、受信信号の帯域や変調方式などによって適切なものを選択すればよい。
（実施の形態２）
次に、本発明の実施の形態２による同期制御回路２０５について、説明する。
図６は、本発明の実施の形態２による同期制御回路２０５を有する無線受信装置の構成図を示す。図６において、図１と同一符号は、同一の構成要素を示す。
図６において、同期制御回路２０５は、Ｔ／Ｄ変換器２０１、遅延制御回路２０３、遅延生成回路１１５、及び、Ｄフリップフロップ２０４を備える。
Ｔ／Ｄ変換器２０１は、時間をデジタル信号に変換するものであり、遅延回路２１１−１〜２１１−ｍ、Ｄフリップフロップ２１２−１〜２１２−ｍ、及び位相誤差算出回路２０２よりなる。
遅延回路２１１−１〜２１１−ｍは、所定の遅延時間を有する同じ回路であり、縦続接続されている。遅延回路２１１−１〜２１１−ｍのそれぞれの出力は、Ｄフリップフロップ２１２−１〜２１２−ｍのそれぞれの入力に接続されており、Ｄフリップフロップ２１２−１〜２１２−ｍのサンプルクロックは、遅延生成回路１１５から供給される。これらＤフリップフロップ２１２−１〜２１２−ｍの出力は、位相誤差算出回路２０２に入力され、該位相誤差算出回路２０２にて、包絡線信号１０２と、サンプルクロックＣＫＤとの位相誤差値が算出される。
図７は、包絡線信号１０２と、サンプルクロックＣＫＤとの関係を示す図である。Ｄフリップフロップ２１２−１〜２１２−ｍは、サンプルクロックＣＫＤの立ち上がりで包絡線信号１０２をキャプチャする場合、実際には、包絡線信号１０２が遅延回路２１１−１〜２１１−ｍを通ることで包絡線信号１０２が遅延し、その結果が、Ｄフリップフロップ２１２−１〜２１２−ｍでサンプルされるが、図７では等価的にサンプルタイミングを遅延させて示している。
図７のようなサンプルクロックＣＫＤと、包絡線信号１０２とのタイミング関係がある場合、包絡線信号１０２の中心レベルを、遅延回路２１１−１〜２１１−ｍのしきい値とすると、Ｄフリップフロップ２１２−１〜２１２−ｍには、図７で示すように、０と１が格納されることになる。
図８に、このＤフリップフロップ２１２−１〜２１２−ｍの出力値を用いて位相誤差値を算出する位相誤差算出回路２０２、及び該位相誤差算出回路２０２の出力２０２ａより遅延制御信号２０３ａを生成する遅延制御回路２０３の構成を示す。
位相誤差算出回路２０２は、Ｄフリップフロップ２１２−１〜２１２−ｍが保持する、０の個数をカウントするカウンタ２２１と、１の個数をカウントするカウンタ２２２、及び、カウンタ２２１の出力値とカウンタ２２２の出力値との差分を算出する減算器２２３とで構成される。
遅延制御回路２０３は、差分判定回路２２４と、上記実施の形態１における遅延制御回路１１３と同じ構成のデジタルフィルタとで構成されている。製造時のばらつきや温度、電源電圧といった動作時のばらつきを考慮すると、０の個数と１の個数の差の絶対値がある一定値以下となるように制御することが好ましい。そこで、差分判定回路２２４で、Ｄフリップフロップ２１２−１〜２１２−ｍの各段の出力の０の個数と、１の個数の差の絶対値がある一定値以下の場合は、位相誤差値として０を出力し、それ以外のときは、その個数の差より所定の値だけ引いた値を位相誤差値とする。
ここで、同期が取れているというのは、０の個数と、１の個数が同等になったとき、すなわち、差分判定回路２２４の出力が、０になったときである。つまり、図７でいうと、サンプルクロックのＬ区間の中央付近に包絡線信号１０２の立ち上がり、あるいは立ち下がりがくるようにサンプルクロックを調整することであり、すなわち、遅延生成回路１１５の遅延時間を調整することである。そうすることで、サンプルクロックの立ち上がり時には包絡線信号１０２の遷移状態がくることはなく、包絡線信号１０２のピーク点付近をサンプルすることになり、復調データを安定してキャプチャすることができる。
０の個数が多いときは、包絡線信号１０２の立ち上がり、立ち下がりと、サンプルクロックの立ち上がりとの間の時間間隔が短いということになるので、遅延生成回路１１５の遅延時間を大きくするように制御する。一方、１の個数が多いときには、包絡線信号１０２の立ち上がり、立ち下がりと、サンプルクロックの立ち上がりとの間の時間間隔が長いということになるので、遅延生成回路１１５の遅延時間を小さくするように制御する。
具体的には、減算器２２３は、カウンタ２２１の出力値からカウンタ２２２の出力値を引く。つまり、０が多いときは、減算器２２３の出力はプラスであり、１が多いときはマイナスである。デコード回路１３１は、前述のように、上記遅延制御回路２０３を経た遅延制御信号２０３ａがプラスのときは、遅延回路２１１−１〜２１１−ｍのうちの、出力側の遅延回路を選択するように、マイナスのときは、入力側の遅延回路を選択するように動作する。
その後、Ｄフリップフロップ２０４において、包絡線信号１０２が、遅延生成回路１１５より出力されるサンプルクロックＣＫＤによりサンプルされ、該サンプル値が、復調信号２０５ａとして出力される。
以上のように、本実施の形態２による同期制御回路によれば、Ｔ／Ｄ変換器を用いて、出力値をサンプルするサンプルクロックの位相を適応的に制御するようにしたので、複数のＡ／Ｄ変換器を用いることなく、位相の引き込みやトラッキングを短時間で実行することができる効果が得られる。
かつこれにより、タイミング同期を取るために必要な回路規模を縮小することができ、かつ、消費電力を抑えることが可能となる。
（実施の形態３）
図９は、上記で説明した実施の形態１、または２の同期制御回路を搭載した無線受信装置を内蔵するＬＳＩを含んだ、本発明の実施の形態３による映像表示装置３００の構成を示す図である。
次に、本発明の実施の形態３による映像表示装置３００について、説明する。
図９において、３０１は、本映像表示装置３００にデータを送信するデジタルカメラである。
上述したように、本実施の形態３の映像表示装置３００は、ＬＳＩ３０２と、ディスプレイ端末３０３とを備えるものであり、上記ＬＳＩ３０２は、デジタルカメラ３０１などから無線で送信された波形を用いて、検波、波形等化、誤り訂正、制御、変調、復号、及びデータ抽出などを行う信号処理回路を含むものであり、無線受信装置１００はデジタルカメラ３０１より無線で送信された変調信号の波形を検波しデータを抽出する。ＤＳＰ３１０は、波形等化、誤り訂正、制御、変調、復号、及びデータ抽出などを行う。ＤＳＰ３１１は、映像のノイズ除去やホワイトバランス調整、ガンマ補正処理など、あるいは音声のノイズ除去やサラウンド処理などを実行し、外部出力とのインタフェースをもつ。ＣＰＵ３１２はＬＳＩ全体の制御を行う。また、メモリ３１３は、プログラムやデータを格納する。
また、上記ディスプレイ端末３０３は、上記ＬＳＩ３０２から出力された復号再生信号に基づいて、アナログ値又はデジタル値の音声データを発音するとともに、映像データを表示するものである。
本発明に係る同期制御回路を搭載した無線受信装置１００を映像表示装置３００に使用することで、以下の効果を得ることができる。
すなわち、デジタルカメラ３０１は、コンパクトタイプのものでも画素数は１０００万画素を越えるものがあり、写真１枚あたりに必要なデータ容量は数ＭＢ〜数十ＭＢ超である。それを何十枚も伝送するためにストレージメディア、あるいはケーブルを介して行っているが、これを無線で伝送すれば、データ伝送の取り扱いが容易になり、接続ということを意識することなく、映像データをディスプレイ端末に表示できるようになる。
そして、データを無線で受信する機能を１つのＬＳＩに統合する場合、回路規模が小さいこと、及び大量のデータの受信を高速に処理するために、同期の引き込みや、トラッキングを短時間に行えることが重要である。上記実施の形態１または２による同期制御回路を搭載する無線受信装置を用いることで、同期の引き込みやトラッキングを短時間に行うことが可能となり、さらには、回路規模や消費電力の縮小を図ることが可能となる。
なお、本発明に係る同期制御回路を搭載した無線受信装置は、映像表示装置３００に限らず、携帯電話や、ポータブルオーディオプレーヤなどの携帯端末におけるデータ伝送にも使用することが可能である。
本発明による同期制御回路、およびこれを搭載した映像表示装置によれば、データを無線受信するデータ受信端末の回路規模、および消費電力を低減することができる点において有用である。
本発明は、無線により受信した変調信号と基準クロックとの同期を確立する同期制御回路、及び該同期回路を含む映像表示装置に関するものである。
無線通信における課題の一つとして、時間同期の確立が困難なことが挙げられる。無線通信システムにおいて、受信側は、送信側から送られてきた信号からデータを抽出するが、受信信号からデータを正確に抽出するためには、送信側のクロックと受信側のクロックとで同期が取れている必要がある。
しかし、受信側には送信側のクロックの情報はなく、また、あったとしても伝送路による影響を受けた状態での信号が入力されるので、周波数，位相ともに精度よく同期を取ることは非常に困難である。
従来の同期方法の一つとして、Ｅａｒｌｙ／Ｌａｔｅ ＤＬＬ（遅延ロックトループ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）方式がある（例えば特許文献１参照）。図１０は、特許文献１に記載された受信装置の構成を示す図である。また図１１は、特許文献１における、受信信号と、同期確立のためのサンプルデータとの関係を示したものである。
上記従来の受信装置では、まず受信信号を連続で３点サンプルする。次に、１番目と３番目のサンプル値の差分を取り、その相関値を求める。その相関値が０となるようにサンプルタイミングを調整し、その相関値が０となったときに同期が確立する。このとき２番目のサンプル値は受信信号のピーク点に位置するので、その相関値を用いてデータを復調することができる。
特表２００５−５１８１１１号公報
しかしながら、従来のＥａｒｌｙ／Ｌａｔｅ ＤＬＬ方式では、同期を取るための２サンプル点間の差の相関をとるための相関回路、復調用の相関回路、及びそれぞれ計２個のＡ／Ｄ変換器が必要であったため、回路規模が大きく消費電力も大きいという課題があった。
本発明は、上記課題を解決するためになされたものであり、従来のＥａｒｌｙ／Ｌａｔｅ方式に比べ、送信側のクロックと受信側のクロックの同期をとるために必要な回路の規模、及び消費電力を削減することができる同期制御回路を提供することを目的とする。
また、送信側のクロックと受信側のクロックの同期をとるために必要な回路の規模、及び消費電力を削減することができる映像表示装置を提供することを目的とする。
上記課題を解決するために、本発明の請求項１に係る同期制御回路は、変調信号の包絡線信号と、基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１の２値または３値の比較器と、前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する２ビット以上のＡ／Ｄ変換器と、前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第２の２値または３値の比較器と、前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に基づいて遅延させて、前記第１、第２、及び第３のサンプルタイミングを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項２に係る同期制御回路は、請求項１に記載の同期制御回路において、前記位相誤差算出手段は、連続する第１、第２、及び第３のサンプル値のうちの前記第１、及び第３のサンプル値を用いて前記包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該包絡線信号の立ち上がり、あるいは立ち下がりを検出したときの前記第２のサンプル値を用いて位相誤差値を算出し、前記遅延制御手段は、前記位相誤差値が０となるように前記遅延制御信号を生成することを特徴とする。
また、本発明の請求項３に係る同期制御回路は、請求項１に記載の同期制御回路において、前記遅延生成手段は、外部入力した基準クロック信号を前記遅延制御信号に応じて遅延させて、前記第１のサンプルタイミングを生成する第１の遅延手段と、前記第１の遅延手段の出力を所定量遅延させて前記第２のサンプルタイミングを生成する第２の遅延手段と、前記第２の遅延手段の出力を所定量遅延させて前記第３のサンプルタイミングを生成する第３の遅延手段と、よりなることを特徴とする。
また、本発明の請求項４に係る同期制御回路は、請求項１に記載の同期制御回路において、前記第１のサンプル値、または前記第３のサンプル値のいずれかを復調データとして用いることを特徴とする。
また、本発明の請求項５に係る同期制御回路は、変調信号の包絡線信号と基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、前記包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、外部入力した前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項６に係る同期制御回路は、請求項５に記載の同期制御回路において、前記Ｔ／Ｄ変換手段は、前記変調信号の包絡線信号を入力とする多段の遅延手段と、前記多段の遅延手段の各出力値をサンプルクロックでサンプルする複数のサンプル手段と、を有することを特徴とする。
また、本発明の請求項７に係る同期制御回路は、請求項５に記載の同期制御回路において、前記複数のサンプル手段は、前記多段の遅延手段の各出力値を二値でサンプルするものであり、前記遅延制御手段は、前記複数のサンプル手段のおのおのでサンプルされた二値のそれぞれの個数の差が一定値以下となるように前記遅延制御信号を生成することを特徴とする。
また、本発明の請求項８に係る映像表示装置は、変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号のタイミング同期を行う同期制御回路とを備える無線受信装置、及び、前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、前記同期制御回路は、変調信号の包絡線信号と、基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１の２値または３値の比較器と、前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する２ビット以上のＡ／Ｄ変換器と、前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第２の２値または３値の比較器と、前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に基づいて遅延させて、前記第１、第２、及び第３のサンプルタイミングを生成する遅延生成手段と、を備えることを特徴とする。
また、本発明の請求項９に係る映像表示装置は、変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路と、を備える無線受信装置、及び、前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、前記同期制御回路は、前記変調信号の包絡線信号を入力とし、該包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備えることを特徴とする。
本発明の同期制御回路によれば、所定のしきい値を持つ比較器２個と、位相誤差値を算出するＡ／Ｄ変換器の出力より、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該検出時の同期ずれ量に基づいて、前記比較器、及びＡ／Ｄ変換器の出力値をサンプルするサンプルクロックの位相を適応的に制御するようにしたので、複数のＡ／Ｄ変換器を用いることなく、受信信号と基準クロックとのタイミング同期を取ることができ、これにより、同期タイミングを取るために必要な回路規模を縮小することができ、必要な消費電力を抑えることが可能となる。
また、本発明の同期制御回路によれば、Ｔ／Ｄ変換器を用いて、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、サンプルクロックの中央付近に包絡線信号の立ち上がり、あるいは立ち下がりが来るようにサンプルクロックの位相を適応的に制御するようにしたので、受信信号と基準クロックとのタイミング同期を取るために必要な回路規模を縮小することができ、必要な消費電力を抑えることが可能となる。
特に、Ａ／Ｄ変換器を用いることなく受信信号と基準クロックとのタイミング同期をとることができるので、タイミング同期を得るために必要な回路規模、及び消費電力をより縮小することが可能となる。
また、本発明による同期制御回路を、外部機器とのデータ伝送を無線により行う映像表示装置に用いることで、映像表示装置の回路規模、及び消費電力を抑えることが可能となる。
図１は、本発明の実施の形態１における位相制御回路の構成を説明するための図である。 図２は、本発明の実施の形態１におけるサンプルタイミングを説明するための図である。 図３は、本発明の実施の形態１における位相誤差値を説明するための図である。 図４は、本発明の実施の形態１における位相誤差算出回路、及び遅延制御回路の構成を説明するための図である。 図５は、本発明の実施の形態１における遅延生成回路の構成を説明するための図である。 図６は、本発明の実施の形態２における位相制御回路の構成を説明するための図である。 図７は、本発明の実施の形態２におけるサンプルタイミングを説明するための図である。 図８は、本発明の実施の形態２における位相誤差算出回路、及び遅延制御回路を説明するための図である。 図９は、本発明の位相制御回路を搭載する無線受信装置を備えた映像表示装置の全体概略構成を示す図である。 図１０は、従来の受信装置の構成を示す図である。 図１１は、従来の受信装置のサンプルタイミングを説明するための図である。
（実施の形態１）
図１は、本発明の実施の形態１に係る同期制御回路１１８を搭載した無線受信装置の構成を表す図である。
無線受信装置１００は、検波回路１１１、同期制御回路１１８、及び、クロック１１４を備える。
検波回路１１１は、搬送波にデータを重畳した変調信号から包絡線信号１０２を検波するものであり、一般的には、低ノイズアンプやミキサ、あるいは妨害波やイメージ信号を除去するためのフィルタで構成されている。その構成要素であるアンプ、ミキサやフィルタ回路の特性や配置は取り扱う情報によって異なる。これらの詳細については、ここでは特に図示しない。
同期制御回路１１８は、比較器１０６，１０９、Ｄフリップフロップ１０７，１１０、Ａ／Ｄ変換器１０８、位相誤差算出回路１１２、遅延制御回路１１３、遅延生成回路１１５，１１６，１１７を有する。また、クロック１１４は、基準クロックＣＬＫよりなる。
比較器１０６，１０９は、検波回路１１１で検波された包絡線信号１０２と、所定のしきい値とを比較して、その結果を２値、あるいは３値で出力するものである。その出力は例えば２値であれば、０と１、あるいは−１と＋１とであり、３値の場合は、−１，０，＋１である。本実施の形態１では、説明を容易にするために−１と＋１の２値を取るものとする。所定のしきい値の設定方法についてはここでは図示していないが、例えば、外部あるいは内部のマイコンやシーケンサによって可変に設定できるものとする。
Ｄフリップフロップ１０７，１１０は、比較器１０６，１０９のそれぞれの出力を、サンプルクロックＣＫＡ，ＣＫＣによって保持するものであり、比較器１０６，１０９の出力が２値である場合は、１ビット、３値である場合は、２ビットである。
上記同期制御回路１１８の出力信号は、比較器１０６の出力が２値の場合は、図１に示すように、Ｄフリップフロップ１０７の出力とする。なお、比較器１０６の出力が３値の場合は、ここでは図示していないが、比較器１０６の出力が＋１、もしくは−１のときは、そのまま出力し、０の場合は、該比較を構成するＡ／Ｄ変換器の出力の最上位ビットの値によって、＋１、もしくは−１を出力することとする。
なお、同期制御回路１１８の出力信号には、Ｄフリップフロップ１１０の出力を用いてもよく、この場合においても、比較器１０９、及びＤフリップフロップ１１０の動作は、上述した比較器１０６、及びＤフリップフロップ１０７の動作と同様である。
Ａ／Ｄ変換器１０８は、アナログ信号である包絡線信号１０２を、サンプルクロックＣＫＢによってデジタル信号に変換するものであり、出力ビット幅は２ビット以上とする。
位相誤差算出回路１１２は、Ｄフリップフロップ１０７，１１０の出力であるサンプル値１０３，１０５、及びＡ／Ｄ変換器１０８の出力であるサンプル値１０４を入力し、遅延制御回路１１３を制御する位相誤差値を算出するものである。
遅延制御回路１１３は、位相誤差算出回路１１２の出力に基づいて、遅延生成回路１１５における遅延量を制御する遅延制御信号を生成するものである。
遅延生成回路１１５は、クロック１１４より出力されるクロックＣＬＫを入力とし、遅延制御回路１１３よりの遅延制御信号に応じて、クロックＣＬＫを所定量遅延させてサンプルクロックＣＫＡを出力する。遅延生成回路１１６は、サンプルクロックＣＫＡを入力とし、サンプルクロックＣＫＡを所定量遅延させてサンプルクロックＣＫＢを出力する。遅延生成回路１１７は、サンプルクロックＣＫＢを入力とし、サンプルクロックＣＫＢを所定量遅延させてサンプルクロックＣＫＣを出力する。なお、遅延生成回路１１６、及び１１７の信号遅延量は、固定値である。
次に、本実施の形態１の同期制御回路１１８における、同期を確立するための遅延制御方法を、説明する。
同期の状態を判定するのは、包絡線信号１０２の立ち上がり、あるいは立ち下がりのときのみである。
まず、包絡線信号１０２の立ち上がり、立ち下がりの判断であるが、これは、位相誤差算出回路１１２において、サンプルクロックＣＫＡ、及びＣＫＣによるサンプル値１０３、１０５を用いて行う。比較器１０６、１０９のしきい値を中央レベルとし、それより大きいときを＋１、小さいときを−１とする。
すると、図２（ａ）ないし図２（ｃ）から分かるように、サンプル値１０３とサンプル値１０５の値が異なるとき、すなわち、一方が＋１で、他方が−１のとき、包絡線信号１０２の立ち上がり、あるいは立ち下がりが、起きていることがわかる。このとき、サンプル値１０４が中心レベルより小さいときは、サンプルタイミングが所望の同期タイミングよりも遅れている状態である（図２（ａ））。また、サンプル値１０４が中心レベルであるときは、サンプルタイミングが合っている、つまり、同期が取れている状態であり（図２（ｂ））、サンプル値１０４が中心レベルより大きいときは、サンプルタイミングが所望の同期タイミングよりも進んでいる状態である（図２（ｃ））。
次に、所望の同期タイミングからずれているときに、同期をとるための手順について、説明する。
まず、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した時のサンプル値１０４に注目する。このときのサンプル値１０４と中心レベルとの差を位相誤差値とする。
図３において、中心レベルを０とし、サンプル値１０４を−４とすると、その差−４が位相誤差値である。位相誤差値の符号がマイナスであり、このときの同期タイミングのずれは、前述のように遅れている状態であるから、位相誤差値の絶対値が大きいほど、同期タイミングのずれも大きいということがわかる。この位相誤差値をフィードバックすることで、同期タイミングのずれを修正することが可能となる。
図４に、該位相誤差算出回路１１２、及び、遅延制御回路１１３の一例を示す。
位相誤差算出回路１１２において、乗算器１２１は、サンプル値１０３と１０５を乗じるもので、ここでは立ち上がり、あるいは立ち下がりを検出している。つまりサンプル値１０３と１０５は、＋１、あるいは−１なので、乗算結果が−１のときは立ち上がり、あるいは立ち下がりであることがわかる。
マルチプレクサ１２３は、乗算器１２１の結果が−１、すなわち、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した場合は、１を、乗算器１２１の結果が＋１の場合は、０を選択するものである。
乗算器１２２は、マルチプレクサ１２３の選択結果と、サンプル値１０４とを乗じて位相誤差値として出力する。つまり、包絡線信号１０２の立ち上がり、あるいは立ち下がりを検出した場合は、位相誤差値を出力し、そうでない場合は、０を出力する。
遅延制御回路１１３は、位相誤差算出回路１１２の出力をフィルタリングして、遅延制御信号を出力する。
該遅延制御回路１１３において、ゲインアンプ１２４は位相誤差算出回路１１２の出力を所定の値だけ増幅するものであり、加算器１２５、およびＤフリップフロップ１２６は、ゲインアンプ１２４の出力を累算するものである。これにより、遅延制御回路１１３は１次のＬＰＦを構成しており、位相誤差値の帯域を制限することで、急激な変動への耐性やノイズ耐性を高めている。
図５に、前記遅延制御回路１１３よりの遅延制御信号が入力され、サンプルクロックＣＫＡ、ＣＫＢ、ＣＫＣの位相を制御する、遅延生成回路１１５の一例を示す。
図５において、遅延回路１３３−１〜１３３−ｎは、同じ遅延回路である。マルチプレクサ１３２は、遅延回路１３３−１〜１３３−ｎの出力のうちの一つを選択するものであり、デコード回路１３１は、遅延制御回路１１３の出力をデコードし、マルチプレクサ１３２の入力からただ一つを選択して出力する。以下、そのデコードの方法の一例を説明する。
位相誤差値がマイナス方向に大きくなるとき、遅れている状態から同期をとるための制御としては、サンプルタイミングを早くすればよい。すなわち、遅延制御信号は遅延段数が少なくなるようにすればよいので、基準クロックＣＬＫ側の遅延回路の出力を選択する。
逆に、進んでいる状態から同期を取るためにはサンプルタイミングを遅くすればよい、すなわち、遅延制御信号は遅延段数が多くなるようにすればよいので、サンプルクロックＣＫＡ側の遅延回路の出力を選択する。
つまり、同期が取れている状態のとき、多段の遅延回路のうち、中央の段数に位置する遅延回路の出力を選択するようにデコード回路１３１を構成する。もちろん、回路や動作環境のばらつきを考えたデコード回路構成にすればよいのはいうまでもない。
遅延生成回路１１５で生成されたサンプルクロックＣＫＡは、その後遅延生成回路１１６に入力し、遅延生成回路１１６により所定量遅延されてサンプルクロックＣＫＢとして出力され、さらにサンプルクロックＣＫＢは、遅延生成回路１１７に入力し、遅延生成回路１１７により所定量遅延されて、サンプルクロックＣＫＣとして出力される。
これ以降、サンプルクロックＣＫＡ、ＣＫＢ、ＣＫＣに対する上述したフィードバック制御が行われ、Ｄフリップフロップ１０７で保持された値が、復調信号として順次出力される。なお、上述したように、復調信号は、Ｄフリップフロップ１１０の出力サンプル値１０５としてもよい。
以上のように、本実施の形態１による同期制御回路によれば、所定のしきい値を持つ比較器２個と、位相誤差値を算出するＡ／Ｄ変換器の出力を用いて、それぞれの出力値をサンプルするサンプルクロックの位相を適応的に制御するようにした、すなわち、該比較器２個の出力より、包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該検出時の上記Ａ／Ｄ変換器の出力の同期ずれ量に応じて、前記比較器、及びＡ／Ｄ変換器のサンプルクロックの位相を進める、あるいは遅らせるようにしたので、複数のＡ／Ｄ変換器を用いることなく、位相引き込みやトラッキングを短時間で行うことができる。
かつこれにより、タイミング同期を取るために必要な回路規模を縮小することができ、かつ、消費電力を抑えることが可能となる。
なお、入力信号１０１の帯域は特に限定されるものではなく、一般的な情報通信機器の無線通信で使用される帯域のものから、６０ＧＨｚ程のいわゆるミリ波帯のものまで、本発明による同期制御回路１１８で処理することができる。
また、包絡線信号１０２の立ち上がり、立ち下がりを検出する方法はここで開示されたものには限定されず、例えば、二値化されたサンプル値が０と１の場合には、論理積回路を使えば容易に実現できる。また、位相誤差算出回路１１２の出力のフィルタリングは、他の周波数特性をもつデジタルフィルタを用いても良く、受信信号の帯域や変調方式などによって適切なものを選択すればよい。
（実施の形態２）
次に、本発明の実施の形態２による同期制御回路２０５について、説明する。
図６は、本発明の実施の形態２による同期制御回路２０５を有する無線受信装置の構成図を示す。図６において、図１と同一符号は、同一の構成要素を示す。
図６において、同期制御回路２０５は、Ｔ／Ｄ変換器２０１、遅延制御回路２０３、遅延生成回路１１５、及び、Ｄフリップフロップ２０４を備える。
Ｔ／Ｄ変換器２０１は、時間をデジタル信号に変換するものであり、遅延回路２１１−１〜２１１−ｍ、Ｄフリップフロップ２１２−１〜２１２−ｍ、及び位相誤差算出回路２０２よりなる。
遅延回路２１１−１〜２１１−ｍは、所定の遅延時間を有する同じ回路であり、縦続接続されている。遅延回路２１１−１〜２１１−ｍのそれぞれの出力は、Ｄフリップフロップ２１２−１〜２１２−ｍのそれぞれの入力に接続されており、Ｄフリップフロップ２１２−１〜２１２−ｍのサンプルクロックは、遅延生成回路１１５から供給される。これらＤフリップフロップ２１２−１〜２１２−ｍの出力は、位相誤差算出回路２０２に入力され、該位相誤差算出回路２０２にて、包絡線信号１０２と、サンプルクロックＣＫＤとの位相誤差値が算出される。
図７は、包絡線信号１０２と、サンプルクロックＣＫＤとの関係を示す図である。Ｄフリップフロップ２１２−１〜２１２−ｍは、サンプルクロックＣＫＤの立ち上がりで包絡線信号１０２をキャプチャする場合、実際には、包絡線信号１０２が遅延回路２１１−１〜２１１−ｍを通ることで包絡線信号１０２が遅延し、その結果が、Ｄフリップフロップ２１２−１〜２１２−ｍでサンプルされるが、図７では等価的にサンプルタイミングを遅延させて示している。
図７のようなサンプルクロックＣＫＤと、包絡線信号１０２とのタイミング関係がある場合、包絡線信号１０２の中心レベルを、遅延回路２１１−１〜２１１−ｍのしきい値とすると、Ｄフリップフロップ２１２−１〜２１２−ｍには、図７で示すように、０と１が格納されることになる。
図８に、このＤフリップフロップ２１２−１〜２１２−ｍの出力値を用いて位相誤差値を算出する位相誤差算出回路２０２、及び該位相誤差算出回路２０２の出力２０２ａより遅延制御信号２０３ａを生成する遅延制御回路２０３の構成を示す。
位相誤差算出回路２０２は、Ｄフリップフロップ２１２−１〜２１２−ｍが保持する、０の個数をカウントするカウンタ２２１と、１の個数をカウントするカウンタ２２２、及び、カウンタ２２１の出力値とカウンタ２２２の出力値との差分を算出する減算器２２３とで構成される。
遅延制御回路２０３は、差分判定回路２２４と、上記実施の形態１における遅延制御回路１１３と同じ構成のデジタルフィルタとで構成されている。製造時のばらつきや温度、電源電圧といった動作時のばらつきを考慮すると、０の個数と１の個数の差の絶対値がある一定値以下となるように制御することが好ましい。そこで、差分判定回路２２４で、Ｄフリップフロップ２１２−１〜２１２−ｍの各段の出力の０の個数と、１の個数の差の絶対値がある一定値以下の場合は、位相誤差値として０を出力し、それ以外のときは、その個数の差より所定の値だけ引いた値を位相誤差値とする。
ここで、同期が取れているというのは、０の個数と、１の個数が同等になったとき、すなわち、差分判定回路２２４の出力が、０になったときである。つまり、図７でいうと、サンプルクロックのＬ区間の中央付近に包絡線信号１０２の立ち上がり、あるいは立ち下がりがくるようにサンプルクロックを調整することであり、すなわち、遅延生成回路１１５の遅延時間を調整することである。そうすることで、サンプルクロックの立ち上がり時には包絡線信号１０２の遷移状態がくることはなく、包絡線信号１０２のピーク点付近をサンプルすることになり、復調データを安定してキャプチャすることができる。
０の個数が多いときは、包絡線信号１０２の立ち上がり、立ち下がりと、サンプルクロックの立ち上がりとの間の時間間隔が短いということになるので、遅延生成回路１１５の遅延時間を大きくするように制御する。一方、１の個数が多いときには、包絡線信号１０２の立ち上がり、立ち下がりと、サンプルクロックの立ち上がりとの間の時間間隔が長いということになるので、遅延生成回路１１５の遅延時間を小さくするように制御する。
具体的には、減算器２２３は、カウンタ２２１の出力値からカウンタ２２２の出力値を引く。つまり、０が多いときは、減算器２２３の出力はプラスであり、１が多いときはマイナスである。デコード回路１３１は、前述のように、上記遅延制御回路２０３を経た遅延制御信号２０３ａがプラスのときは、遅延回路２１１−１〜２１１−ｍのうちの、出力側の遅延回路を選択するように、マイナスのときは、入力側の遅延回路を選択するように動作する。
その後、Ｄフリップフロップ２０４において、包絡線信号１０２が、遅延生成回路１１５より出力されるサンプルクロックＣＫＤによりサンプルされ、該サンプル値が、復調信号２０５ａとして出力される。
以上のように、本実施の形態２による同期制御回路によれば、Ｔ／Ｄ変換器を用いて、出力値をサンプルするサンプルクロックの位相を適応的に制御するようにしたので、複数のＡ／Ｄ変換器を用いることなく、位相の引き込みやトラッキングを短時間で実行することができる効果が得られる。
かつこれにより、タイミング同期を取るために必要な回路規模を縮小することができ、かつ、消費電力を抑えることが可能となる。
（実施の形態３）
図９は、上記で説明した実施の形態１、または２の同期制御回路を搭載した無線受信装置を内蔵するＬＳＩを含んだ、本発明の実施の形態３による映像表示装置３００の構成を示す図である。
次に、本発明の実施の形態３による映像表示装置３００について、説明する。
図９において、３０１は、本映像表示装置３００にデータを送信するデジタルカメラである。
上述したように、本実施の形態３の映像表示装置３００は、ＬＳＩ３０２と、ディスプレイ端末３０３とを備えるものであり、上記ＬＳＩ３０２は、デジタルカメラ３０１などから無線で送信された波形を用いて、検波、波形等化、誤り訂正、制御、変調、復号、及びデータ抽出などを行う信号処理回路を含むものであり、無線受信装置１００はデジタルカメラ３０１より無線で送信された変調信号の波形を検波しデータを抽出する。ＤＳＰ３１０は、波形等化、誤り訂正、制御、変調、復号、及びデータ抽出などを行う。ＤＳＰ３１１は、映像のノイズ除去やホワイトバランス調整、ガンマ補正処理など、あるいは音声のノイズ除去やサラウンド処理などを実行し、外部出力とのインタフェースをもつ。ＣＰＵ３１２はＬＳＩ全体の制御を行う。また、メモリ３１３は、プログラムやデータを格納する。
また、上記ディスプレイ端末３０３は、上記ＬＳＩ３０２から出力された復号再生信号に基づいて、アナログ値又はデジタル値の音声データを発音するとともに、映像データを表示するものである。
本発明に係る同期制御回路を搭載した無線受信装置１００を映像表示装置３００に使用することで、以下の効果を得ることができる。
すなわち、デジタルカメラ３０１は、コンパクトタイプのものでも画素数は１０００万画素を越えるものがあり、写真１枚あたりに必要なデータ容量は数ＭＢ〜数十ＭＢ超である。それを何十枚も伝送するためにストレージメディア、あるいはケーブルを介して行っているが、これを無線で伝送すれば、データ伝送の取り扱いが容易になり、接続ということを意識することなく、映像データをディスプレイ端末に表示できるようになる。
そして、データを無線で受信する機能を１つのＬＳＩに統合する場合、回路規模が小さいこと、及び大量のデータの受信を高速に処理するために、同期の引き込みや、トラッキングを短時間に行えることが重要である。上記実施の形態１または２による同期制御回路を搭載する無線受信装置を用いることで、同期の引き込みやトラッキングを短時間に行うことが可能となり、さらには、回路規模や消費電力の縮小を図ることが可能となる。
なお、本発明に係る同期制御回路を搭載した無線受信装置は、映像表示装置３００に限らず、携帯電話や、ポータブルオーディオプレーヤなどの携帯端末におけるデータ伝送にも使用することが可能である。
本発明による同期制御回路、およびこれを搭載した映像表示装置によれば、データを無線受信するデータ受信端末の回路規模、および消費電力を低減することができる点において有用である。
１００，２００ 無線受信装置
１０１ 入力信号
１０２ 包絡線信号
１０３ 第１のサンプル値
１０４ 第２のサンプル値
１０５ 第３のサンプル値
１０６，１０９ 比較器
１０７，１１０，１２６，２０４，２１２−１〜２１２−ｍ Ｄフリップフロップ
１１１ 検波回路
１１２，２０２ 位相誤差算出回路
１１３，２０３ 遅延制御回路
１１４ 基準クロック回路
１１５，１１６，１１７，２１１−１〜２１１−ｍ 遅延生成回路
１２１，１２２ 乗算器
１２３，１３２ マルチプレクサ
１２４ ゲインアンプ
１２５ 加算器
１３１ デコード回路
１３３−１〜１３３−ｎ 遅延回路
２０１ Ｔ／Ｄ変換器
２２１，２２２ カウンタ
２２３ 減算器
３００ 映像表示装置
３０１ デジタルカメラ
３０２ ＬＳＩ
３０３ ディスプレイ端末
３０４，３０５ アンテナ
３１０，３１１ ＤＳＰ
３１２ ＣＰＵ
３１３ メモリ
ＣＬＫ 基準クロック
ＣＫＡ，ＣＫＢ，ＣＫＣ サンプルクロック

Claims (10)

  1. 変調信号の包絡線信号と、基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、
    前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１のサンプル手段と、
    前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する第２のサンプル手段と、
    前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第３のサンプル手段と、
    前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、
    前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、
    前記基準クロック信号を前記遅延制御信号に基づいて遅延させて、前記第１、第２、及び第３のサンプルタイミングを生成する遅延生成手段と、を備える、
    ことを特徴とする同期制御回路。
  2. 請求項１に記載の同期制御回路において、
    前記位相誤差算出手段は、連続する第１、第２、及び第３のサンプル値のうちの前記第１、及び第３のサンプル値を用いて前記包絡線信号の立ち上がり、あるいは立ち下がりを検出し、該包絡線信号の立ち上がり、あるいは立ち下がりを検出したときの前記第２のサンプル値を用いて位相誤差値を算出し、
    前記遅延制御手段は、前記位相誤差値が０となるように前記遅延制御信号を生成する、
    ことを特徴とする同期制御回路。
  3. 請求項１または２に記載の同期制御回路において、
    前記遅延生成手段は、
    外部入力した基準クロック信号を前記遅延制御信号に応じて遅延させて、前記第１のサンプルタイミングを生成する第１の遅延手段と、
    前記第１の遅延手段の出力を所定量遅延させて前記第２のサンプルタイミングを生成する第２の遅延手段と、
    前記第２の遅延手段の出力を所定量遅延させて前記第３のサンプルタイミングを生成する第３の遅延手段と、よりなる、
    ことを特徴とする同期制御回路。
  4. 請求項１ないし３のいずれかに記載の同期制御回路において、
    前記第１、及び第３のサンプル手段は、２値または３値の比較器であり、前記第２のサンプル手段は、２ビット以上のＡ／Ｄ変換器である、
    ことを特徴とする同期制御回路。
  5. 請求項１ないし４のいずれかに記載の同期制御回路において、
    前記第１のサンプル値、または前記第３のサンプル値のいずれかを復調データとして用いる、
    ことを特徴とする同期制御回路。
  6. 変調信号の包絡線信号と基準クロック信号とを入力とし、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路であって、
    前記包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、
    前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、
    前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、
    前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備える、
    ことを特徴とする同期制御回路。
  7. 請求項６に記載の同期制御回路において、
    前記Ｔ／Ｄ変換手段は、
    前記変調信号の包絡線信号を入力とする多段の遅延手段と、
    前記多段の遅延手段の各出力値をサンプルクロックでサンプルする複数のサンプル手段と、を有する、
    ことを特徴とする同期制御回路。
  8. 請求項７に記載の同期制御回路において、
    前記複数のサンプル手段は、前記多段の遅延手段の各出力値を二値でサンプルするものであり、
    前記遅延制御手段は、前記複数のサンプル手段のおのおのでサンプルされた二値のそれぞれの個数の差が一定値以下となるように前記遅延制御信号を生成する、
    ことを特徴とする同期制御回路。
  9. 変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号のタイミング同期を行う同期制御回路とを備える無線受信装置、及び、
    前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、
    前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、
    前記同期制御回路は、
    前記包絡線信号を第１のサンプルタイミングでサンプルし、第１のサンプル値を生成する第１のサンプル手段と、
    前記包絡線信号を第２のサンプルタイミングでサンプルし、第２のサンプル値を生成する第２のサンプル手段と、
    前記包絡線信号を第３のサンプルタイミングでサンプルし、第３のサンプル値を生成する第３のサンプル手段と、
    前記第１、第２、及び第３のサンプル値を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、
    前記位相誤差算出手段から出力される位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、
    前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記第１、第２、及び第３のサンプルタイミングを生成する遅延生成手段と、を備える、
    ことを特徴とする映像表示装置。
  10. 変調信号の包絡線信号を検出する検波手段と、基準クロック信号を生成するクロック生成手段と、前記変調信号と前記基準クロック信号とのタイミング同期を行う同期制御回路と、を備える無線受信装置、及び、前記無線受信装置で得られた復調データに基づいて、音声データ、及び映像データを含む前記変調信号を復号する信号処理回路を有するＬＳＩと、
    前記ＬＳＩからの復号信号を受けて、復号された音声データを発音するとともに、復号された映像データを表示するディスプレイ端末と、を備え、
    前記同期制御回路は、
    前記変調信号の包絡線信号を入力とし、該包絡線信号をサンプルクロックでＴ／Ｄ（時間・デジタル）変換するＴ／Ｄ変換手段と、
    前記Ｔ／Ｄ変換手段の出力を用いて、前記変調信号と前記基準クロック信号との同期ずれ量を示す位相誤差値を算出する位相誤差算出手段と、
    前記位相誤差算出手段から出力される前記位相誤差値に基づいて、所要の遅延量を示す遅延制御信号を生成する遅延制御手段と、
    前記基準クロック信号を前記遅延制御信号に応じて遅延させて、前記サンプルクロックを生成する遅延生成手段と、を備える、
    ことを特徴とする映像表示装置。
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