JPH11317663A

JPH11317663A - Ｐｌｌ回路

Info

Publication number: JPH11317663A
Application number: JP10125044A
Authority: JP
Inventors: Kiyoshi Miura; 清志三浦
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-05-07
Filing date: 1998-05-07
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】外部からの介在なしにＶＣＯが停止状態にな
ったときそれを正常な動作状態に復帰させることを可能
にし、動作安定性の向上が図れるＰＬＬ回路を実現す
る。【解決手段】ＰＬＬ回路にクロック検出回路６０およ
びリセット回路７０を設けて、ＶＣＯ４０が停止し、分
周回路５０の出力信号Ｓ_Dがハイレベルまたはローレベ
ルの何れかに固定されていることをクロック検出回路６
０により検出し、検出信号Ｓ_NCKを出力する。リセット
回路７０は、当該検出信号Ｓ_NCKに応じて、制御信号Ｓ
_Cを所定のレベルに設定してＶＣＯ４０に供給すること
により、ＶＣＯ４０を再起動させる。これによって、Ｖ
ＣＯ４０が停止状態に陥った場合に自動的に再起動さ
れ、ＰＬＬ回路の動作安定性の向上が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路を構成
電圧制御発振回路（ＶＣＯ）が何らかの原因で発振が停
止した場合、それを検出してＶＣＯを自動的に再起動さ
せる制御機能を有するＰＬＬ回路に関するものである。

【０００２】

【従来の技術】ＰＬＬ回路は、基準信号の位相または周
波数を追従して所定の位相または周波数を有する発振信
号を生成することができる。このため、例えば、所定の
周波数または位相を有する基準信号に応じて、当該基準
信号信号に同期した発振信号を発生することができるの
で、自動制御、通信など多分野にわたって幅広く利用さ
れている。

【０００３】図１４は一般に使用されているＰＬＬ回路
の一例を示す回路図である。図示のように、本例のＰＬ
Ｌ回路は、位相周波数検出回路（ＰＦＤ：Phase freque
ncydetector、以下、簡単のために位相比較回路とい
う）１０、チャージポンプ（Charge pump 、請求項にお
ける電流発生回路に相当する）２０、ループフィルタ
（請求項における制御回路に相当する）３０、電圧制御
発振回路（ＶＣＯ）４０およびＶＣＯからの発振信号を
所定の分周比で分周した信号を位相比較回路に供給する
分周回路５０により構成されている。

【０００４】位相比較回路１０は、分周回路５０からの
分周信号Ｓ_Dと基準信号Ｓ_refの位相を比較し、これら
の信号の位相差を示すアップ信号Ｓ_UPおよびダウン信号
Ｓ_DWを出力する。チャージポンプ２０は、位相比較回路
１０からのアップ信号Ｓ_UPおよびダウン信号Ｓ_DWに応じ
て、チャージ電流またはディスチャージ電流を発生し、
ループフィルタ３０に出力する。

【０００５】ループフィルタ３０は、チャージポンプ２
０からのチャージ電流またはディスチャージ電流に応じ
て出力信号Ｓ_Cのレベルを制御する。ＶＣＯ４０は、ル
ープフィルタ３０からの信号Ｓ_Cのレベルに応じて発振
信号Ｓ_VCOの位相または周波数を制御する。ＶＣＯ４０
からの発振信号Ｓ_VCOは分周回路５０により設定された
分周比Ｎで分周され、分周信号Ｓ_Dが位相比較回路１０
に出力される。

【０００６】上記のように構成されたＰＬＬ回路におい
て、基準信号Ｓ_refの周波数をｆ₀とすると、ＶＣＯの
出力信号Ｓ_VCOの周波数ｆ_VCOはＮｆ₀に安定するよう
に制御される。このため、基準信号Ｓ_refおよび分周回
路５０に設定された分周比Ｎに応じて、安定した周波数
を有する発振信号Ｓ_VCOを獲得できる。

【０００７】図１５は、位相比較回路１０の一構成例を
示す回路図であり、図１６は当該位相比較回路１０の動
作例を示す波形図である。以下、これらの図を参照しな
がら、位相比較回路１０の構成および動作について説明
する。位相比較回路１０は、図示のようにセットリセッ
トフリップフロップＦＦ１，ＦＦ２およびＡＮＤゲート
ＡＮＤ１により構成されている。基準信号Ｓ_refはフリ
ップフロップＦＦ１のセット信号入力端子Ｓに入力さ
れ、分周回路５０からの分周信号Ｓ_Dは、フリップフロ
ップＦＦ２のセット信号入力端子Ｓに入力される。フリ
ップフロップＦＦ１の出力端子Ｑからアップ信号Ｓ_UPが
出力され、フリップフロップＦＦ２の出力端子Ｑからダ
ウン信号Ｓ_DWが出力される。ＡＮＤゲートＡＮＤ１はア
ップ信号Ｓ_UPおよびダウン信号Ｓ_DWを入力信号として、
その出力信号はフリップフロップＦＦ１，ＦＦ２のリセ
ット入力端子Ｒにそれぞれ入力される。

【０００８】このように構成された位相比較回路１０に
おいて、図１６（ａ）に示すように、基準信号Ｓ_refは
分周信号Ｓ_Dに比べて位相が遅れている場合に、ダウン
信号Ｓ_DWが出力され、逆に、同図（ｂ）に示すように、
基準信号Ｓ_refは分周信号Ｓ_Dに比べて位相が進んでい
る場合に、アップ信号Ｓ_UPが出力される。位相比較回路
１０からのアップ信号Ｓ_UPまたはダウン信号Ｓ_DWに応じ
て、チャージポンプ２０およびループフィルタ３０によ
り制御信号Ｓ_Cが出力される。これに応じて、ＶＣＯ４
０の発振周波数ｆ_VCOが制御され、その結果分周信号Ｓ
_Dの位相が基準信号Ｓ_refの位相に一致するように制御
される。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のＰＬＬ回路において、位相比較回路１０は比較すべ
き入力信号が常に存在することを前提としており、何ら
かの原因で例えば、ＶＣＯ４０の発振が停止した場合
に、ＰＬＬ回路がディドロック状態に入り、外部から何
らかの手段でリセットしないと、正常な動作に戻れない
ことが発生する可能性があるという不利益がある。

【００１０】例えば、ＶＣＯ４０が電源電圧の一時的な
予想を越えた変動で、高い周波数の発振状態に入った場
合に、発振を停止する場合が考えられる。或いは、ＶＣ
Ｏ４０が停止しなくても、発振周波数がそれに接続され
ている分周回路の最高動作周波数を越えてしまい、正し
く分周された分周信号Ｓ_Dが位相比較回路１０にフィー
ドバックできなくなることが考えられる。このような場
合になると、図１５に示す位相比較回路１０には、基準
信号Ｓ_refのみが入力され、位相比較回路１０からアッ
プ信号Ｓ_UPのみが出力される。このアップ信号Ｓ_UPによ
りさらにＶＣＯ４０の発振周波数を上げる方向にチャー
ジポンプ２０およびループフィルタ３０が働き、ＶＣＯ
４０は停止したままに保たれることになる。このとき、
従来のＰＬＬ回路では、ＶＣＯ４０の制御信号Ｓ_Cの電
圧、即ち、ループフィルタ３０の出力電圧を外部から正
常に発振する値に戻すといったことをしないと、正常な
動作状態には戻れない。

【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＶＣＯの発振が停止した場合
に、それを検出して再起動させることによって、外部か
らの介在なしにＰＬＬ回路を正常な動作状態に復帰させ
ることを可能にし、ＶＣＯが停止状態になることを回避
でき、動作安定性の向上が図れるＰＬＬ回路を提供する
ことにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、入力信号と基準信号との位
相差を比較し、当該比較結果に応じた位相差信号を出力
する位相比較回路と、上記位相比較回路からの位相差信
号に応じて、所定のチャージ電流を発生する電流発生回
路と、上記電流発生回路により発生された上記チャージ
電流に応じて充電または放電するキャパシタを有し、充
放電により設定された当該キャパシタの端子電圧に応じ
た制御信号を出力する制御回路と、上記制御回路からの
上記制御信号に応じて、所定の発振周波数を有する発振
信号を発生し、当該発振信号を上記入力信号として、上
記位相比較回路に供給する電圧制御発振回路と、上記電
圧制御発生回路が所定の動作状態にあるか否かを検出す
る動作状態検出回路と、上記動作状態検出回路によって
上記電圧制御発振回路が、上記所定の動作状態にあると
検出されたとき、上記電圧制御発振回路を起動させるリ
セット回路を有する。

【００１３】また、本発明では、好適には、上記動作状
態検出回路は、上記電圧制御発振回路が停止状態にある
と検出したとき、上記リセット回路にリセット指示信号
を出力し、上記リセット回路は、上記動作状態検出回路
から上記リセット指示信号を受けたとき、所定のレベル
を有する上記制御信号を発生し、上記電圧制御発振回路
に供給する。

【００１４】また、本発明では、好ましくは、上記電圧
制御発振回路は、上記リセット回路から上記リセット信
号を受けたとき、停止状態から再起動され、所定の周波
数を有する発振信号を出力する。

【００１５】さらに、本発明では、好ましくは上記電圧
制御発振回路の出力信号を所定の分周比で分周し、分周
信号を上記入力信号として上記位相比較回路に供給する
分周回路を有し、上記動作状態検出回路は、上記分周回
路からの分周信号がある所定のレベルに固定されている
と検出したとき、上記リセット指示信号を出力する。

【００１６】本発明によれば、ＰＬＬ回路において、何
らかの原因でＶＣＯが停止状態に陥ったとき、動作状態
検出回路によりそれが検出され、さらにリセット回路に
より動作状態検出回路からの検出結果に応じて、ＶＣＯ
が再起動される。これによって、ＶＣＯが停止したと
き、外部からの介在なしにＰＬＬ回路が正常な動作状態
に復帰することが可能となり、ＰＬＬ回路の動作の安定
性が図れ、ＰＬＬ回路の動作停止によるシステムの機能
低下を回避できる。

【００１７】

【発明の実施の形態】図１は本発明に係るＰＬＬ回路の
一実施形態を示す回路図である。図示のように、本例の
ＰＬＬ回路は、位相比較回路（ＰＦＤ）１０、チャージ
ポンプ（電流発生回路）２０、ループフィルタ（制御回
路）３０、電圧制御発振回路（ＶＣＯ）４０，ＶＣＯか
らの発振信号を所定の分周比で分周した信号を位相比較
回路に供給する分周回路５０、分周回路５０の出力信号
の有無を検出するクロック検出回路（Clock detector）
６０およびクロック検出回路６０からの検出信号ＮＣＫ
に応じて、制御信号Ｓ_Cをリセットさせるリセット回路
（Reset circuit ）７０により構成されている。

【００１８】位相比較回路１０は、分周回路５０からの
分周信号Ｓ_Dと基準信号Ｓ_refの位相を比較し、これら
の信号の位相差を示すアップ信号Ｓ_UPおよびダウン信号
Ｓ_DWを出力する。チャージポンプ２０は、位相比較回路
１０からのアップ信号Ｓ_UPおよびダウン信号Ｓ_DWに応じ
て、チャージ電流またはディスチャージ電流を発生し、
ループフィルタ３０に出力する。

【００１９】ループフィルタ３０は、チャージポンプ２
０からのチャージ電流またはディスチャージ電流に応じ
て出力信号Ｓ_Cのレベルを制御する。ＶＣＯ４０は、ル
ープフィルタ３０からの信号Ｓ_Cのレベルに応じて発振
信号Ｓ_VCOの位相または周波数を制御する。ＶＣＯ４０
からの発振信号Ｓ_VCOは分周回路５０により設定された
分周比Ｎで分周され、分周信号Ｓ_Dが位相比較回路１０
に出力される。

【００２０】クロック検出回路６０は、分周回路５０の
出力信号Ｓ_Dがハイレベルまたはローレベルの何れかに
固定されている場合に、当該状態を検出し、それを示す
信号Ｓ_NCKを出力する。リセット回路７０は、クロック
検出回路６０から信号Ｓ_NCKを受けたとき、即ち、ＶＣ
Ｏ４０が停止状態にあるとき、所定のレベルを有するリ
セット信号を発生し、当該リセット信号をループフィル
タ３０の出力信号Ｓ_CとしてＶＣＯ４０に供給する。こ
れに応じて、停止状態にあるＶＣＯ４０が発振状態に戻
り、ＰＬＬ回路の動作が再開する。

【００２１】図２は、ＰＬＬ回路が動作するとき、位相
比較回路１０の入力信号および出力信号の一例を示して
いる。図示のように、基準信号Ｓ_refの位相が分周信号
Ｓ_Dの位相より進んでいるとき、それらの位相差に応じ
た幅を持つパルス信号が出力され、これらのパルス信号
はアップ信号Ｓ_UPとして出力される。逆に、基準信号Ｓ
_refの位相が分周信号Ｓ_Dの位相より遅れているとき、
それらの位相差に応じた幅を持つパルス信号が出力さ
れ、これらのパルス信号はダウン信号Ｓ_DWとして出力さ
れる。

【００２２】位相比較回路１０からのアップ信号Ｓ_UPお
よびダウン信号Ｓ_DWに応じて、チャージポンプ２０は、
チャージ電流またはディスチャージ電流を発生する。図
３は、チャージポンプ２０の一例を示している。図示の
ように、本例のチャージポンプは、電源電圧Ｖ_CCとノー
ドＮＤ１との間に接続されている電流源ＩＳ１とスイッ
チＳＷ１およびノードＮＤ１と接地電位ＧＮＤとの間に
接続されているスイッチＳＷ２と電流源ＩＳ２により構
成されている。電流源ＩＳ１およびＩＳ２は、所定の定
電流Ｉ_P1およびＩ_P2をそれぞれ供給する。スイッチＳＷ
１およびＳＷ２は、それぞれ位相比較回路１０からのダ
ウン信号Ｓ_DWおよびアップ信号Ｓ_UPによりそれぞれのオ
ン／オフ状態が制御される。ノードＮＤ１は、チャージ
ポンプ２０の出力端子ＯＵＴに接続されている。

【００２３】図示のチャージポンプ１０において、例え
ば、スイッチＳＷ１およびＳＷ２は、入力されたダウン
信号Ｓ_DWおよびアップ信号Ｓ_UPを制御信号として、制御
信号がハイレベルのときオン状態に保持され、逆に制御
信号がローレベルのときオフ状態に保持される。このた
め、ダウン信号Ｓ_DWがハイレベル、アップ信号Ｓ_UPがロ
ーレベルのとき、スイッチＳＷ１がオン、スイッチＳＷ
２がオフ状態にそれぞれ保持されるので、電流源ＩＳ１
により供給された電流Ｉ_P1がチャージ電流（充電電流）
として、出力端子ＯＵＴに出力される。逆に、ダウン信
号Ｓ_DWがローレベル、アップ信号Ｓ_UPがハイレベルのと
き、スイッチＳＷ１がオフ、スイッチＳＷ２がオン状態
にそれぞれ保持されるので、電流源ＩＳ２により供給さ
れた電流Ｉ_P2がディスチャージ電流（放電電流）とし
て、チャージ電流と異なる方向で出力端子ＯＵＴにより
供給される。

【００２４】図４は、ループフィルタ３０の一構成例を
示している。図示のように、本例のループフィルタ３０
は、抵抗素子Ｒ１、キャパシタＣ１およびＣ２により構
成されている。直列に接続されている抵抗素子Ｒ１とキ
ャパシタＣ１がさらにキャパシタＣ２と並列に接続され
ている。

【００２５】このように構成されているループフィルタ
３０において、チャージポンプ２０からチャージ電流Ｉ
_P1が供給されたとき、キャパシタＣ１およびＣ２が充電
され、ノードＮＤ２の信号Ｓ_Cの電圧上昇し、逆に、チ
ャージポンプ２０からディスチャージ電流Ｉ_P2が供給さ
れたとき、キャパシタＣ１およびＣ２が放電され、ノー
ドＮＤ２の信号Ｓ_Cの電圧レベルが降下する。即ち、チ
ャージポンプ２０からのチャージ電流Ｉ_P1およびディス
チャージ電流Ｉ_P2に応じて、ループフィルタ３０の出力
信号Ｓ_Cの電圧レベルが制御される。信号Ｓ_Cは、ＶＣ
Ｏ４０の制御信号としてＶＣＯに４０に供給される。

【００２６】図５は、チャージポンプの他の構成例、即
ち、図示のチャージポンプ２０ａおよびそれに接続され
ているループフィルタ３０の回路図を示している。図示
のように、チャージポンプ２０ａは、インバータＩＮＶ
１、ｐｎｐトランジスタＴＲ１およびｎｐｎトランジス
タＴＲ２により構成されている。トランジスタＴＲ１の
エミッタは電源電圧Ｖ_CCに接続され、コレクタはノード
ＮＤ１に接続されている。トランジスタＴＲ２のコレク
タがノードＮＤ１に接続され、エミッタは接地されてい
る。位相比較回路１０からのダウン信号Ｓ_DWはインバー
タＩＮＶ１に入力され、インバータＩＮＶ１により反転
されたあと、トランジスタＴＲ１のベースに入力され
る。位相比較回路１０からのアップ信号Ｓ_UPは、トラン
ジスタＴＲ２のベースに入力される。ノードＮＤ１は、
チャージポンプ２０ａの出力ノードを形成している。

【００２７】チャージポンプ２０ａにおいて、位相比較
回路１０からダウン信号Ｓ_DW信号が入力されるとき、ト
ランジスタＴＲ１がオン状態となり、ノードＮＤ１から
ループフィルタ３０にチャージ電流ｉ_CR1が出力され
る。逆に、位相比較回路１０からアップ信号Ｓ_UPが入力
されるとき、トランジスタＴＲ２がオン状態となり、ル
ープフィルタ３０から、ノードＮＤ１を経由して接地電
位ＧＮＤに流れるディスチャージ電流ｉ_CR2が発生され
る。当該チャージ電流ｉ_CR1およびディスチャージ電流
ｉ_CR2に応じて、ループフィルタ３０の出力信号Ｓ_Cの
電圧レベルが制御される。

【００２８】図６は、位相比較回路１０の入力信号Ｓ_D
および基準信号Ｓ_refの波形および図５に示すチャージ
ポンプ２０ａにより発生されたチャージまたはディスチ
ャージ電流の波形を示している。位相比較回路１０にお
いて、基準信号Ｓ_refの位相が分周信号Ｓ_Dの位相より
遅れているとき、これらの信号の位相差に応じて、ダウ
ン信号Ｓ_DWが出力されるので、これに応じてチャージポ
ンプ２０ａによりディスチャージ電流ｉ_CR2が出力され
る。なお、ディスチャージ電流ｉ_CR2に応じてループフ
ィルタ３０の出力信号Ｓ_Cの電圧レベルが低くなるよう
に制御されるので、当該ディスチャージ電流はシンク電
流（Sink current）と呼ばれる。一方、基準信号Ｓ_ref
の位相が分周信号Ｓ_Dの位相より進んでいるとき、これ
らの信号の位相差に応じて、アップ信号Ｓ_UPが出力され
るので、これに応じてチャージポンプ２０ａによりチャ
ージ電流ｉ_CR1が出力される。なお、チャージ電流ｉ
_CR1に応じてループフィルタ３０の出力信号Ｓ_Cの電圧
レベルが高くなるように制御されるので、当該チャージ
電流はソース電流（Source current）と呼ばれる。

【００２９】図６に示すように、位相比較回路１０に入
力された分周信号Ｓ_Dと基準信号Ｓ_refとの位相差に応
じて、シンク電流またはソース電流がそれぞれ生成さ
れ、これらに応じてループフィルタ３０から所定のレベ
ルを有する制御信号Ｓ_Cが生成され、ＶＣＯ４０に供給
される。

【００３０】なお、本例のチャージポンプ２０ａは、ス
イッチング素子としてバイポーラトランジスタＴＲ１お
よびＴＲ２を用いて構成されているが、本発明はこれに
限定されることなく、例えば、スイッチング素子とし
て、ＭＯＳトランジスタを使用できることはいうまでも
ない。

【００３１】図７は、ＶＣＯ４０の一構成例示す回路図
である。図示のように、本例のＶＣＯ４０は、リンク状
に接続されている３段の反転増幅器ＡＭＰ１，ＡＭＰ
２，ＡＭＰ３および出力アンプＡＭＰ４により構成され
ている。図示のように、反転増幅器ＡＭＰ１，ＡＭＰ２
およびＡＭＰ３は、それぞれ入力端子ｉｎｐおよび反転
入力端子ｉｎｎを有し、入力端子ｉｎｐに入力された信
号の反転信号が反転出力端子ｏｕｔｎに出力され、反転
入力端子ｉｎｎに入力された信号の反転信号が出力端子
ｏｕｔｐに出力される。

【００３２】反転増幅器ＡＭＰ１，ＡＭＰ２およびＡＭ
Ｐ３において、前段の出力端子ｏｕｔｐは、後段の反転
入力端子ｉｎｎに接続され、逆に前段の反転出力端子ｏ
ｕｔｎは、後段の入力端子ｉｎｐに接続されている。最
終段ＡＭＰ３の出力端子ｏｕｔｐは、初段ＡＭＰ１の反
転入力端子ｉｎｎに接続され、最終段ＡＭＰ３の反転出
力端子ｏｕｔｎは、初段ＡＭＰ１の入力端子ｉｎｐに接
続されている。このように、反転増幅器ＡＭＰ１，ＡＭ
Ｐ２およびＡＭＰ３によって、リング発振回路が構成さ
れている。

【００３３】ここで、反転増幅器ＡＭＰ１，ＡＭＰ２お
よびＡＭＰ３の遅延時間が入力された制御信号Ｓ_Cに応
じて制御される。例えば、制御信号Ｓ_Cのレベルが高く
なると、各反転増幅器の遅延時間τが拡大し、リング発
振回路の発振周波数が低下する。逆に制御信号Ｓ_Cのレ
ベルが低くなると、各反転増幅器の遅延時間τが短縮
し、リング発振回路の発振周波数が上昇する。

【００３４】図８は、リング発振回路を構成する反転増
幅器の一例を示している。図示のように、反転増幅器４
Ａは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２およびｎＭ
ＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３により構成さ
れている。これらのトランジスタにより差動増幅回路が
構成され、トランジスタＮＴ３は、当該差動増幅回路に
ゲートに印加されるバイアス電圧Ｖｂに応じた駆動電流
を供給する。トランジスタＰＴ１，ＰＴ２は、それぞれ
トランジスタＮＴ１，ＮＴ２の負荷素子を構成してい
る。制御信号Ｓ_Cの電圧レベルが上昇し、電源電圧Ｖ_CC
に近づく場合に、トランジスタＰＴ１，ＰＴ２からなる
負荷抵抗が大きくなり、反転増幅器の遅延時間τが拡大
する。これに応じてリング発振回路の発振周波数が低下
する。一方、制御信号Ｓ_Cの電圧レベルが低下し、電源
電圧Ｖ_CCから離れていく場合に、トランジスタＰＴ１，
ＰＴ２からなる負荷抵抗が小さくなり、反転増幅器の遅
延時間τが短縮する。これに応じてリング発振回路の発
振周波数が上昇する。このように、制御信号Ｓ_Cの電圧
レベルに応じて反転増幅器ＡＭＰ１，ＡＭＰ２およびＡ
ＭＰ３により構成されたリング発振回路の発振周波数が
制御される。

【００３５】図９は、出力アンプＡＭＰ４の一構成例を
示している。図示のように、出力アンプＡＭＰ４は、ｐ
ＭＯＳトランジスタＰＴ３，ＰＴ４およびｎＭＯＳトラ
ンジスタＮＴ４，ＮＴ５，ＮＴ６からなる差動増幅回路
と、ｐＭＯＳトランジスタＰＴ５とｎＭＯＳトランジス
タＮＴ７からなるインバータにより構成されている。こ
のように構成された出力アンプＡＭＰ４は、リング発振
回路によって生成された発振信号をＣＭＯＳレベルの信
号Ｓ_VCOに変換して出力する。

【００３６】図１０は、上述したリング発振回路および
出力アンプＡＭＰ４からなるＶＣＯ４０の制御特性を示
すグラフである。図１０に示すように、制御信号Ｓ_Cの
電圧レベルが上昇すると、発振周波数ｆ_VCOが低下し、
逆に制御信号Ｓ_Cの電圧レベルが低下すると、発振周波
数ｆ_VCOが上昇する。制御信号Ｓ_Cの電圧の低下に伴
い、発振周波数ｆ_VCOが上昇し所定の値に達すると、リ
ング発振回路の発振が停止する。即ち、図示１０に示す
ように、リング発振回路の発振停止領域が存在する。こ
れは、制御信号Ｓ_Cの電圧が低下すると、図８に示すト
ランジスタＰＴ１，ＰＴ２からなる負荷抵抗が小さくな
り、反転増幅器のリング発振回路を構成する各反転増幅
器のゲインが低下するからである。

【００３７】ＶＣＯ４０が停止すると、ＰＬＬ回路を構
成する位相比較回路１０においては、基準信号Ｓ_refし
か入力されなくなり、アップ信号Ｓ_UPのみが出力され
る。これに応じてチャージポンプ２０およびループフィ
ードバック３０により、制御信号Ｓ_Cのレベルがさらに
低くなるように制御される。このため、ＶＣＯ４０が発
振停止のままになる。

【００３８】ＶＣＯ４０がこの状態に陥ることを回避す
るために、本実施形態では、図１に示すように、クロッ
ク検出回路６０とリセット回路７０が設けられている。
例えば、ＶＣＯ４０が停止状態にあるとき、分周回路５
０からの分周信号Ｓ_Dも停止し、クロック検出回路６０
により分周信号Ｓ_D、即ち、クロック信号が入力されて
いないことを検出し、これを示す信号Ｓ_NCKを出力す
る。リセット回路７０は、クロック検出回路６０から信
号Ｓ_NCKを受けたとき、即ち、ＶＣＯ４０が停止状態に
あるとき、ループフィルタ３０の出力信号Ｓ_Cを所定の
レベルに設定してＶＣＯ４０に供給する。これに応じ
て、停止状態にあるＶＣＯ４０が発振状態に戻り、ＰＬ
Ｌ回路の動作が再開する。

【００３９】図１１は、クロック検出回路６０の一構成
例を示している。図示のように、本例のクロック検出回
路６０は、抵抗素子Ｒ０１，Ｒ０２、キャパシタＣ０
１，Ｃ０２、バッファＢＵＦ１，ＢＵＦ２、ｎＭＯＳト
ランジスタＱ１およびｐＭＯＳトランジスタＰ１により
構成されている。抵抗素子Ｒ０１とキャパシタＣ０１
は、電源電圧Ｖ_CCと接地電位ＧＮＤとの間に直列に接続
され、その接続点によりノードＮＤ０１が構成されてい
る。ｎＭＯＳトランジスタＱ１は、ノードＮＤ０１と接
地電位ＧＮＤ間に接続され、そのゲートにクロック信号
が入力される。抵抗素子Ｒ０２とキャパシタＣ０２は、
電源電圧Ｖ_CCと接地電位ＧＮＤとの間に直列に接続さ
れ、その接続点によりノードＮＤ０２が構成されてい
る。ｐＭＯＳトランジスタＰ１は、電源電圧Ｖ_CCとノー
ドＮＤ０２との間に接続され、そのゲートにクロック信
号が入力される。

【００４０】ノードＮＤ０１の信号Ｓ_AがバッファＢＵ
Ｆ１に入力され、ノードＮＤ０２の信号Ｓ_Bがバッファ
ＢＵＦ２に入力され、バッファＢＵＦ１およびバッファ
ＢＵＦ２の出力信号がともにエクスクルーシブＯＲゲー
トＸＯＲ１に入力され、エクスクルーシブＯＲゲートＸ
ＯＲ１の出力端子から、クロック停止検出信号Ｓ_NCKが
出力される。

【００４１】このように構成されたクロック検出回路６
０において、クロックが停止した場合に、即ち、入力信
号がハイレベルまたはローレベルの何れかに固定されて
いるとき、ノードＮＤ０１とＮＤ０２が同じレベルに保
持される。例えば、入力信号がハイレベルに保持されて
いるとき、ｎＭＯＳトランジスタＱ１がオン、ｐＭＯＳ
トランジスタＰ１がオフ状態にそれぞれ保持されるの
で、ノードＮＤ０１が接地電位ＧＮＤ付近のローレベル
に保持され、キャパシタＣ０２が電源電圧Ｖ_CCにより充
電され、ノードＮＤ０２も接地電位ＧＮＤに保持され
る。バッファＢＵＦ１およびＢＵＦ２の出力信号レベル
もそれぞれの入力信号に応じて設定されるので、エクス
クルーシブＯＲゲートＸＯＲ１よりローレベルの信号Ｓ
_NCKが出力される。

【００４２】その逆に場合に、即ち、入力信号がローレ
ベルに保持されているとき、ｎＭＯＳトランジスタＱ１
がオフ、ｐＭＯＳトランジスタＰ１がオン状態にそれぞ
れ保持され、キャパシタＣ０１が電源電圧Ｖ_CCにより充
電され、ノードＮＤ０１が電源電圧Ｖ_CC付近のハイレベ
ルに保持され、ノードＮＤ０２も電源電圧Ｖ_CC付近のロ
ーレベルに保持されるので、バッファＢＵＦ１およびＢ
ＵＦ２の出力信号レベルもそれぞれハイレベルに保持さ
れ、エクスクルーシブＯＲゲートＸＯＲ１よりローレベ
ルの信号Ｓ_NCKが出力される。

【００４３】入力信号Ｓ_Dがハイレベルからローレベル
へ変化するとき、キャパシタＣ０１は抵抗素子Ｒ０１、
キャパシタＣ０１により設定された時定数τ１で充電さ
れ、ノードＮＤ０１は接地電位ＧＮＤから徐々に上昇
し、電源電圧Ｖ_CCレベルに近づき、ノードＮＤ０２がオ
ン状態にあるｐＭＯＳトランジスタＰ１を介して放電
し、電源電圧Ｖ_CCの近くに保持される。逆に入力信号Ｓ
_Dがローレベルからハイレベルへと変化するとき、キャ
パシタＣ０２は抵抗素子Ｒ０２キャパシタＣ０２により
設定された時定数τ２で充電され、ノードＮＤ０２は電
源電圧Ｖ_CCレベルから徐々に降下し、接地電位ＧＮＤに
近づき、キャパシタＣ０１がｎＭＯＳトランジスタＱ１
を介して放電し、ノードＮＤ０１が接地電位ＧＮＤレベ
ルに保持される。もし、これらの時定数τ１およびτ２
が入力信号Ｓ_Dの周期より十分大きいと、最終的にノー
ドＮＤ０１は接地電位ＧＮＤの近く、即ち、ローレベル
に保持され、逆に、ノードＮＤ０２は電源電圧Ｖ_CCの近
く、即ち、ハイレベルに保持されるので、エクスクルー
シブＯＲゲートＸＯＲ１よりハイレベルの信号Ｓ_NCKが
出力される。

【００４４】なお、バッファＢＵＦ１およびＢＵＦ２
は、必ずしも図示のようにシュミットトリガーバッファ
にする必要がないが、出力がハイレベルからローレベル
またはローレベルからハイレベルに遷移する場合に複数
の遷移パルスが出力されることを防ぐため、シュミット
トリガーバッファを用いることが望ましい。

【００４５】上述のように、ハイレベルまたはローレベ
ルに固定された信号Ｓ_Dが入力されるとき、ローレベル
の信号Ｓ_NCKが出力され、逆に、ある一定の周波数以上
の発振信号Ｓ_Dが入力されるとき、ハイレベルの信号Ｓ
_NCKが出力される。リセット回路７０は、信号Ｓ_NCKの
レベルに応じて、ＶＣＯ４０に供給される制御信号Ｓ_C
の電圧レベルを制御する。

【００４６】図１２は、リセット回路７０の一構成例を
示している。図示のように、リセット回路７０は、ソー
ス電極が電源電圧Ｖ_CCに接続され、ドレイン電極が制御
信号Ｓ_Cの端子に接続され、ゲートにクロック検出回路
からの信号Ｓ_NCKが印加されるｐＭＯＳトランジスタＰ
２により構成されている。このため、信号Ｓ_NCKがハイ
レベルのとき、ｐＭＯＳトランジスタＰ２がオフ状態に
保持され、制御信号Ｓ_Cは、ループフィルタ３０により
設定される。信号Ｓ_NCKがローレベルのとき、ｐＭＯＳ
トランジスタＰ２がオン状態に保持され、制御信号Ｓ_C
は電源電圧Ｖ_CC付近のハイレベルに保持される。

【００４７】ＶＣＯ４０の発振が停止したとき、クロッ
ク検出回路６０の入力信号Ｓ_Dがハイレベルまたはロー
レベルに何れかに固定される。これに応じて、クロック
検出回路６０からローレベルの信号Ｓ_NCKが出力され、
リセット回路７０により、制御信号Ｓ_Cが電源電圧Ｖ_CC
近いハイレベルに設定されるので、図１０に示すＶＣＯ
４０の特性により、ＶＣＯ４０は、一定の発振周波数で
発振し始める。即ち、ＶＣＯ４０は停止状態から自動的
に再起動される。ＶＣＯ４０が正常に動作すると、クロ
ック検出回路６０の出力信号Ｓ_NCKがハイレベルに保持
されるので、リセット回路７０におけるｐＭＯＳトラン
ジスタＰ２がオフ状態に保持され、制御信号Ｓ_Cは、位
相比較回路１０、チャージポンプ２０およびループフィ
ルタ３０により制御され、ＶＣＯ４０が基準信号Ｓ_ref
および分周回路５０の分周比Ｎにより設定された周波数
で発振するように制御される。

【００４８】図１３は、クロック検出回路６０およびリ
セット回路７０の動作を説明するための波形図である。
図示のように、ＶＣＯ４０が停止し、クロック検出回路
６０の入力信号Ｓ_Dがローレベルに保持されていると
き、ノードＮＤ０１およびＮＤ０２の信号Ｓ_AとＳ_Bが
ともにハイレベルに保持され、ローレベルの信号Ｓ_NCK
が出力される。これに応じてリセット回路７０によっ
て、制御信号Ｓ_Cが電源電圧Ｖ_CC付近に設定されるの
で、ＶＣＯ４０が再起動される。ＶＣＯ４０が動作して
いる間に、クロック検出回路６０の出力信号Ｓ_NCKがハ
イレベルに保持される。何らかの原因で再びＶＣＯ４０
が停止すると、例えば、分周信号Ｓ_Dがハイレベルに固
定されているとき、クロック検出回路６０においてノー
ドＮＤ０１およびＮＤ０２の信号Ｓ_AとＳ_Bがともにロ
ーレベルに保持され、出力信号Ｓ_NCKがローレベルに設
定される。これに応じて、リセット回路７０により制御
信号Ｓ_Cが再び電源電圧Ｖ_CC付近に設定され、ＶＣＯ４
０が再起動される。

【００４９】以上説明したように、本実施形態によれ
ば、ＰＬＬ回路にクロック検出回路６０およびリセット
回路７０を設けて、ＶＣＯ４０が停止し、分周回路５０
の出力信号Ｓ_Dがハイレベルまたはローレベルの何れか
に固定されていることをクロック検出回路６０により検
出し、検出信号Ｓ_NCKを出力する。リセット回路７０
は、当該検出信号Ｓ_NCKに応じて、制御信号Ｓ_Cを所定
のレベルに設定してＶＣＯ４０に供給することにより、
ＶＣＯ４０を再起動させる。これによって、ＶＣＯ４０
が停止状態に陥ると、自動的に再起動され、ＰＬＬ回路
の動作安定性の向上が図れる。

【００５０】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、何らかの原因でＶＣＯが停止状態に陥る
と、それが検出され、検出信号が出力される。当該検出
信号に応じてＶＣＯの制御信号がリセットされ、ＶＣＯ
が再起動できるので、ＰＬＬ回路の動作の安定性が向上
でき、外部から停止状態にあるＰＬＬ回路を復帰させる
必要がなく、ＰＬＬ回路の動作停止によるシステムの機
能低下を防止できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の一実施形態を示す回
路図である。

【図２】位相比較回路の動作を示す波形図である。

【図３】チャージポンプの構成を示す回路図である。

【図４】ループフィルタの構成を示す回路図である。

【図５】チャージポンプの他の構成例を示す回路図であ
る。

【図６】チャージポンプおよびループフィルタの動作を
示す波形図である。

【図７】ＶＣＯを構成するリング発振回路の回路図であ
る。

【図８】リング発振回路を構成する反転増幅器の構成を
示す回路図である。

【図９】リング発振回路を構成する出力バッファの構成
を示す回路図である。

【図１０】ＶＣＯの制御特性を示すグラフである。

【図１１】クロック検出回路の構成を示す回路図であ
る。

【図１２】リセット回路の構成を示す回路図である。

【図１３】クロック検出回路およびリセット回路の動作
を示す波形図である。

【図１４】従来のＰＬＬ回路の一構成例を示す回路図で
ある。

【図１５】位相比較回路の一構成例を示す回路図であ
る。

【図１６】位相比較回路の動作を示す波形図である。

【符号の説明】

１０…位相比較回路、２０，２０ａ…チャージポンプ、
３０…ループフィルタ、４０…ＶＣＯ、５０…分周回
路、６０…クロック検出回路、７０…リセット回路、Ｖ
_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】入力信号と基準信号との位相差を比較し、
当該比較結果に応じた位相差信号を出力する位相比較回
路と、上記位相比較回路からの位相差信号に応じて、所定のチ
ャージ電流を発生する電流発生回路と、上記電流発生回路により発生された上記チャージ電流に
応じて充電または放電するキャパシタを有し、充放電に
より設定された当該キャパシタの端子電圧に応じた制御
信号を出力する制御回路と、上記制御回路からの上記制御信号に応じて、所定の発振
周波数を有する発振信号を発生し、当該発振信号を上記
入力信号として上記位相比較回路に供給する電圧制御発
振回路と、上記電圧制御発生回路が所定の動作状態にあるか否かを
検出する動作状態検出回路と、上記動作状態検出回路により上記電圧制御発振回路が上
記所定の動作状態にあると検出されたとき、上記電圧制
御発振回路をリセットさせるリセット回路とを有するＰ
ＬＬ回路。
【請求項２】上記動作状態検出回路は、上記電圧制御発
振回路が停止状態にあると検出したとき、上記リセット
回路にリセット指示信号を出力する請求項１記載のＰＬ
Ｌ回路。
【請求項３】上記リセット回路は、上記動作状態検出回
路から上記リセット指示信号を受けたとき、上記制御信
号を所定のレベルに設定して、上記電圧制御発振回路に
供給する請求項２記載のＰＬＬ回路。
【請求項４】上記電圧制御発振回路は、上記リセット回
路から上記リセット信号を受けたとき、停止状態から再
起動され、所定の周波数を有する発振信号を出力する請
求項３記載のＰＬＬ回路。
【請求項５】上記動作状態検出回路は、上記電圧制御発
振回路の出力信号がある所定のレベルに固定されている
と検出したとき、上記リセット指示信号を出力する請求
項１記載のＰＬＬ回路。
【請求項６】上記電圧制御発振回路の出力信号を所定の
分周比で分周し、分周信号を上記入力信号として上記位
相比較回路に供給する分周回路を有する請求項１記載の
ＰＬＬ回路。
【請求項７】上記動作状態検出回路は、上記分周回路か
らの分周信号がある所定のレベルに固定されていると検
出したとき、上記リセット指示信号を出力する請求項６
記載のＰＬＬ回路。