JP2002271213A

JP2002271213A - Ｆｍ送信機

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Publication number: JP2002271213A
Application number: JP2001071641A
Authority: JP
Inventors: Masaru Kokubo; 優小久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-14
Filing date: 2001-03-14
Publication date: 2002-09-20
Anticipated expiration: 2021-03-14
Also published as: US20020132595A1; JP3851511B2; US7031675B2

Abstract

(57)【要約】【課題】バッファ増幅器までも含めた起動／停止の制御
が可能で、サンプルホールド回路をＰＬＬの開ループ移
行に用いる必要のないＦＭ送信機を提供する。【解決手段】ＰＬＬ内のチャージポンプ５を制御してＦ
Ｍ変調動作の起動／停止を行なう制御回路１４を、ＰＬ
Ｌの閉ループ／開ループ選択信号ＣＬ／ＯＰとバッファ
増幅器９の起動／停止信号ＰＡ＿ＰＤとプリアンブル検
出信号を用いて制御する構成とする。【効果】ＦＭ送信機のバッファ増幅器とＰＬＬとを連動
して起動・停止制御ができるようになるので、消費電力
の低減が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は送信機に関し、特に
半導体上に形成したＦＭ（周波数変調）変調回路を用い
たＦＭ送信機に関する。

【０００２】

【従来の技術】ＦＭ変調信号を送出するための従来のＦ
Ｍ送信機は、特開平３−２３６６３４号公報に記載され
るように、位相同期回路（ＰＬＬ）を用いている。

【０００３】この種の従来のＦＭ送信機は、基準発振回
路、位相比較器、プログラマブル分周器、Ｌ．Ｐ．Ｆ
(低域通過フィルタ)、サンプルホールド回路、加算器、
電圧制御発振器(ＶＣＯ)、バッファ増幅器(ＡＭＰ)、お
よび、送信アンテナから構成されていた。この従来例の
動作を以下に説明する。

【０００４】電圧制御発振器の出力はプログラマブル分
周器によって分周され、位相比較器の一方の入力端子へ
入力される。また、位相比較器の他方の入力は、基準発
振回路から基準信号が供給される。位相比較器は、上記
２つの信号の位相差に相当するパルス幅を持つ信号を出
力する。次に、この位相比較器の出力信号は、低域通過
フィルタ、サンプルホールド回路、および、加算器を介
して、電圧制御発振器の周波数制御端子にフィードバッ
クされる。この一連の接続によりＰＬＬが構成される。
電圧制御発振器から出力される信号の周波数は、上記フ
ィードバック構成により、基準信号にプログラマブル分
周器の分周数を乗じた周波数となる。

【０００５】この従来例のＦＭ送信機にはさらにマイク
ロコンピュータが設けられ、上記位相比較器とプログラ
マブル分周器の出力が入力される。マイクロコンピュー
タは、ＰＬＬがロックしたことを位相比較器からの信号
で検出する。マイクロコンピュータは、ロック検出結果
をもとに、サンプルホールド回路を起動させ、ロックし
ているときの電圧制御発振器の制御電圧をサンプルホー
ルドする。次に、送信データから得られた周波数制御信
号が、デジタル／アナログ変換器と低域通過フィルタを
介して加算器により加算されるので、ＦＭ変調信号が得
られる。なお、このようなＰＬＬのループの中で位相比
較器の出力を電圧制御発振器に必要な直流に変換するた
めに使われる低域通過フィルタは、ループフィルタと呼
ばれている。さらに電圧制御発振器から発生したＦＭ変
調信号は、バッファ増幅器を介してアンテナに供給さ
れ、ＦＭ変調信号が送信される。

【０００６】このように、従来例はサンプルホールド回
路を用いてＰＬＬの閉ループを切断すると同時に、サン
プルホールドしたループフィルタの出力電圧を、加算器
により送信信号に対応した周波数偏移を与える信号に加
算することで、ＦＭ変調信号を生成するものである。こ
のとき、位相比較器からのロック信号をマイクロコンピ
ュータにより検出することによって、サンプルホールド
回路を制御しているので、ＰＬＬがロックした時点で自
動的にＦＭ変調信号を発生する状態に移行できる。

【０００７】

【発明が解決しようとする課題】しかしながら、前述し
た従来のＦＭ送信機によれば、バッファ増幅器の起動に
関する制御については考慮されておらず、低消費電力と
いう観点では不十分なものであった。しかも、ＰＬＬを
開ループに移行するためにサンプルホールド回路を用い
ているため、消費電力が大きくなるという点にも配慮さ
れていなかった。

【０００８】そこで、本発明の目的は、バッファ増幅器
までも含めた起動／停止の制御が可能で、サンプルホー
ルド回路をＰＬＬの開ループ移行に用いる必要のないＦ
Ｍ送信機を提供することにある。さらに、消費電力の大
きなバッファ増幅器の起動時間を最小にしたＦＭ送信機
を提供することも目的の一つである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＦＭ送信機は、位相比較器とチャージ
ポンプとループフィルタと電圧制御発振器とカウンタと
を含む位相同期ループ（ＰＬＬ）と、送信信号に対応し
た周波数偏移を加算する加算器と、アンテナへ出力する
ためのバッファ増幅器とから構成されるＦＭ送信機であ
って、上記ＰＬＬの起動／停止信号およびバッファ増幅
器の起動／停止信号を入力とし、上記チャージポンプの
出力を高抵抗状態に保持するための制御信号を出力する
制御回路を設けることを特徴とするものである。すなわ
ち、本発明に係るＦＭ送信機は、ＰＬＬの閉ループ／開
ループ選択信号とバッファ増幅器の起動／停止信号から
ＦＭ送信機の変調動作（以下、単にＦＭ変調動作とい
う）の起動／停止を制御するように構成したものであ
る。

【００１０】ここで、ＰＬＬの閉ループ／開ループ選択
信号はＰＬＬの閉ループ動作と開ループ動作を制御する
ための信号であり、従来例のようなマイクロコンピュー
タによる検出に基づいて出力される信号だけではなく、
カウンタなどを用いて一定時間経過後を検出することに
よりＰＬＬがロックしたことを示す信号であっても良
い。

【００１１】さらに、プリアンブル信号を用いたＦＭ送
信機の場合には、ＰＬＬの閉ループ／開ループ選択信号
と、バッファ増幅器の起動／停止信号と、プリアンブル
検出信号とを用いて、ＦＭ変調動作の起動／停止を制御
し、プリアンブル検出前はＰＬＬが閉ループでのＦＭ変
調動作でＦＭ信号を発生し、プリアンブル送信終了後に
ＰＬＬの開ループでのＦＭ変調動作に移行するように制
御する構成とすればよい。すなわち、ＦＭ送信機がプリ
アンブルを送出している間はＰＬＬが閉ループ制御とな
っているように構成する。

【００１２】また、上記ＦＭ送信機において、チャージ
ポンプ回路の出力を非導通にする、または、位相比較器
から出力される２つの周波数制御信号すなわち周波数を
高めるための制御信号と周波数を低めるための制御信号
とを抑止することにより、ＰＬＬを閉ループ動作から開
ループ動作に制御するように制御回路を構成してもよ
い。これにより、従来例のようにサンプルホールド回路
を用いることなく、ＰＬＬを閉ループ動作から開ループ
動作に移行することができる。

【００１３】

【発明の実施の形態】以下、本発明に係るＦＭ送信機の
好適な実施の形態について添付図面を参照しながら以下
詳細に説明する。

【００１４】＜実施の形態例１＞本発明に係るＦＭ送信
機の実施の形態例を、図１を用いて説明する。図１に示
すＦＭ送信機は、基準信号ＲＥＦが入力され、電圧制御
発振器（ＶＣＯ）８からカウンタ１１を介して帰還され
た信号との位相差を検出する位相比較器４と、位相比較
器４から出力される周波数を高める制御信号ＵＰまたは
周波数を低める制御信号ＤＮが入力され、位相比較器４
が検出した位相差に相当する信号に変換するチャージポ
ンプ５と、チャージポンプ５の出力が入力され、チャー
ジポンプ５の出力信号に含まれる雑音成分を抑圧すると
共にＰＬＬを安定に保つループフィルタ６と、ループフ
ィルタ６の出力と送信データＴＸとの加算を行う加算回
路７と、加算回路７の出力を入力し、その値に対応した
発振周波数の信号を出力するＶＣＯ８と、ＶＣＯ８の出
力を２つの信号系路に分割し、一方は、予め定められた
数値まで係数するカウンタ１１に入力され、他方は、バ
ッファ増幅器(ＡＭＰ)９を介してアンテナ１０からＦＭ
変調信号として送信される構成である。

【００１５】このように位相比較器４、チャージポンプ
５、ループフィルタ６、ＶＣＯ８、および、カウンタ１
１にて構成される一連のフィードバックループをＰＬＬ
（位相制御ループ）と呼ぶ。

【００１６】ここで、上記ＰＬＬの制御ループに対して
以下のような構成で送信する信号を印加する。送信デー
タＴＸとその同期クロックＴＸＣＫがガウスフィルタ１
に入力され、波形整形された後、ＤＡ変換器（ＤＡＣ）
２においてアナログ信号に変換される。このアナログ信
号は、低域通過フィルタ３により高周波数帯の雑音を抑
圧した後、加算回路７の他方の入力に供給される。さら
に、カウンタ１１がカウントする予め定められた数値は
レジスタ１２に蓄えられており、３つの信号ＤＡＴＡ，
ＣＬＫ，ＳＴＢにより外部の制御装置から書き換え可能
な構成となっている。また、チャージポンプ５には、制
御回路１３からの閉ループ／開ループ選択信号、すなわ
ち制御信号ＣＬ／ＯＰが接続され、ＰＬＬが閉ループ動
作する場合とＰＬＬのフィードバックループを切断して
開ループ動作する場合との切り替えを行うように構成さ
れている。

【００１７】制御回路１３の構成を図３に示す。制御回
路１３は、バッファ増幅器９を起動するための信号ＰＡ
＿ＰＤが入力される複数個の遅延用レジスタ３１〜３４
と、最終段の遅延用レジスタ３４の出力が入力され、立
ち下がりエッジにおいてパルスを出力する遅延インバー
タ３５〜３９及びＮＯＲ回路４０と、ＰＬＬを起動する
ための信号ＰＬＬ＿ＰＤが入力され、立ち下がりエッジ
においてパルスを出力する遅延インバータ２６〜３０及
びＮＯＲ回路２３と、ＮＯＲ回路４０，２３の出力がそ
れぞれ入力され、フリップフロップを構成しているＮＯ
Ｒ回路２２，２４と、ＮＯＲ回路２２の出力を反転して
出力するためのインバータ２５から構成される。

【００１８】図３では、遅延用レジスタは４個の例を示
したが、必要な遅延時間を実現するために、任意の段数
の遅延用レジスタを設ける構成も適用でき、また、可変
遅延回路のような遅延を与える回路も適用可能である。
ここで必要な遅延時間とは、バッファ増幅器９が起動す
ることにより発生するＰＬＬの収束周波数の揺らぎが十
分小さくなるための時間以上の時間に相当する。

【００１９】以上の説明において、バッファ増幅器９は
ＰＡ＿ＰＤ信号が“ロー（Ｌ）”のとき起動し、“ハイ
（Ｈ）”のとき停止し、ＰＬＬはＰＬＬ＿ＰＤ信号が
“Ｌ”のとき起動し、“Ｈ”のとき停止すると定義し
た。さらに、ＶＣＯ８もＰＬＬ＿ＰＤ信号により制御さ
れ、“Ｈ”のとき停止し、“Ｌ”のとき起動する。ま
た、それ以外のブロックに対しても図では制御線を省略
しているが、ＰＬＬ＿ＰＤ信号により同様に起動・停止
が制御されるものとする。

【００２０】本実施の形態例の動作について図７を用い
て説明する。図７の横軸は時間を表し、その時間に対応
した３つの信号ＣＬ／ＯＰ，ＰＬＬ＿ＰＤ，ＰＡ＿ＰＤ
およびそれらの制御信号にて制御されるＦＭ送信機の送
信状態を示している。ここではＦＭ送信機の送信状態と
して、停止モード、ＰＬＬ収束モード、プリアンブル送
信モード、および送信データの送信モードの４つのモー
ドがある。

【００２１】最初の送信状態は停止モードであり、ＰＬ
Ｌ＿ＰＤ信号とＰＡ＿ＰＤ信号は共に“Ｈ”となり、Ｆ
Ｍ送信機は停止している。

【００２２】次に、ＰＬＬ＿ＰＤ信号が“Ｈ”から
“Ｌ”に遷移することにより、ＰＬＬが起動する。この
とき、制御回路１３がＰＬＬ＿ＰＤ信号の遷移を検出
し、制御信号ＣＬ／ＯＰを“Ｌ”から“Ｈ”に遷移させ
ることにより（図７で示したｔ１時点）、ＰＬＬは閉ル
ープ制御となり、ロック状態への収束を開始する。ＰＬ
Ｌ＿ＰＤ信号の遷移を検出する方法は、ＰＬＬ＿ＰＤ信
号を奇数段のインバータ２６〜３０へ入力し、予め定め
られた遅延時間を与え、その最終段のインバータ３０の
出力とＰＬＬ＿ＰＤ信号との論理和の否定演算をＮＯＲ
回路２３で得ることにより、ＰＬＬ＿ＰＤ信号の立ち下
がり点で正のパルスが出力される。この出力が、フリッ
プフロップとして接続された２つのＮＯＲ回路２２，２
４に入力され、該フリップフロップ出力を反転させる。
したがって、インバータ２５を介した制御信号ＣＬ／Ｏ
Ｐは“Ｌ”から“Ｈ”に遷移する。ここで、インバータ
５段を使用した例を示したが、５段に限らず、必要なパ
ルス幅を得るために他の段数としても問題はない。

【００２３】次に、ＰＬＬがロックした後、ＰＡ＿ＰＤ
信号を“Ｈ”から“Ｌ”に遷移させ（図７で示したｔ２
時点）、バッファ増幅器９を起動する。ここで、ＰＬＬ
がロックしたことを検出する方法として、専用のロック
検出回路を用いることもできるが、ＰＬＬのパラメータ
設定時に決めた自然周波数ωｎから収束時間が決められ
ることが良く知られているので、タイマーを用いて一定
の時間経過後にＰＡ＿ＰＤ信号を遷移させる方法も適用
可能である。

【００２４】なお、ＰＡ＿ＰＤ信号が“Ｈ”から“Ｌ”
に遷移してバッファ増幅器９が起動するときに発生する
バッファ増幅器９の突入電流により、バッファ増幅器９
以外のブロックの電源やグラウンドの電位が変動する。
特にＦＭ送信機のＰＬＬがこの影響を受けやすいため、
ＰＬＬの発振周波数が収束周波数から揺らぐ現象が発生
する。この周波数の揺らぎが規定の周波数範囲以下に再
収束するまで、開ループ制御への制御には移行しないよ
うに、図３の制御回路には、遅延回路のための遅延用レ
ジスタを複数個設けている。

【００２５】最終段の遅延用レジスタ３４の出力は奇数
段のインバータ３５〜３９とＮＯＲ回路４０の一方の入
力に入力され、さらにＮＯＲ回路４０の他方の入力には
最終段のインバータ３９の出力が接続される。この回路
構成により、ＰＡ＿ＰＤ信号が遅延された信号の立ち下
がり点において正のパルスが出力される。このＮＯＲ回
路４０の出力が、フリップフロップとして接続された２
つのＮＯＲ回路２２，２４の他方の入力に接続され、フ
リップフロップの出力が反転する。この出力はインバー
タ２５を介して制御信号ＣＬ／ＯＰとして出力され、制
御信号ＣＬ／ＯＰは“Ｈ”から“Ｌ”に遷移する。これ
により、ＰＬＬはフィードバックループが遮断され、開
ループ制御に移行する。その結果、図７のタイムチャー
トに示すように、遅延用レジスタ３１〜３４の遅延時間
分ｔＤだけ遅れたタイミングにて閉ループ制御から開ル
ープ制御へ移行する。

【００２６】次に開ループ制御に移行した後、プリアン
ブルと送信データＴＸがガウスフィルタ１、ＤＡＣ２，
低域通過フィルタ３を介して加算器７にてＶＣＯ８の入
力に加算され、ＶＣＯ８よりＦＭ変調信号が出力され
る。ここで、プリアンブルは予め仕様で定められた−
１，＋１，−１，＋１などの特定パタンの繰り返しのこ
とである。特に、短距離無線ＬＡＮ（Local Area Netwo
rk）と呼ばれる短距離無線リンクの仕様では、−１，＋
１，−１，＋１または＋１，−１，＋１，−１の２通り
のプリアンブルが定義されている。ここで、＋１は正の
周波数偏移を表し、−１は負の周波数偏移を表す。ま
た、＋１はデジタル信号の“Ｈ”に対応し、−１は
“Ｌ”に対応する。なお、図７において、ｔ３はプリア
ンブルの送信開始時点、ｔ４はプリアンブル終了時点ま
たは送信データ開始時点である。

【００２７】次に、図５を用いてチャージポンプの回路
について説明する。

【００２８】チャージポンプ５は制御回路１３から出力
された制御信号ＣＬ／ＯＰが入力され、制御信号ＣＬ／
ＯＰは制御状態に対応してＰＬＬが閉ループまたは開ル
ープ制御となるようにチャージポンプのチャージ電流を
制御する機能を持っている。

【００２９】チャージポンプ５は、基準電流Ｉｃを流す
基準電流源４１と、基準電流源４１の出力に接続され、
ドレインとソースが接続されたＮＭＯＳトランジスタ４
２と、ＮＭＯＳトランジスタ４２のゲートに、それぞれ
のゲートが接続されたＮＭＯＳトランジスタ４７，４８
と、ドレインとゲートが接続されると共にドレインがＮ
ＭＯＳトランジスタ４８のドレインに接続されたＰＭＯ
Ｓトランジスタ４３と、ゲートがＰＭＯＳトランジスタ
４３のゲートに接続されたＰＭＯＳトランジスタ４４
と、ソースがＰＭＯＳトランジスタ４４のドレインに接
続され、ドレインがチャージポンプ出力ＣＨＰに接続さ
れたＰＭＯＳトランジス４５と、ソースがＮＭＯＳトラ
ンジスタ４７のドレインに接続され、ドレインがチャー
ジポンプ出力ＣＨＰに接続されたＮＭＯＳトランジス４
６と、位相比較器４からのＵＰ信号を一方の入力とし、
制御回路１３からのＣＬ／ＯＰ信号を他方の入力とする
ＮＡＮＤ回路４９と、位相比較器４からのＤＮ信号を一
方の入力とし、制御回路１３からのＣＬ／ＯＰ信号を他
方の入力とするＡＮＤ回路５０とから構成される。

【００３０】図５において、ＮＭＯＳトランジスタ４
２，４８，４７はそれぞれのゲートが接続されて、カレ
ントミラー回路を構成している。したがって、ＮＭＯＳ
トランジスタ４２，４８，４７には同じ電流が流れる。
さらにＰＭＯＳトランジスタ４３，４４のゲート同士も
接続されてカレントミラーの回路構成となっており、こ
の２つのＰＭＯＳトランジスタ４３，４４にも同じ電流
が流れる。したがって、これらのトランジスタ４２，４
３，４４，４７，４８の電流値は基準電流Ｉｃと等しく
なる。

【００３１】次に、制御回路１３からの制御信号ＣＬ／
ＯＰ信号がＮＡＮＤ回路４９とＡＮＤ回路５０に接続さ
れているので、制御信号ＣＬ／ＯＰが“Ｌ”のときはＮ
ＡＮＤ回路４９の出力は常に“Ｈ”、ＡＮＤ回路５０の
出力は常に“Ｌ”となる。したがって、ＮＡＮＤ回路４
９の出力がゲートに接続されているＰＭＯＳトランジス
タ４５と、ＡＮＤ回路５０の出力がゲートに接続される
ＮＭＯＳトランジスタ４６とはオフ状態になり、チャー
ジポンプ５の出力ＣＨＰは高抵抗状態に保持される。こ
のとき、ＰＬＬは開ループ制御となる。

【００３２】一方、制御回路１３からの制御信号ＣＬ／
ＯＰが“Ｈ”のときは、ＮＡＮＤ回路４９の出力は位相
比較器４から与えられるＵＰ信号の反転した信号を出力
し、ＡＮＤ回路５０の出力は位相比較器４から与えられ
るＤＮ信号と同じ信号となる。したがって、ＵＰ信号が
“Ｈ”のときはＰＭＯＳトランジスタ４５がオン状態と
なり、チャージポンプ５の出力ＣＨＰにＰＭＯＳトラン
ジスタ４４の電流が供給される。ＤＮ信号が“Ｈ”のと
きはＮＭＯＳトランジスタ４６がオン状態となり、ＮＭ
ＯＳトランジスタ４７の電流がチャージポンプ５の出力
ＣＨＰから引き抜かれる。つまり、位相比較器４からの
ＵＰ，ＤＮ信号に対応してチャージポンプ電流が供給ま
たは吸引される。したがって、この状態でＰＬＬは閉ル
ープ制御となる。

【００３３】以上の構成により、バッファ増幅器９とＰ
ＬＬとを連動した起動・停止の制御が行えるＦＭ送信機
が実現できる。

【００３４】＜実施の形態２＞次に、図２を用いて本発
明に係るＦＭ送信機の第２の実施の形態例について説明
する。

【００３５】本実施の形態例は、図１における制御回路
１３の代わりに、プリアンブル検出回路を用いた制御回
路１４が設けられている点が異なる。制御回路１４に
は、ＰＬＬ＿ＰＤ信号、ＴＸ信号、ＴＸＣＫ信号および
ＰＡ＿ＰＤ信号の４つの信号が入力され、チャージポン
プ５に対して、閉ループ制御と開ループ制御とを選択す
る制御信号ＣＬ／ＯＰを出力する。

【００３６】図４に、本実施の形態例の制御回路の構成
を示す。制御回路１４には送信データＴＸとその同期ク
ロックＴＸＣＫが入力され、シフトレジスタを構成する
レジスタ１５〜１８と、送信データＴＸがプリアンブル
と一致していることをチェックするＯＲ−ＮＡＮＤ回路
１９と、同期クロックＴＸＣＫを反転するインバータ２
０と、ＯＲ−ＮＡＮＤ回路１９の出力をラッチするレジ
スタ２１と、レジスタ２１の出力により、出力が“Ｈ”
にセットされるフリップフロップを構成するＮＯＲ回路
２２，２４と、インバータ２５と、ＰＬＬ＿ＰＤ信号が
入力される奇数段のインバータ２６〜３０と、最終段の
インバータ３０の出力とＰＬＬ＿ＰＤ信号とを入力とす
るＮＯＲ回路２３から構成され、ＮＯＲ回路２３の出力
がＮＯＲ回路２４の入力に接続される。さらに、レジス
タ２１のリセット端子ＲにはＰＡ＿ＰＤ信号が接続され
る。

【００３７】次に、制御回路１４の動作を説明する。Ｆ
Ｍ送信機が起動すると、ＰＬＬ＿ＰＤ信号が“Ｈ”から
“Ｌ”に遷移し、インバータ２６〜３０とＮＯＲ回路２
３により、立ち下がりエッジのところでワンショットの
パルスが出力される。ＮＯＲ回路２３はフリップフロッ
プ構成のＮＯＲ回路２４に入力されるので、インバータ
２５を介した制御信号ＣＬ／ＯＰは、“Ｈ”となる。こ
れにより、ＰＬＬは閉ループ制御となり、所定の発振周
波数への収束を開始する。

【００３８】次に、送信データＴＸはレジスタ１５に入
力される。レジスタ１５〜１８はシフトレジスタを構成
しており、転送クロックは送信信号に同期したクロック
ＴＸＣＫである。これにより、送信データＴＸは送信信
号間隔毎に転送される。各レジスタ１５〜１８の出力
は、ＯＲ−ＮＡＮＤ回路１９に接続される。ＯＲ−ＮＡ
ＮＤ回路１９の一方のＯＲ入力部にはレジスタ１５のＱ
出力、レジスタ１６のＱの反転出力、レジスタ１７のＱ
出力、レジスタ１８のＱの反転出力が接続され、他方の
ＯＲ入力部にはレジスタ１５のＱの反転出力、レジスタ
１６のＱ出力、レジスタ１７のＱの反転出力、レジスタ
１８のＱ出力が接続される。以上の接続により、送信デ
ータＴＸ内にプリアンブルと一致したデータ（Ｈ，Ｌ，
Ｈ，ＬまたはＬ，Ｈ，Ｌ，Ｈ）が存在することを検出で
きる。次にＯＲ−ＮＡＮＤ回路１９の出力はレジスタ２
１に入力され、クロックＴＸＣＫの反転したクロックで
取り込まれるので、ハザードによる誤動作を防止してい
る。

【００３９】レジスタ２１のＱ出力は上記フリップフロ
ップを構成するＮＯＲ回路２２の入力に接続され、プリ
アンブルとの一致が検出されたとき、フリップフロップ
をリセットして、制御信号ＣＬ／ＯＰは“Ｈ”から
“Ｌ”に遷移する。これにより、ＰＬＬは開ループ制御
となる。

【００４０】図８に、本実施の形態例の制御タイムチャ
ートを示す。制御信号ＣＬ／ＯＰはプリアンブル検出後
に開ループ制御となる。プリアンブルは正負の周波数偏
移の繰り返し信号であるため、短距離無線ＬＡＮのよう
な１Ｍｂｐｓの送信レートを持つ場合、５００ｋＨｚの
繰り返し周期となる。これはＰＬＬのループ帯域（自然
周波数ωｎ）に対して十分高いので、閉ループ制御によ
る信号の抑圧は発生せず、ＰＬＬを閉ループ制御にした
ままでもＦＭ変調信号が生成できる。なお図８におい
て、ｔ３はプリアンブルの送信開始時点、ｔ４はプリア
ンブル終了時点または送信データ開始時点である。

【００４１】さらに、本実施の形態例におけるチャージ
ポンプ５について、図６を用いて説明する。本実施の形
態例におけるチャージポンプ５は、バイアス電流を停止
することによりＰＬＬを開ループ制御とする。前述した
実施の形態例１のチャージポンプと異なる点は、基準電
流ＩｃがＣＬ／ＯＰ信号により起動・停止される点と、
ＮＭＯＳトランジスタ４２のゲートを停止時にグラウン
ドに接続するＮＭＯＳトランジスタ５２と、ＰＭＯＳト
ランジスタ４３のゲートを停止時に電源端子に接続する
ＰＭＯＳトランジスタ５１とが追加され、さらに、制御
信号ＤＮが接続されたＡＮＤ５０を削除し、制御信号Ｄ
Ｎが直接ＮＭＯＳトランジスタ４６のゲートに接続さ
れ、制御信号ＵＰが接続されていたＮＡＮＤ４９をイン
バータ５４に変更している。また、上記ＮＭＯＳトラン
ジスタ５２のゲート信号はＣＬ／ＯＰの反転信号がイン
バータ５３により生成され、ＮＭＯＳトランジスタ５２
のゲートに接続される。

【００４２】本実施の形態例におけるチャージポンプ５
はＣＬ／ＯＰ信号が“Ｈ”のとき、位相比較器４からの
制御信号ＵＰと制御信号ＤＮにより通常動作が行われる
が、ＣＬ／ＯＰ信号が“Ｌ”のときは基準電流Ｉｃが零
となり、さらに、ＮＭＯＳトランジスタ４７とＰＭＯＳ
トランジスタ４４のゲート・ソース間電圧が零となるの
で、チャージポンプ５の出力ＣＨＰへの電流のやり取り
は発生しない。したがって、ＰＬＬは開ループ制御とな
る。

【００４３】＜実施の形態３＞次に、本発明に係るＦＭ
送信機の第３の実施の形態例について説明する。本実施
の形態例は、前述した第２の実施の形態例で示した図２
において、プリアンブル検出回路を用いた制御回路１４
の構成が異なっている。図９に、本実施の形態例の制御
回路の構成例を示す。この図９に示した制御回路は送信
データＴＸとその同期クロックＴＸＣＫを入力とし、送
信データＴＸの“Ｈ”に対し＋１を、“Ｌ”に対し−１
を、それぞれ対応させ、同期クロックＴＸＣＫ信号毎
に、上記＋１と−１を積分する。その積分結果の絶対値
が、予め定められた閾値を越えたとき、“Ｈ”レベルの
偏り検出信号ＯＦを出力する偏り検出回路５３を用いて
いる。この偏り検出回路５３はＰＡ＿ＰＤ信号毎にリセ
ットされ、“Ｌ”となる。

【００４４】制御信号ＣＬ／ＯＰは、ＰＬＬ＿ＰＤ信号
によりセットされるので、閉ループ制御が開始される時
点は、前述した実施の形態例における制御回路１３,１
４と同じであるが、閉ループから開ループに移行するタ
イミングが上記検出回路５３により送信信号の“Ｈ”と
“Ｌ”の出現数の偏りを検出した時点となることが異な
る。

【００４５】図１０は図９に示した構成の制御回路を用
いた場合のタイムチャートである。プリアンブルに続い
て送信データが送信され、送信データの“Ｈ”と“Ｌ”
との偏りが、予め定められた閾値を越えたときに、上記
偏り検出回路５３が動作し、ＰＬＬを開ループ動作に切
り替える（ｔ５時点）。ここで、予め定められた閾値
は、特に定められた値はないが、ＰＬＬが有する高域遮
断特性の影響を行けない範囲、例えばＰＬＬのループ帯
域の１０倍ぐらい、短距離無線ＬＡＮへの応用の場合、
１００ｋＨｚ程度以上の期間を用いるのが望ましい。し
たがって、閾値は１０ぐらいを用いた。このような構成
を用いると制御回路１４を用いたときよりも開ループ制
御となる時点ｔ５を遅く設定することが可能となる。な
お、図１０において、ｔ３はプリアンブルの送信開始時
点、ｔ４はプリアンブルの終了時点、ｔ５は送信データ
の送信開始時点である。

【００４６】偏り検出回路５３の構成の一例を、図１１
に示す。偏り検出回路５３は、符号数値変換器５４と、
加算器５５と、データラッチ５６と、判定器５７とから
構成される。このように構成される偏り検出回路５３の
動作は、以下の通りである。符号数値変換器５４は、入
力される送信データＴＸの“Ｈ”と“Ｌ”に対応した数
値データ“＋１”と“−１”を発生する。加算器５５と
データラッチ５６により積分器が構成され、同期クロッ
クＴＸＣＫ毎に積分を行なう。判定器５７は、データラ
ッチ５６の出力の絶対値を演算し、予め与えられた閾値
を越えたことを判定して偏り検出信号ＯＦを出力する。

【００４７】

【発明の効果】前述した実施の形態例から明らかなよう
に、本発明によれば、ＦＭ送信機のバッファ増幅器とＰ
ＬＬとを連動して起動・停止制御ができるようになるの
で、サンプルホールド回路を用いる必要がなく、消費電
力の低減が図れる。

【００４８】また、プリアンブル送信期間において、閉
ループ制御状態のＰＬＬを用いて送信プリアンブルを送
出できるようになるため、バッファ増幅器の起動タイミ
ングを遅く設定できる。それに伴い、バッファ増幅器の
起動している時間を短縮できることが可能となるので、
消費電力低減ができる。

【００４９】さらに、送信データを積分する形式の検出
回路を用いれば、送信データを送信する期間でもデータ
の偏りがない場合には閉ループ送信が可能となるので、
バッファ増幅器の起動している時間をさらに短縮でき
る。

【図面の簡単な説明】

【図１】本発明に係るＦＭ送信機の一実施の形態例を示
すブロック回路図である。

【図２】本発明に係るＦＭ送信機の別の実施の形態例を
示すブロック回路図である。

【図３】図１のＦＭ送信機で用いる制御回路の構成例を
示す回路図である。

【図４】図２のＦＭ送信機で用いる制御回路の構成例を
示す回路図である。

【図５】図１のＦＭ送信機で用いるチャージポンプの構
成例を示す回路図である。

【図６】図２のＦＭ送信機で用いるチャージポンプの構
成例を示す回路図である。

【図７】図１に示したＦＭ送信機の制御タイムチャート
である。

【図８】図２に示したＦＭ送信機の制御タイムチャート
である。

【図９】図２に示したＦＭ送信機の構成で、制御回路を
偏り検出回路を用いて構成する場合の回路図である。

【図１０】図９の制御回路を用いた場合のＦＭ送信機の
制御タイムチャートである。

【図１１】図９の偏り検出回路の構成例を示すブロック
図である。

【符号の説明】

１…ガウスフィルタ、２…ＤＡＣ、３…低域通過フィル
タ、４…位相比較器、５…チャージポンプ、６…ループ
フィルタ、７…加算器、８…ＶＣＯ、９…バッファ増幅
器、１０…アンテナ、１１…カウンタ、１２…レジス
タ、１３，１４…制御回路、１５〜１８，３１〜３４…
シフトレジスタ、１９…ＯＲ−ＮＡＮＤ回路、２０，２
６〜３０，２５，３５〜３９，５３，５４…インバー
タ、２１…リセット付きレジスタ，２２〜２４，４０…
ＮＯＲ回路，４１…基準電流源、４２，４６〜４８，５
２…ＮＭＯＳトランジスタ、４３〜４５，５１…ＰＭＯ
Ｓトランジスタ、５３…偏り検出回路、５４…符号数値
変換器、５５…加算器、５６…データラッチ、５７…判
定器。

Claims

【特許請求の範囲】

【請求項１】位相比較器とチャージポンプとループフィ
ルタと電圧制御発振器とカウンタとを含む位相同期ルー
プ（ＰＬＬ）と、送信信号に対応した周波数偏移を加算する加算器と、アンテナへ出力するためのバッファ増幅器とから構成さ
れるＦＭ送信機であって、上記ＰＬＬの起動／停止信号およびバッファ増幅器の起
動／停止信号を入力とし、上記チャージポンプの出力を
高抵抗状態に保持するための制御信号を出力する制御回
路を設けることを特徴とするＦＭ送信機。
【請求項２】請求項１記載のＦＭ送信機において、上記
制御回路は、バッファ増幅器の起動／停止信号を遅延する遅延回路
と、該遅延回路の出力を一方の入力としＰＬＬの起動／
停止信号を他方の入力として上記ＰＬＬの起動／停止信
号によりセットされ、上記遅延回路の出力によりリセッ
トされるフリップフロップを含み、上記ＰＬＬが起動するタイミングから、バッファ増幅器
が起動して一定の時間だけ遅延したタイミングまでの
間、上記ＰＬＬを閉ループ制御に保持し、それ以外の期
間はＰＬＬを開ループ状態とするように制御することを
特徴とするＦＭ送信機。
【請求項３】請求項１記載のＦＭ送信機において、上記
制御回路は、上記送信信号に含まれるプリアンブルを検出するプリア
ンブル検出回路と、ＰＬＬの起動／停止信号によりセッ
トされ上記プリアンブル検出回路の出力によりリセット
されるフリップフロップを含み、上記ＰＬＬが起動するタイミングからプリアンブルが送
出されるまでの間、上記ＰＬＬを閉ループ制御に保持
し、それ以外の期間ではＰＬＬを開ループ状態とするよ
うに制御することを特徴とするＦＭ送信機。
【請求項４】請求項１から３のいずれかに記載のＦＭ送
信機において、上記チャージポンプは、上記制御回路か
らの制御信号により、位相比較器から出力される周波数
制御信号を抑圧するための論理回路を具備することを特
徴とするＦＭ送信機。
【請求項５】請求項１から３のいずれかに記載のＦＭ送
信機において、上記チャージポンプは、上記制御回路か
らの制御信号によりバイアス電流を零にするためのスイ
ッチを具備することを特徴とするＦＭ送信機。
【請求項６】請求項１記載のＦＭ送信機において、上記
制御回路は、上記送信信号を積分して得られる送信信号の“Ｈ”また
は“Ｌ”の発生数の偏りを示す積分値の絶対値が、予め
定められた閾値を超えたことを検出する送信信号の
“Ｈ”または“Ｌ”の発生数偏り検出回路と、ＰＬＬの
起動／停止信号によりセットされ上記偏り検出回路の出
力によりリセットされるフリップフロップとを含み、ＰＬＬが起動するタイミングから、上記偏り検出回路に
より送信信号の“Ｈ”または“Ｌ”の発生数の偏りが所
定の閾値を超えて検出されるまでの間、上記ＰＬＬを閉
ループ制御に保持し、それ以外の期間はＰＬＬを開ルー
プ状態とするように制御することを特徴とするＦＭ送信
機。