JP2012509024A - Ｐｌｌ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）回路内のチャージポンプリークに起因した制御電圧リプルを最小化する技術 - Google Patents

Ｐｌｌ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ）回路内のチャージポンプリークに起因した制御電圧リプルを最小化する技術 Download PDF

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Abstract

【解決手段】位相ロックループ回路を含む装置においてチャージポンプリーク電流の影響を和らげるようループフィルタのサンプリング間隔を適切に制御する技術を提供する。一態様において、装置は電圧制御発振器（ＶＣＯ）、位相周波数検知部（ＰＦＤ）、ＶＣＯを固定するための制御電圧を提供するループフィルタ、及びＵＰパルスＤＯＷＮパルスの少なくともいずれか１つに応じてループフィルタに出力信号を供給するよう構成されたチャージポンプを含む。ループフィルタの入力とチャージポンプの出力との間で結合されサンプリング間隔によって特徴付けられたスイッチを含む。サンプリングスイッチ制御部は位相比較動作の前にスイッチを閉じ位相比較動作が完了するとスイッチを開くことでチャージポンプからのリーク電流の影響を和らげるようサンプリング間隔幅を適切に制御するよう構成される。
【選択図】図３

Description

米国連邦法規集３５編第１１９条による利益の主張
本明細書は、２００８年１１月１２日に提出され、本願の譲受人に譲渡され、且つ参照によりその開示が明示的に組み込まれる、“TECHNIQUES FOR MINIMIZING CONTROL VOLTAGE RIPPLE AND NOISE DUE TO CHARGE PUMP LEAKAGE IN PHASE LOCKED LOOP CIRCUITS”と表題されたＵＳ仮特許出願番号６１／１１４，０４１に対する優先権を主張する。
特許同時係属出願の参照
特許出願された本明細書は、本願の譲受人によって譲渡され、且つ以下参照によって明示的に組み込まれ、代理人整理番号０８Ｓ１０５０Ｕ２を有し、本願と共に同時出願され、“TECHNIQUES FOR MINIMIZING CONTROL VOLTAGE RIPPLE AND NOISE DUE TO CHARGE PUMP LEAKAGE IN PHASE LOCKED LOOP CIRCUITS”と表題された同時係属の米国特許出願に関連する。
本開示は、一般的に電気回路分野に関し、より具体的には位相ロックループ回路に関する。
図１は、チャージポンプに搭載される典型的な位相ロックループ（ＰＬＬ）回路の概念図を示す。典型的なＰＬＬ回路１００は、ＲＥＦ_ＣＬＫと記載されたリファレンスクロック信号とＮ分周の周波数分周器１２４からの分周された出力クロックとの間の位相比較を介して、位相エラーを検知する位相周波数検知器（ＰＦＤ）１０４から成る。ＰＦＤ１０４は、チャージポンプ１０６を駆動するＵＰ、ＤＯＷＮ信号を生成し、出力する。チャージポンプ１０６は、検知した位相エラーに比例する電荷をループフィルタ１１６に供給する。ループフィルタ１１６は、電圧（または電流）制御発振器（ＶＣＯ）１２２への供給とされる制御電圧Ｖｃｔｒｌ（または電流）を生成する。ＶＣＯ１２２はＶＣＯ_ＣＬＫと記載されたＶＣＯ出力信号を生成する。その周波数は、制御電圧Ｖｃｔｒｌに比例する。ＰＤＦ１０４はリファレンスクロック信号ＲＥＦ_ＣＬＫによってクロック（clocked）されているということに留意すべきである。つまり、リファレンス周波数の間隔で位相比較が行われる。
リファレンスクロック信号ＲＥＦ_ＣＬＫとは、外部のリファレンス発振器（図示せぬ）からのクロック信号の関数であり、外部リファレンス発振器の分数（fraction）となり得る。その分数は、外部リファレンス発振器とＰＦＤ１０４との間の経路に配置された周波数分周器（図示せぬ）によって得られる。
ロック条件で、ＵＰ、及びＤＯＷＮパルスは実質的には同じデュレーションを有し、ループフィルタ１１６に正味の電荷が供給されない。それ故、制御電圧Ｖｃｔｒｌ（または電流）は、ＶＣＯ出力信号ＶＣＯ_ＣＬＫが一定周波数であることを保証する理想的には一定の値とされる。ループフィルタ１１６は、通常、ＶＣＯ１２２の出力周波数を整える、フィルタを通過した制御電圧を生成するため電荷を蓄積する。
ループフィルタ１１６はチャージポンプ１０６の出力と並列に、直列に組み合わせられた抵抗（ＲＦＩＬＴ）１１８とキャパシタ（ＣＦＩＬＴ）１２０を備えた第１次ループフィルタ装置を含むよう示される。ループフィルタ１１６は、単なる例示であり、他の構成を含み得る。例えば、通例であると、付加的なポールキャパシタ（図示せぬ）がチャージポンプ１０６の出力と並列に配置される。その付加的なポールキャパシタは、キャパシタ１２０の値の１／１０となり得る。付加的なポールキャパシタは、ＰＬＬ１００のセッティング時間またはループ安定度に影響を与えないが、ＶＣＯ１２２の出力信号における参照不要波（reference spur）の混入を改善する。
チャージポンプ１０６は、電流源１０８及び１１４並びにスイッチ１１０及び１１２を含む。スイッチ１１０が閉じると、ＵＰパルスをループフィルタ１１６に渡す。スイッチ１１２が閉じると、ＤＯＷＮパルスをループフィルタ１１６に渡す。ＰＦＤ１０４の出力は、ＶＣＯ１２２の入力に供給する制御電圧Ｖｃｔｒｌ（または電流）を増減させるため、チャージポンプ１０６を制御する。
図２は、図１のＰＬＬ回路１００に関するリファレンスクロック信号ＲＥＦ_ＣＬＫ、ＶＣＯ出力信号ＶＣＯ_ＣＬＫ、ＵＰ、及びＤＯＷＮパルス、及び制御電圧Ｖｃｔｒｌ“リプル”に関する１組の波形２００を示す。制御電圧Ｖｃｔｒｌの波形は、オフ状態におけるチャージポンプでのリークによる電圧低下を示す。電圧低下は、ＵＰまたはＤＯＷＮパルスの立ち下がり遷移した後に開始され、次のＲＥＦ_ＣＬＫの立ち上がりエッジが始まるまで又はＵＰパルスの立ち上がり遷移し始まるまで低下し続ける制御電圧Ｖｃｔｒｌのスロープ（減少）した波形に相当する。制御電圧Ｖｃｔｒｌの波形はループフィルタ１１６のノードＶｃｔｒｌで測定される。電圧低下を補完するため、ＵＰパルスは、拡長し、リークによる電荷損失を補完する。ＵＰパルスの拡長された部分は、波形内の斜線に示す。したがって、制御電圧Ｖｃｔｒｌは、ＤＯＷＮパルスが立ち上がり遷移するまで徐々に増加する。ＤＯＷＮパルスの期間中では、制御電圧Ｖｃｔｒｌは一定のレベルで実質的に維持される。ＶＣＯの出力信号ＶＣＯ_ＣＬＫの波形は、制御電圧Ｖｃｔｒｌ上の電圧低下または電圧リプルに起因するＶＣＯ１２２の出力周波数（ＶＣＯ出力信号）の変調を表している。ロック条件の期間では、制御電圧Ｖｃｔｒｌは、理想的に一定値、またはＤＣ電圧とされる。このＤＣ成分または平均値からのあらゆる周期的な偏差を、リプルと呼ぶ。
現在のナノメータプロセスでは、“オフ”状態でのトランジスタのリーク電流が相当重要となり得る。ＰＬＬ回路１００内のチャージポンプ１０６は、ＵＰまたはＤＯＷＮパルスがデュレーションとされる間、オン状態とされ、それ以外はオフ状態とされる電流源に基づくトランジスタを使用することによって広く実装される。しかし、オフ状態におけるこれらトランジスタのリーク電流は、ループフィルタ１１６上に蓄積される電荷を著しく変化させ得る。ＰＬＬ回路１００は、リークによるこの電荷の損失を補完することによってロック条件が維持されることを保証する必要がある。補完は、各々の位相比較が開始される時に更なる電荷と同等であって反対の量（equal and opposite amount）が注入されることによって達成される。リーク電流の電荷損失及び電荷の補完は、電圧制御発振器（ＶＣＯ）に供給する制御電圧Ｖｃｔｒｌ上の電圧“リプル”を発生させ、タイムドメイン内の決定的なジッタ（jitter）又はＶＣＯ１２２におけるＶＣＯ出力信号ＶＣＯ_ＣＬＫ上の周波数ドメイン内の参照不要波として現れる。両者の影響は、目的とするアプリケーションに依存して好ましいものとはならないだろう。その悪影響は、同調レンジ（例えば、制限された制御電圧または電流レンジから周波数の広角レンジを生成すること）を最大とするための典型的な高電圧又は電流ゲインＶＣＯ設計を使用する低電圧設計において更に悪化される。
リーク電流を減少させる１つの対策として、厚い酸化膜を有したトランジスタをチャージポンプに使用する。しかし、厚い酸化膜を有したトランジスタを使用するといった選択肢は、特定の集積回路プロセス技術において、利用可能とはされ得ず、または値の張った更なるマスクプロセス工程を必要とし得る。別の対策に、大容量のループキャパシタンスは、集積回路面積及びコスト上の不利益といった結果を招くあるリーク電流に関する電圧変化を最小とするよう使用される。
それ故、オンチップの高価な厚い酸化膜を有したトランジスタまたは大容量のループキャパシタを用いずにチャージポンプのリーク電流を和らげる必要性がある。
集積回路のコスト及び面積的な不利を最小とする位相ロックループにおいて、チャージポンプのリークの影響を低減する回路も必要とされる。
位相ロックループ回路を含む装置において、チャージポンプのリーク電流の影響を緩和するループフィルタのサンプリング間隔を適切に制御する技術を提供する。一態様において、装置は、電圧制御発振器（ＶＣＯ）、位相比較動作を提供する位相周波数検知器（ＰＦＤ）、好ましい動作周波数にＶＣＯを固定（lock）するための制御電圧を提供するよう構成されたループフィルタ、及び少なくともＵＰパルスまたはＤＯＷＮパルスのうちいずれか１つに反応してループフィルタに出力信号を供給するよう構成されたチャージポンプを含む。その装置は、更にループフィルタの入力とチャージポンプの出力とが結合され、サンプリング間隔によって特徴付けられたサンプリングスイッチを含む。サンプリングスイッチ制御部は、位相比較動作に先だちサンプリングスイッチを閉じることで、そして位相比較動作が完了した際、サンプリングスイッチを開くことで、チャージポンプからのリーク電流の影響を低減するためサンプリング間隔の幅を適切に制御するよう構成されている。
開示されたさまざまな他の態様及び実施例は、更に以下詳細で説明する。
本サマリは、本開示の最大の限度及び範囲の代表例としては意図せず、また解釈すべきではない。これらのそして更なる付加的な態様は、特に添付した図面とともに用いてひとまとめにして考えた時、詳細な説明から直ちにより明白となるだろう。
図１は、チャージポンプを備える典型的な位相ロックループ（ＰＬＬ）回路の一例としての概念図を示す。 図２は、図１のＰＬＬ回路に関するリファレンスクロック、ＶＣＯ出力信号、ＵＰ、及びＤＯＷＮパルス、及び制御電圧“リプル”に関する一組の波形例を示す。 図３は、チャージポンプのリークの影響を低減するためループフィルタのサンプリング間隔を適切に制御するチャージポンプ位相ロックループ（ＰＬＬ）回路を有する装置の一例としての概念図を示す。 図４は、ループフィルタのためにサンプリング間隔を適切に制御する一工程例のフローチャートを示す。 図５は、図３の装置に従ったリファレンスクロック、アドバンスリファレンスクロック、ＵＰ、及びＤＯＷＮパルス、スイッチ制御信号ＰＨＩ１、ＰＨＩ２、チャージポンプ出力電圧Ｖｐ、及びＶＣＯ制御電圧Ｖｃｔｒｌに関する一組の波形を示す。
理解を分かりやすくするため、素子を区別するため、適切に添え字が加えられうる場合を除いて、同一の参照符号が使用され、その場合、図面で共通とされる同一の素子を示し得る。図面内に描かれたイメージは、趣旨を例示するために簡素化され、スケールを示す必要性はない。
添付した図面は、本開示の構成例を例示し、それ自体、均等に効果のある他の構成までに、許容しうる開示の範囲を限定して考えるべきではない。同様に、更なる詳細の説明がない他の構成に有益に組み合わせ得るいくつか構成の特徴を考慮する。
“典型的には”という用語は、以下“一例として、事例、または例示”という意味で使用される。“例えば”として以下記述されるあらゆる構成または設計は、別の実施例やその設計以上に望ましいまたは有利なものとして解釈する必要はない。
図３は、チャージポンプのリーク電流の影響を低減するためループフィルタのサンプリング間隔を適切に制御するチャージポンプ位相ロックループ（ＰＬＬ）回路３０１を有した装置３００の概念図である。装置３００は、チャージポンプＰＬＬ回路３０１、プログラマブル遅延３０２、及びサンプリングスイッチ制御部３４０を備える。プログラマブル遅延３０２は、リファレンスクロック信号の前進したバージョン（ＲＥＦ_ＣＬＫ_ＡＤＶと記載される）を受け取る。リファレンスクロックの前進したバージョンを以後、“アドバンスリファレンスクロック”と呼ぶ。プログラマブル遅延３０２の出力は、ＰＬＬ回路３０１への入力とされ、ＲＥＦ_ＣＬＫとして記載されたリファレンスクロックを表す。
ＰＬＬ回路３０１は、位相周波数検知部（ＰＦＤ）３０４、チャージポンプ３０６、ループフィルタ３２０、電圧（または電流）制御発振器（ＶＣＯ）３３０、及びＮ分周周波数分周器３３２を含む。動作において、ＰＦＤ３０４は、リファレンスクロック信号ＲＥＦ_ＣＬＫとＮ分周周波数分周器３３２から分周された出力クロックとの位相比較によって位相エラーを検知する。ＰＦＤ３０４は、チャージポンプ３０６を駆動するＵＰ、及びＤＯＷＮパルスを発生し、出力する。
アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ、及びアドバンス分周クロック信号ＤＩＶ_ＣＬＫ_ＡＤＶ、及びＵＰ、及びＤＯＷＮパルスはサンプリングスイッチ制御部３４０に送られる。ＰＨＩ１及びＰＨＩ２と記載されたサンプリングスイッチ制御部の出力は、サンプリングスイッチ３１６及び３１７（共に開放状態で示す）を介してループフィルタ３２０のサンプリング間隔を同期させるよう構成される。サンプリングスイッチ３１６は、チャージポンプ３０６の出力とループフィルタ３２０の入力との間に位置される。一構成として、サンプリングスイッチ制御部３４０は、ステートマシーンである。
図３に示す構成例において、サンプリングスイッチ３１７は、ユニティゲインアンプ３１８の出力とチャージポンプ３０６の出力との間に位置する。サンプリングスイッチ３１７とユニティゲインアンプ３１８の目的とするところは、寄生容量３１５（ＣＰＡＲ）の両端のチャージポンプ３０６の出力リークを低減するため、チャージポンプ３０６の出力電圧Ｖｐをループフィルタの出力電圧Ｖｃｔｒｌにプリチャージすることである。図５に示すように、サンプリングスイッチ３１６を閉じる前に、サンプリングスイッチ３１７を開放状態とする。サンプリングスイッチ３１７、ユニティゲインアンプ３１８、及びＰＨＩ２制御信号は付加的なものであり、またチャージポンプ３０６の出力をプリチャージすることの利点は、寄生容量３１５の値（ＣＰＡＲ）に依存する。
チャージポンプ３０６は、サンプリングスイッチ３１６が閉じている際、検知した位相エラーに比例した電荷をループフィルタ３２０に注入する。ループフィルタ３２０は、ＶＣＯ３３０への周波数制御入力とされる制御電圧Ｖｃｔｒｌ（又は電流）を生成する。ＶＣＯ３３０は、ＶＣＯ_ＣＬＫと記載され、その周波数が、制御電圧Ｖｃｔｒｌ（又は電流）に比例するＶＣＯ出力信号を生成する。
ＰＬＬ回路３０１は、ロック状態及びそのロック状態を達成するためのロック取得期間を有する。ロック状態において、ＵＰ、及びＤＯＷＮパルスは、実質同等のデュレーションであり、ループフィルタ３２０に正味の電荷は注入されない。それ故、制御電圧（又は電流）Ｖｃｔｒｌは、理想的には、ＶＣＯ３３０の出力信号ＶＣＯ_ＣＬＫが一定の周波数とされることを保証する一定の値とされる。
ループフィルタ３２０は、位相比較毎に（必要であれば）補正された電圧を供給する制御周波数を“設定する”制御電圧を生成するために、電荷を蓄積するキャパシタ（ＣＦＬＩＴ）３２４と抵抗（ＲＦＬＩＴ）３２２とを含みうる。ＰＦＤ３０４は、リファレンスクロック信号ＲＥＦ_ＣＬＫによってクロックされていることに留意するべきである。つまり、位相比較がリファレンス周波数の間隔で生じる。
装置３００は、更に外部のリファレンス発振器（図示せぬ）を含み得る。アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶは、外部のリファレンス発振器（図示せぬ）からのクロック信号の関数とされ、外部のリファレンス発振器の分数（fraction）となり得る。その分数は、外部リファレンス発振器とプログラマブル遅延３０２との間の経路に配置された分周割（図示せぬ）によって得られ得る。
ループフィルタ３２０は単なる例であって、別の構成や別の設計をも含みうる。例えば、通例、付加的なポールキャパシタ（図示せぬ）が、ループフィルタ３２０に追加される。付加的なポールキャパシタは、キャパシタ３２４の１／１０の値とされ得る。その付加的なポールキャパシタは、ＰＬＬ３０１の修正時間（settling time）またはループ安定度に影響を及ぼさないが、ＶＣＯ３３０の出力信号における参照不要波を改善する。同様に、チャージポンプの構成も単なる例である。
リークの視点からは、ループフィルタのサンプリング間隔に応じたサンプリング動作は、最小のデュレーションのサンプリング動作を有するべきである。つまり、ループフィルタ３２０はＵＰまたはＤＯＷＮパルスがアクティブ（オン状態）の時のみチャージポンプに接続され、それ以外は非接続とされる。ロック状態で、そのＵＰ、及びＤＯＷＮパルスは最小のデュレーションを有する。つまり、最小パルス幅は、デッドゾーンを生じさせないよう、両パルス間は常に一定に維持される。そのため、ＰＦＤ３０４は、とても小さな位相エラーの影響を受けることはない。しかし、ロック取得期間中では、サンプリングスイッチ３１６によるサンプリング動作のデュレーションの最小制約を規定するためにも、ＵＰ、及びＤＯＷＮパルスは、とても長くなり得る（リファレンスサイクルにおける広い部分）。ＵＰ、及びＤＯＷＮパルスがアクティブ（オン状態）とされたままで、仮にサンプリングスイッチ３１６がオフ状態とされると、誤り電荷の一部が“消失”し、効果的なループゲインが減少する。その結果、ループ原動力は、変化し、安定度問題が生じる。
本明細書で説明する装置３００は、通信回路を含む様々な電気回路に使用され得る。例えば、装置３００は、（１）周波数をアップコンバートするために使用される局部発振器（ＬＯ）信号を発生させるための送信サブシステム、（２）周波数をダウンコンバートするために使用されるＬＯ信号を発生させるための受信サブシステム、（３）フリップフロップ及びラッチのような同期回路のために使用されるクロック信号を発生させるためのデジタルサブシステム、及び（４）他の回路及びサブシステム、に使用され得る。
図４は、チャージポンプ３０６内のあらゆる電圧リーク経路に接続されるループフィルタ３２０の時間を最小にするため、ループフィルタ３２０のループフィルタサンプリング間隔の適切な制御のプロセス４００の一例のフローチャートを示す。プロセス４００は、ハードウェアステートマシーンまたはハードウェアロジック関数に実装され得る。サンプリング間隔は、サンプリングスイッチ制御部３４０によって制御される。典型的な実施例において、プロセス４００の通り、スイッチ制御部３４０を介して、開閉するよう同期された２つのサンプリングスイッチ３１６及び３１７が示される。
プロセス４００は、ブロック４０２でサンプリングスイッチ制御部３４０にアドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶを送る（send）ことから始まる。ブロック４０４で、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶは、ＰＦＤ３０４にリファレンスクロック信号ＲＥＦ_ＣＬＫを発生させるプログラマブル遅延３０２によって遅延される。ブロック４０６で、ＰＦＤ３０４は、ＵＰ、及びＤＯＷＮパルスをチャージポンプ３０６及びサンプリングスイッチ制御部３４０に送る。Ｎ分周周波数分周器３３２は、アドバンス分周クロックＤＩＶ_ＣＬＫ_ＡＤＶをサンプリングスイッチ制御部３４０に送る。ブロック４０７で、スイッチ制御部３４０は、チャージポンプ３０６の出力をプリチャージさせるため、ＤＩＶ_ＣＬＫ_ＡＤＶとＲＥＦ_ＣＬＫ_ＡＤＶ信号との組み合わせを利用してＰＨＩ２プリチャージパルスを発生させ、サンプリングスイッチ３１７（ＰＨＩ２ ＨＩＧＨ）を閉じる。
ブロック４０８において、位相比較（又は次のサイクル）が始まるかどうかの判定（determination）がなされる。仮に、判定がノーであれば、プロセス４００はブロック４０８の開始時に戻る。仮に、ブロック４０８において判定がイエスであれば、ループフィルタのサンプリング間隔の開始に対応するブロック４１０でサンプリングスイッチ３１７は開放状態（ＰＨＩ２ ＬＯＷ）、サンプリングスイッチ３１６は短絡状態（ＰＨＩ１ ＨＩＧＨ）とされる。ブロック４１２において、検知されたＵＰ、及びＤＯＷＮパルスの両者の立ち下がり遷移（falling transitions）が検知されたかどうかので判定（determination）がなされる。仮に、判定が、ノーであると、ブロック４１２はブロック４１２の始まりに戻る。しかし、仮に、判定が、イエスであれば、ループフィルタのサンプリング間隔の終点に対応するブロック４１４でサンプリングスイッチ３１６は開放状態とされる。ブロック４１４はブロック４０２に戻る。
プロセス４００は、ＵＰ、及びＤＯＷＮパルスの長さに基づきループフィルタのサンプリング間隔（サンプリングスイッチ３１６は閉じているデュレーション）の幅を適切に制御する。つまり、ループフィルタのサンプリング間隔は、長いＵＰ／ＤＯＷＮパルス（ロック取得期間の期間）に対応するよう、及び最小長のＵＰ／ＤＯＷＮパルス（ロック状態で）に対応するように自動的に調整がなされる。
ＰＬＬ回路３００へのリファレンスクロック信号ＲＥＦ_ＣＬＫは、プログラム可能な量（amount）で遅延される。サンプリングスイッチ制御部３４０は、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ又はアドバンス分周クロック信号ＤＩＶ_ＣＬＫ_ＡＤＶがオン状態とされると、クロックされる。その場合、サンプリングスイッチ３１６は、位相比較を行う瞬間の直前に閉じている。次いで、サンプリングスイッチ制御部３４０はＵＰ、及びＤＯＷＮパルスの立ち下がり遷移が生じるまで待機する。一旦これら両者の事象を検知すると、サンプリングスイッチ３１６は開放状態とされる。このようにして、プロセス４００によって、ループフィルタ３２０がチャージポンプ３０６内のあらゆる電圧リーク経路に接続される時間を最小にしつつ、それと同時にループフィルタ３２０上に実質の全誤り電荷がサンプリングされることが保証される。アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ、又はアドバンス分周クロック信号ＤＩＶ_ＣＬＫ_ＡＤＶ（どちらが最初に生じたとしても）がオン状態とされる次の位相比較を行うまで一旦サンプリングスイッチ３１６が開放状態とされると、結果として生じる制御電圧Ｖｃｔｒｌは一定値を保持する。
ユニティゲインアンプ３１８のフィートバックパスとサンプリングスイッチ３１７とは、ＲＥＦ_ＣＬＫとＤＩＶ_ＣＬＫとの間の位相比較の前における、チャージポンプ３０６の出力をプリチャージするために利用される。サンプリングスイッチ３１６（ＰＨＩ１ ＨＩＧＨ）が次の位相比較を行う瞬間で閉じた際の、ＣＦＩＬＴとＣＰＡＲとの間でのチャージシェアを防止するよう、仮にＣＰＡＲをチャージポンプの出力上に配置した場合、そのフィートバック回路が必要となる。
図５は、図３における装置３００に関する、リファレンスクロック信号ＲＥＦ_ＣＬＫ、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ、ＵＰ、及びＤＯＷＮパルス、ＰＨＩ１とＰＨＩ２とを制御するスイッチ、チャージポンプ３０６の出力電圧Ｖｐ、及び制御電圧Ｖｃｔｒｌの一組の波形５００を示す。
スイッチ制御ＰＨＩ１は、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶまたはアドバンス分周クロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ（どちらが先でもよい）の立ち上がり遷移に対応する立ち上がり遷移を有する同期サンプリングスイッチ制御である。更にはＵＰ、及びＤＯＷＮパルスの立ち下がり遷移とスイッチ制御ＰＨＩ１とが一致する。動作時、サンプリングスイッチ制御部３４０は、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶまたはアドバンス分周クロックのいずれかのオン状態（どちらが先でもよい）に基づき、サンプリングスイッチ３１６をオン（閉じた）状態にスイッチする（スイッチ制御ＰＨＩ１の立ち上がり遷移に対応する）。更には、サンプリングスイッチ制御部３４０は、ＵＰ、及びＤＯＷＮパルスの立ち下がり遷移に応じて同期するサンプリングスイッチ３１６をオフ（開放）状態にスイッチングする（スイッチ制御ＰＨＩ１の立ち下がり遷移に対応する）。従って、サンプリングスイッチ３１６は、ＰＦＤ３０４によって位相比較動作が開始される直前にオンに切り替えられ、一旦位相比較動作が完了すると、オフに切り替えられる。
スイッチ制御ＰＨＩ２は、ＰＨＩ１信号の立ち上がり遷移に対応して立ち下がり遷移を有する同期サンプリングスイッチ制御である。ＰＨＩ２のパルスデュレーションは、ＰＨＩ１がｌｏｗとされる期間と同じくらいの長さとなり得るし、又チャージポンプ３０６の出力ノードをＶｐにプリチャージするために必要とされるくらい短くなり得る。動作において、サンプリングスイッチ制御部３４０は、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶ及びアドバンス分周クロックのオフ状態に基づき、サンプリングスイッチ３１７をオン（閉じた）状態にスイッチングする（スイッチ制御ＰＨＩ２の立ち上がり遷移に対応する）。更には、サンプリングスイッチ制御部３４０は、サンプリングスイッチ３１６（ＰＨＩ１ ＨＩＧＨ）の立ち上がり遷移に応じて同期するサンプリングスイッチ３１７をオフ（開放）状態にスイッチングする（スイッチ制御ＰＨＩ２の立ち下がり遷移に対応する）。従って、サンプリングスイッチ３１７は、チャージポンプ３０６の出力をＶｐにプリチャージするための位相比較動作に先立ちオン状態に切り替えられ、一旦、位相比較動作が開始（ＰＨＩ１の立ち上がり遷移）されるとオフ状態に切り替わる。
動作状態において、チャージポンプのリークからスロープ状の減少（電圧対時間）を示す制御電圧Ｖｃｔｒｌの電圧低下は、オン状態にするアドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶの立ち上がり遷移とＵＰ、及びＤＯＷＮパルスの立ち上がり遷移との間のデュレーションに原則制限される。スロープ状の増加を示す制御電圧Ｖｃｔｒｌは、ＤＯＷＮパルスの立ち上がり遷移まで上昇する。その後、制御電圧Ｖｃｔｒｌは、オン状態への、アドバンスリファレンスクロック信号ＲＥＦ_ＣＬＫ_ＡＤＶによる次の立ち上がり遷移まで原則一定値とされる。図５の例図においては、ループフィルタキャパシタ３２４上に蓄積された電荷を除去しようと、チャージポンプのリーク電流によって試みがなされることを仮定している。チャージポンプリーク電流の極性が反転する場合にはケースで別の分析が使用され得る。つまり、リーク電流により、ループフィルタ３２０上に追加の電荷を加算しようとする。
図面に記載された装置３００は、プロセス４００及びタイミングチャート５００を利用するＰＬＬ３００内のチャージポンプリークの影響を緩和する。加えて、装置３００はチャージポンプ３０６の出力を、位相比較する瞬間以外の全ての時間でループフィルタ３２０とＶＣＯ３３０から切り離す。電源電圧ノイズがチャージポンプ３０６（Ｖｄｄノード）で生じる実例では、その電源電圧ノイズは、ＰＨＩ１のアクティブデューティサイクル（ＰＨＩ１のクロック周期のうちhighの部分のパーセンテージ）によって更に緩和されるだろう。
本明細書で説明する装置３００は、さまざまなシステム及びアプリケーションにて使用され得る。例えば、装置３００は、セルラーシステム、直交周波数分割多重アクセス（ＯＦＤＭＡ）システム、多入力多出力（ＭＩＭＯ）システム、無線ローカルエリアネットワーク（ＷＬＡＮｓ）などに使用されうる。そのセルラーシステムは、符号分割多重アクセス（ＣＤＭＡ）システム、移動体通信用グローバルシステム（ＧＳＭ（登録商標））、などを含む。ＣＤＭＡシステムは、ＩＳ−９５、ＩＳ−２０００、ＩＳ−８５６、及びワイドバンド−ＣＤＭＡ（Ｗ−ＣＤＭＡ）システムを含む。装置３００は、基地局と同様に無線装置内に搭載され得る。ＧＳＭシステム又はＩＥＥＥ８０２．１１システムのように、異なった時間で送信と受信とを行う時分割多重（ＴＤＤ）システムについては、ＰＬＬ回路３０１を備えた１つの装置３００で送信及び受信の経路を共に使用され得る。ＣＤＭＡシステムのように、異なる周波数を同じ時間で送信及び受信する周波数分割（ＦＤＤ）システムに関しては、ＰＬＬ回路３０１を備える一方の装置３００で送信経路のために使用され、他方で受信経路として使用されうる。
以下説明した装置３００は、さまざまな構成において実装され得る。例えば、装置３００又は／及びＰＬＬ回路３０１の全部又は多数の回路ブロックは、集積回路（ＩＣ）、ＲＦ集積回路（ＲＦＩＣ）、特定用途向けの集積回路（ＡＳＩＣ）、などの中に実装され得る。装置３００は、１つ以上のＩＣでの組み合わせ、個別の構成などもまた実装し得る。装置３００はまた、相補型金属酸化膜半導体（ＣＭＯＳ）、バイポーラ接合トランジスタ、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、などのようなさまざまなＩＣプロセス技術で製造され得る。
開示された実施例で前述された記述内容は、いかなる当業者に本発明を作成または使用させることを可能とするために提供される。これら実施例に対するさまざまな変形例は、当業者にとって容易に明白とされ、またここで定義された総括的な定義は、発明の精神及び範囲から逸脱することなく、別の実施例に適用し得る。従って、本発明は、ここで示した実施例に限定されることを意図したものではなく、またここで開示した原理及び新規の特徴と一致する最大の広域範囲が与えられる。

Claims (43)

  1. 電圧制御発振器（ＶＣＯ）と、
    位相比較動作を提供する位相周波数検知部（ＰＦＤ）と、
    所望の動作周波数に前記ＶＣＯをロックするための制御電圧を生成するループフィルタと、
    少なくともＵＰパルス及びＤＯＷＮパルスのうち１つに応じて前記ループフィルタに出力信号を生成するチャージポンプと、
    前記ループフィルタの入力及び前記チャージポンプの出力に結合され、サンプリング間隔によって特徴付けられたサンプリングスイッチと、
    前記位相比較動作に先立ち前記サンプリングスイッチを閉じ、前記位相比較動作が完了した時に前記サンプリングスイッチを開くことで、前記チャージポンプからのリーク電流の影響を低減するよう前記サンプリング間隔の幅を適切に制御するサンプリングスイッチ制御部と
    を具備する装置。
  2. 前記サンプリングスイッチ制御部は、前記チャージポンプへのＵＰ、及びＤＯＷＮパルス両者の幅に基づいたデュレーションの間、前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項１の装置。
  3. 前記サンプリングスイッチ制御部は、ロック取得期間中、前記ＵＰ及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるか応じ、前記チャージポンプへの前記ＵＰ、及びＤＯＷＮパルスのそれぞれの最長の関数（function）として、前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項１の装置。
  4. 前記サンプリングスイッチ制御部は、ロック状態で前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるか応じ、前記ＵＰ、及びＤＯＷＮパルスのそれぞれの最大長の関数として前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項３の装置。
  5. 前記サンプリングスイッチ制御部は、前記ＵＰ、及びＤＯＷＮパルスの立ち下がり遷移が生じたことを更に検知するよう動作可能とされ、前記ＵＰ、及びＤＯＷＮパルスの両者の前記立ち上がり遷移を検知すると、前記サンプリングスイッチを開くように、更に制御するよう動作可能とされる請求項１の装置。
  6. 前記サンプリングスイッチ制御部は、位相比較動作に先立ち、前記チャージポンプの出力ノードを前記ループフィルタに存在する前記制御電圧に更にプリチャージするよう、動作可能とされる請求項１の装置。
  7. 前記ＰＦＤは、更に前記ＵＰ及びＤＯＷＮパルスを生成するよう構成され、更に、プログラマブル遅延を具備し、
    前記サンプリングスイッチ制御部及び前記プログラマブル遅延はアドバンス分周クロック信号のみならずアドバンスリファレンスクロック信号を受信し、前記プログラマブル遅延は、前記位相比較動作を始めるためのリファレンスクロック信号を生成するための前記アドバンスリファレンスクロック信号を遅延させるよう構成され、
    前記サンプリングスイッチ制御部は、前記ＰＦＤによる前記位相比較動作の直前で前記サンプリングスイッチを閉じるよう制御するように構成され、前記位相比較動作の直後に開くよう構成され、これにより、前記ループフィルタが前記チャージポンプにおける電圧（potential）リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項５の装置。
  8. 前記ループフィルタから前記ＶＣＯへの結果として得られる制御電圧は、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック（いずれが先に生じてもよい）がオン状態とされる次のサイクルまで、一旦前記サンプリングスイッチが開くと、一定を維持する請求項７の装置。
  9. 電圧制御発振器（ＶＣＯ）と、
    所望の動作周波数に前記ＶＣＯをロックするよう制御電圧を生成するループフィルタと、
    ＵＰパルス、及びＤＯＷＮパルスの少なくとも１つに応じて前記ループフィルタに出力信号を生成するチャージポンプと、
    前記ループフィルタの入力及び前記チャージポンプの出力に結合され、サンプリング間隔によって特徴付けられたサンプリングスイッチと、
    初めて生じる前記ＵＰ及び前記ＤＯＷＮパルスに起因して、前記ＵＰ及び前記ＤＯＷＮパルスが共にオフ状態に戻った（return）後、前記サンプリングスイッチを開くことで、また前記ＵＰパルス、又は前記ＤＯＷＮパルスのオン状態に先だち、前記サンプリングスイッチを閉じることで、前記チャージポンプからのリーク電流の影響を和らげるよう前記サンプリング間隔の幅を適切に制御するサンプリングスイッチ制御部と
    を具備する集積回路。
  10. 前記サンプリングスイッチ制御部は、前記チャージポンプへの前記ＵＰ及び前記ＤＯＷＮパルスの両者の長さに基づいたデュレーションの間、前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項９の集積回路。
  11. 前記サンプリングスイッチ制御部は、前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、ロック取得期間中に前記チャージポンプへの前記ＵＰパルス及び前記ＤＯＷＮパルスいずれの最長（longest length）の関数（function）として前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項９の集積回路。
  12. 前記サンプリングスイッチ制御部は、ロック状態で、前記ＵＰパルス、及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最大長（maximum length）の関数として前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項１１の集積回路。
  13. 前記サンプリングスイッチ制御部は、前記ＵＰ及び前記ＤＯＷＮパルスの立ち下がり遷移が生じたことを検知するよう更に構成され、前記ＵＰ及び前記ＤＯＷＮパルスの両者の前記立ち上がり遷移を検知すると、前記サンプリングスイッチを開くよう制御するように、更に構成される請求項９の集積回路。
  14. 前記サンプリングスイッチ制御部は、位相比較動作に先だって、前記チャージポンプの出力ノードを、前記ループフィルタに存在する前記制御電圧にまでプリチャージするよう、更に構成される請求項９の集積回路。
  15. 前記位相比較動作及び前記ＵＰ及び前記ＤＯＷＮパルスの生成を行う位相周波数検知部（ＰＦＤ）及びプログラマブル遅延を更に備え、
    前記サンプリングスイッチ制御部及び前記プログラマブル遅延は、アドバンス分周クロック信号のみならずアドバンスリファレンスクロック信号を受信（receive）し、
    前記プログラマブル遅延は、前記アドバンスリファレンスクロック信号を遅延させ、前記位相比較動作を開始するためのリファレンスクロック信号を生成し、
    前記サンプリングスイッチ制御部は、前記ＰＦＤによる前記位相比較動作の直前で前記サンプリングスイッチを閉じるよう制御し、また前記位相比較動作の直後に前記前記サンプリングスイッチを開くよう制御し、これにより、前記ループフィルタが前記チャージポンプにおける電圧（potential）リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項１３の装置。
  16. 前記ループフィルタから前記ＶＣＯへの前記制御電圧は、一旦前記サンプリングスイッチが開くと、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック（どちらが先に生じてもよい）がオン状態とされる次のサイクルまで、一定とされるよう更に構成される請求項１５の装置。
  17. ループフィルタと、
    ＵＰパルス及びＤＯＷＮパルスのうち少なくとも１つに応じて前記ループフィルタに出力信号を供給するチャージポンプと、
    前記ループフィルタと前記チャージポンプとの間に結合され、サンプリング間隔によって特徴付けられたサンプリングスイッチと、
    を含む位相ロックループ（ＰＬＬ）回路を備えて動作するよう構成される装置であって、
    前記装置は、前記ＵＰまたは前記ＤＯＷＮパルスのいずれかオン状態とされる前に、前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが始めに発生したかに起因して、前記サンプリングスイッチを閉じ、
    前記ＵＰ及び前記ＤＯＷＮパルスの両者がオフ状態へと戻った後、前記サンプリングスイッチを開くことで、前記チャージポンプからのリーク電流の影響を和らげるよう前記サンプリング間隔の幅を適切に制御するサンプリングスイッチ制御部を備える装置。
  18. 前記サンプリングスイッチ制御部は、前記チャージポンプへのＵＰ及びＤＯＷＮパルスの両者の長さに基づいたデュレーションの間、前記サンプリング間隔の前記幅を適切に制御するよう、更に構成された請求項１７の装置。
  19. 前記サンプリングスイッチ制御部は、前記ＵＰパルス、及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、ロック取得期間中に前記チャージポンプへの前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最大長（longest length）の関数（function）として前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項１７の装置。
  20. 前記サンプリングスイッチ制御部は、前記ＰＬＬ回路のロック状態で、前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、前記ＵＰ及び前記ＤＯＷＮパルスいずれの最大長（maximum length）の関数（function）として前記サンプリング間隔の前記幅を適切に制御するよう、更に構成される請求項１９の装置。
  21. 前記サンプリングスイッチ制御部は、前記ＵＰ及び前記ＤＯＷＮパルスの立ち下がり遷移が生じることを検知するよう構成され、前記ＵＰ及び前記ＤＯＷＮパルスの両者の前記立ち上がり遷移を検知すると、前記サンプリングスイッチを開くよう制御するように、更に構成される請求項１７の装置。
  22. 前記サンプリングスイッチ制御部は、位相比較動作に先だち、前記チャージポンプの出力ノードを、前記ループフィルタに存在する前記制御電圧にプリチャージするよう、更に構成される請求項１７の装置。
  23. 前記ＰＬＬ回路は、位相比較動作を提供し、前記ＵＰ及び前記ＤＯＷＮパルスを生成する位相周波数検知部（ＰＦＤ）を更に含み、
    前記装置は、更にプログラマブル遅延で動作可能とするよう更に構成され、
    前記サンプリングスイッチ制御部及び前記プログラマブル遅延はアドバンス分周クロック信号のみならずアドバンスリファレンスクロック信号を受信し、
    前記プログラマブル遅延は、前記位相比較動作を開始するためのリファレンスクロック信号を生成するよう前記アドバンスリファレンスクロック信号を遅延させるよう構成され、
    前記サンプリングスイッチ制御部は、前記ＰＦＤによる前記位相比較動作の直前で前記サンプリングスイッチを閉じるよう制御し、また前記位相比較動作の直後に前記サンプリングスイッチを開くよう制御するよう更に構成され、
    これにより、前記ループフィルタが前記チャージポンプにおける電圧（potential）リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項２１の装置。
  24. 前記ループフィルタから前記ＶＣＯへの前記制御電圧は、一旦前記サンプリングスイッチが開くと、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック（どちらが先に生じてもよい）がオン状態とされる次のサイクルまで、一定とされるよう更に構成される請求項２３の装置。
  25. ループフィルタと、
    ＵＰパルス及びＤＯＷＮパルスのうち少なくとも１つに応じて前記ループフィルタに出力信号を生成するチャージポンプと、
    前記ループフィルタと前記チャージポンプとの間に結合され、サンプリング間隔で特徴付けられたサンプリングスイッチと、
    を具備し、サンプリングスイッチ制御部で動作するよう適合された位相ロック（ＰＬＬ）ループ回路であって、
    それによって、前記サンプリングスイッチ制御部は、前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが始めに生じたかに応じて、前記ＵＰ及び前記ＤＯＷＮパルスがオン状態とされる前に前記サンプリングスイッチを閉じることによって、
    また前記ＵＰ及び前記ＤＯＷＮパルスの両者がオフ状態へと戻ったあと、前記サンプリングスイッチを開けることによって、
    前記チャージポンプからのリーク電流の影響を和らげるよう前記サンプリング間隔の幅を適切に制御する位相ロック（ＰＬＬ）ループ回路。
  26. 位相比較動作を提供し、前記ＵＰ及び前記ＤＯＷＮパルスを生成し、プログラマブル遅延で動作するよう適合された位相周波数検知部（ＰＦＤ）を更に具備し、
    それによって、前記サンプリングスイッチ制御部及び前記プログラマブル遅延は、アドバンスリファレンスクロック信号を受信し、
    前記プログラマブル遅延は、前記位相比較動作を開始するリファレンスクロック信号を生成するための前記アドバンスリファレンスクロック信号を遅延させるよう構成され、
    それによって、前記サンプリングスイッチ制御部は、前記ＰＦＤによる前記位相比較動作の直前で前記サンプリングスイッチを閉じ、前記位相比較動作の直後に前記サンプリングスイッチを開き、
    これにより、前記ループフィルタが、前記チャージポンプにおける電圧（potential）リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項２１のＰＬＬ回路。
  27. 前記ループフィルタから前記ＶＣＯへの前記制御電圧は、一旦前記サンプリングスイッチが開くと、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック信号（どちらが先に生じてもよい）がオン状態とされる次のサイクルまで、一定とされるよう更に構成される請求項２３のＰＬＬ回路。
  28. 位相ロックループ（ＰＬＬ）回路と、
    前記ＵＰパルスまたは前記ＤＯＷＮパルスのうちいずれが初めに発生したかに応じて、前記ＰＬＬ回路の位相周波数検知部（ＰＦＤ）からチャージポンプへのＵＰまたはＤＯＷＮパルスがオン状態とされる前に、サンプリングスイッチを閉じる手段と、
    前記ＵＰ及び前記ＤＯＷＮパルスの両者が、前記チャージポンプからのリーク電流の影響を和らげるよう、前記サンプリングスイッチによるサンプリング間隔の幅を制御するためオフ状態に戻った後、前記サンプリングスイッチを開く手段と
    を具備する装置。
  29. 前記チャージポンプへの前記ＵＰ及び前記ＤＯＷＮパルスの両者の長さに基づいたデュレーションの間、前記サンプリング間隔の前記幅を適切に制御する手段を、更に具備する請求項２８の装置。
  30. 前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、ロック取得期間中にチャージポンプへの前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最長（longest length）の関数（function）として前記サンプリング間隔の前記幅を適切に制御する手段を、更に具備する請求項２８の装置。
  31. 前記ＰＬＬ回路のロック状態で、前記ＵＰパルス、及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最大長（maximum length）の関数（function）として前記サンプリング間隔の前記幅を適切に制御する手段を、更に具備する請求項３０の装置。
  32. 前記ＵＰ、及び前記ＤＯＷＮパルスの立ち下がり遷移が生じることを検知する手段と、
    前記ＵＰ及び前記ＤＯＷＮパルスの両者の前記立ち上がり遷移の検知に応じて、前記サンプリングスイッチを開くよう制御する手段と
    を更に具備する請求項２８の装置。
  33. 位相比較動作に先立ち、前記チャージポンプの出力ノードを前記ループフィルタに存在する前記制御電圧にまでプリチャージする手段を、更に具備する請求項２８の装置。
  34. 前記ＰＦＤによる位相比較動作の直前で前記サンプリングスイッチを閉じ、前記位相比較動作の直後に前記サンプリングスイッチを開く手段を更に具備し、
    これにより、前記ループフィルタが、前記チャージポンプにおける電圧（potential）リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ＰＬＬ回路の前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項３２の装置。
  35. 一旦前記サンプリングスイッチが開くと、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック（どちらが先に生じてもよい）がオン状態とされる次のサイクルまで、前記ループフィルタから前記ＶＣＯまでの前記制御電圧を一定に保持する手段、を更に具備する請求項３４の装置。
  36. 位相ロックループ（ＰＬＬ）回路内のチャージポンプからのリーク電流の影響を和らげる方法であって、
    前記ＰＬＬ回路の位相周波数検知部（ＰＦＤ）から前記チャージポンプへのＵＰまたはＤＯＷＮパルスがオン状態とされる前に、前記ＵＰパルスまたは前記ＤＯＷＮパルスのうちいずれが初めに発生したかに応じて、サンプリングスイッチを閉じることと、
    前記ＰＬＬ回路内の前記チャージポンプからの前記リーク電流の影響を和らげるよう前記サンプリングスイッチのサンプリング間隔の幅を制御するためオフ状態に戻った後、前記ＵＰ及び前記ＤＯＷＮパルスの両者が前記サンプリングスイッチを開くことと
    を具備する方法。
  37. 前記チャージポンプへのＵＰ及びＤＯＷＮパルスの両者の長さに基づいたデュレーションの間、前記サンプリング間隔の前記幅を適切に制御することを更に具備する請求項３６の装置。
  38. 前記ＵＰパルス、及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、ロック取得期間中に前記チャージポンプに対する前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最長の関数として前記サンプリング間隔の前記幅を適切に制御することを、更に具備する請求項３６の方法。
  39. 前記ＰＬＬ回路のロック状態で、前記ＵＰパルス及び前記ＤＯＷＮパルスのうちいずれが最長の幅であるかに応じて、前記ＵＰ及び前記ＤＯＷＮパルスのそれぞれの最大長（maximum length）の関数として前記サンプリング間隔の前記幅を適切に制御することを、更に具備する請求項３８の方法。
  40. 前記ＵＰ及び前記ＤＯＷＮパルスの立ち下がり遷移が生じたことを検知することと、
    前記ＵＰ及び前記ＤＯＷＮパルスの両者の前記立ち上がり遷移の検知に応じて、前記サンプリングスイッチを開くよう制御することと
    を更に具備する請求項３５の方法。
  41. ＰＦＤの位相比較動作に先立ち、前記ループフィルタに存在する前記制御電圧にまで前記チャージポンプの出力ノードをプリチャージすること、を更に具備する請求項３６の方法。
  42. 前記ＰＦＤによる位相比較動作の直前で前記サンプリングスイッチを閉じるよう制御することと、
    前記位相比較動作の直後に前記サンプリングスイッチを開くよう制御することと
    を更に具備し、
    これにより、前記ループフィルタが、前記チャージポンプにおける電圧リーク経路に接続されるデュレーションを最小化しつつ、同時に前記ＰＬＬ回路の前記ループフィルタ上にすべての誤り電荷をサンプリングすることを保証する請求項４０の方法。
  43. 一旦前記サンプリングスイッチが開くと、前記アドバンスリファレンスクロック信号または前記アドバンス分周クロック（どちらが先に生じてもよい）がオン状態とされる次のサイクルまで、前記ループフィルタから前記ＶＣＯまでの前記制御電圧を一定に保持する手段、を更に具備する請求項４２の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020014191A (ja) * 2018-07-13 2020-01-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 位相ロックループ回路を含む集積回路

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101888244B (zh) * 2010-07-16 2015-07-01 上海集成电路研发中心有限公司 低功耗锁相环电路
TWI427933B (zh) * 2011-03-18 2014-02-21 Realtek Semiconductor Corp 鎖相迴路及其方法
US8669794B2 (en) 2012-02-21 2014-03-11 Qualcomm Incorporated Circuit for detecting a voltage change using a time-to-digital converter
JP5811937B2 (ja) * 2012-04-16 2015-11-11 株式会社ソシオネクスト Ｐｌｌ回路
KR101904749B1 (ko) 2012-05-10 2018-10-08 삼성전자주식회사 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버
US8648634B2 (en) 2012-05-10 2014-02-11 International Business Machines Corporation Input jitter filter for a phase-locked loop (PLL)
CN103036411B (zh) * 2012-11-30 2017-03-08 上海华虹宏力半导体制造有限公司 电荷泵电路
KR102029688B1 (ko) * 2012-12-28 2019-10-08 주식회사 실리콘웍스 클럭 신호의 주파수 변화 제어 회로
US9506757B2 (en) * 2013-03-14 2016-11-29 Invensense, Inc. Duty-cycled gyroscope
US8619445B1 (en) 2013-03-15 2013-12-31 Arctic Sand Technologies, Inc. Protection of switched capacitor power converter
US9041459B2 (en) * 2013-09-16 2015-05-26 Arctic Sand Technologies, Inc. Partial adiabatic conversion
US9455723B2 (en) * 2015-02-27 2016-09-27 Qualcomm Incorporated Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors
JP6589375B2 (ja) * 2015-05-27 2019-10-16 セイコーエプソン株式会社 タイミング信号生成装置、電子機器および移動体
CN108028600B (zh) 2015-07-08 2022-03-08 派更半导体公司 开关电容器电力转换器
CN105207669A (zh) * 2015-08-19 2015-12-30 深圳市海能达通信有限公司 一种减小频率源锁定时间的方法及电路
CN108092661B (zh) * 2018-01-15 2021-05-28 深圳骏通微集成电路设计有限公司 鉴相器和锁相环电路
US10848138B2 (en) 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation
US10928447B2 (en) 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self test circuit for measuring phase noise of a phase locked loop
US11277140B1 (en) 2021-06-07 2022-03-15 Qualcomm Incorporated Sampling phase-locked loop
US11558057B1 (en) 2021-11-04 2023-01-17 International Business Machines Corporation Phase locked loop pulse truncation
CN116233630B (zh) * 2023-05-05 2023-07-14 深圳市和惠源电子科技有限公司 一种cmos传感器电源纹波噪声去除的方法、设备及存储介质
CN116743157B (zh) * 2023-07-14 2024-05-24 芯耀辉科技有限公司 一种锁相环电路及电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6359217A (ja) * 1986-08-29 1988-03-15 Yokogawa Electric Corp 周波数シンセサイザ
JPH0884074A (ja) * 1994-09-09 1996-03-26 Toshiba Corp Ｐｌｌ回路
JPH10303746A (ja) * 1997-05-01 1998-11-13 Iwaki Electron Corp Ltd Ｐｌｌ周波数シンセサイザ回路
JPH11261411A (ja) * 1998-03-16 1999-09-24 Matsushita Electric Ind Co Ltd サンプリングクロック制御装置
JP2005012471A (ja) * 2003-06-18 2005-01-13 Fujitsu Access Ltd Ｐｌｏ回路
EP1511174A1 (en) * 2003-08-29 2005-03-02 Texas Instruments Incorporated Charge pump phase locked loop with improved power supply rejection
US20060132245A1 (en) * 2004-12-16 2006-06-22 Stmicroelectroinics Sa Method of correcting the phase difference between two input signals of a phase-locked loop and associated device
JP2008147868A (ja) * 2006-12-07 2008-06-26 Toshiba Microelectronics Corp Ｐｌｌ回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920233A (en) 1996-11-18 1999-07-06 Peregrine Semiconductor Corp. Phase locked loop including a sampling circuit for reducing spurious side bands
US6356122B2 (en) * 1998-08-05 2002-03-12 Cypress Semiconductor Corp. Clock synthesizer with programmable input-output phase relationship
US6433596B1 (en) * 1999-07-02 2002-08-13 Peter R. Bossard Programmable on-chip damping coefficient for CMOS filter circuits that gives faster lockup times and lower jitter in phase lock loop circuits
US6262610B1 (en) * 1999-08-25 2001-07-17 National Semiconductor Corporation Voltage sample and hold circuit for low leakage charge pump
US20030038661A1 (en) * 2001-07-27 2003-02-27 Ramesh Chokkalingam Apparatus to decrease the spurs level in a phase-locked loop
US6611161B1 (en) * 2001-11-06 2003-08-26 National Semiconductor Corporation Charge pump circuit for a high speed phase locked loop
GB0127537D0 (en) * 2001-11-16 2002-01-09 Hitachi Ltd A communication semiconductor integrated circuit device and a wireless communication system
US6806750B1 (en) * 2002-04-23 2004-10-19 National Semiconductor Corporation Method and system for clock deskewing using a continuously calibrated delay element in a phase-locked loop
US6963232B2 (en) * 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
US7038509B1 (en) * 2003-10-27 2006-05-02 National Semiconductor Corporation Method and system for providing a phase-locked loop with reduced spurious tones
US7132865B1 (en) * 2004-03-03 2006-11-07 Atheros Communications, Inc. Mitigating parasitic current that leaks to the control voltage node of a phase-locked loop
US7053719B2 (en) * 2004-03-11 2006-05-30 Agilent Technologies, Inc. Controlling a voltage controlled oscillator in a bang-bang phase locked loop
US6972604B2 (en) * 2004-05-06 2005-12-06 International Business Machines Corporation Circuit for compensating LPF capacitor charge leakage in phase locked loop systems
JP4390646B2 (ja) * 2004-07-09 2009-12-24 Ｎｅｃエレクトロニクス株式会社 スプレッドスペクトラムクロック生成器及びその変調方法
US7132896B2 (en) * 2004-11-04 2006-11-07 International Business Machines Corporation Circuit for minimizing filter capacitance leakage induced jitter in phase locked loops (PPLs)
US7317345B2 (en) * 2005-03-01 2008-01-08 Freescale Semiconductor, Inc. Anti-gate leakage programmable capacitor
TWI302058B (en) * 2005-10-17 2008-10-11 Realtek Semiconductor Corp Power management for low-jitter phase-locked loop in portable application
JP2007189404A (ja) * 2006-01-12 2007-07-26 Toshiba Corp 半導体装置
US7671642B2 (en) * 2006-12-13 2010-03-02 Atmel Corporation Amplitude controlled sawtooth generator
US7786773B2 (en) * 2008-10-06 2010-08-31 Himax Technologies Limited Phase-locked loop circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6359217A (ja) * 1986-08-29 1988-03-15 Yokogawa Electric Corp 周波数シンセサイザ
JPH0884074A (ja) * 1994-09-09 1996-03-26 Toshiba Corp Ｐｌｌ回路
JPH10303746A (ja) * 1997-05-01 1998-11-13 Iwaki Electron Corp Ltd Ｐｌｌ周波数シンセサイザ回路
JPH11261411A (ja) * 1998-03-16 1999-09-24 Matsushita Electric Ind Co Ltd サンプリングクロック制御装置
JP2005012471A (ja) * 2003-06-18 2005-01-13 Fujitsu Access Ltd Ｐｌｏ回路
EP1511174A1 (en) * 2003-08-29 2005-03-02 Texas Instruments Incorporated Charge pump phase locked loop with improved power supply rejection
US20060132245A1 (en) * 2004-12-16 2006-06-22 Stmicroelectroinics Sa Method of correcting the phase difference between two input signals of a phase-locked loop and associated device
JP2008147868A (ja) * 2006-12-07 2008-06-26 Toshiba Microelectronics Corp Ｐｌｌ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020014191A (ja) * 2018-07-13 2020-01-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 位相ロックループ回路を含む集積回路
JP7351632B2 (ja) 2018-07-13 2023-09-27 三星電子株式会社 位相ロックループ回路を含む集積回路

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CN102210102A (zh) 2011-10-05
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