JPH0429242U - - Google Patents

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JPH0429242U
JPH0429242U JP6935690U JP6935690U JPH0429242U JP H0429242 U JPH0429242 U JP H0429242U JP 6935690 U JP6935690 U JP 6935690U JP 6935690 U JP6935690 U JP 6935690U JP H0429242 U JPH0429242 U JP H0429242U
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【図面の簡単な説明】
第1図は、本考案に係る基準クロツク信号生成
装置の好適な実施例のシステムブロツク図、第2
図は、従来例の構成図である。 1は基準クロツク信号生成装置、3は第1位相
比較器、5は第1低域通過フイルタ、7は第1電
圧制御発振器、9は第1分周器、11は第2位相
比較器、13は第2低域通過フイルタ、15は第
2電圧制御発振器、17は第2分周器、19は第
1スイツチ回路、21は第2スイツチ回路、Aは
第1PLL回路、Bは第2PLL回路である。

Claims (1)

  1. 【実用新案登録請求の範囲】 所望のクロツク信号を生成させるための電気信
    号が入力される第1移送比較器の後段に、第1低
    域通過フイルタ、第1電圧制御発振器、および第
    1分周器がこの順で配設され、該第分周器の出力
    信号が該第1移送比較器に帰還される第1PLL
    回路と、 上記電気信号が入力される第2移送比較器の後
    段に、第2低域通過フイルタ、第2電圧制御発振
    器、および第2分周器がこの順で配設された第2
    PLL回路と、 上記第1分周器の前段に介装され、上記第1電
    圧制御発振器の出力信号と、上記第2電圧制御発
    振器の出力信号とが切り換えられて該第1分周器
    に入力される第1スイツチ回路と、 上記第1スイツチ回路に同期動作可能とされて
    上記第2位相比較器の前段に設けられ、上記第1
    電圧制御発振器の出力信号が上記第1分周器に入
    力されるのに対応して、上記第2分周器の出力信
    号を該第2位相比較器に入力させる一方、上記第
    2の電圧制御発振器の出力信号が該第1分周器に
    入力されるのに対応して、該第1分周器の出力信
    号を該第2位相比較器に入力させる切換動作が可
    能とされた第2スイツチ回路と、 を有することを特徴とする基準クロツク信号生成
    装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850053A (ja) * 1981-09-19 1983-03-24 Fujitsu Ltd ヒストリメモリの制御方式
JPS621319A (ja) * 1985-06-27 1987-01-07 Mitsubishi Electric Corp 位相同期発振回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850053A (ja) * 1981-09-19 1983-03-24 Fujitsu Ltd ヒストリメモリの制御方式
JPS621319A (ja) * 1985-06-27 1987-01-07 Mitsubishi Electric Corp 位相同期発振回路

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