JPS643328U - - Google Patents
Info
- Publication number
- JPS643328U JPS643328U JP1987097652U JP9765287U JPS643328U JP S643328 U JPS643328 U JP S643328U JP 1987097652 U JP1987097652 U JP 1987097652U JP 9765287 U JP9765287 U JP 9765287U JP S643328 U JPS643328 U JP S643328U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control voltage
- loop
- oscillation
- control
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
第１図は本考案の一実施例による発振制御回路
の構成を示す回路図、第２図は従来の発振制御回
路の構成を示す回路図、第３図は第２図の動作を
説明するためのタイミングチヤートである。 １……発振回路、２……ｎ分周回路、４……ロ
ーパスフイルタ、１１ａ……第１スイツチ素子、
１１ｂ……第２スイツチ素子。
の構成を示す回路図、第２図は従来の発振制御回
路の構成を示す回路図、第３図は第２図の動作を
説明するためのタイミングチヤートである。 １……発振回路、２……ｎ分周回路、４……ロ
ーパスフイルタ、１１ａ……第１スイツチ素子、
１１ｂ……第２スイツチ素子。
Claims (1)
- 電圧制御発振回路、ｎ分周回路及びローパスフ
イルタをループ接続してなるＰＬＬ回路と、一定
レベルの制御電圧を発生する制御電圧発生手段と
、上記ＰＬＬ回路のループを制御信号に応じてオ
ン／オフ制御する手段と、この手段により上記Ｐ
ＬＬ回路のループがオフされている間上記制御電
圧発生手段から出力される制御電圧を上記発振回
路に供給して発振周波数を一定に保持する手段と
を具備したことを特徴とする発振制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987097652U JPS643328U (ja) | 1987-06-25 | 1987-06-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987097652U JPS643328U (ja) | 1987-06-25 | 1987-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS643328U true JPS643328U (ja) | 1989-01-10 |
Family
ID=31323264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987097652U Pending JPS643328U (ja) | 1987-06-25 | 1987-06-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS643328U (ja) |
-
1987
- 1987-06-25 JP JP1987097652U patent/JPS643328U/ja active Pending