JPS6381537U - - Google Patents
Info
- Publication number
- JPS6381537U JPS6381537U JP17619286U JP17619286U JPS6381537U JP S6381537 U JPS6381537 U JP S6381537U JP 17619286 U JP17619286 U JP 17619286U JP 17619286 U JP17619286 U JP 17619286U JP S6381537 U JPS6381537 U JP S6381537U
- Authority
- JP
- Japan
- Prior art keywords
- vco
- pll circuit
- control voltage
- output signal
- circuit including
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
第１図は本考案の一実施例のブロツク図、第２
図、第３図は従来のＰＬＬ回路のブロツク図であ
る。 １０……第１のＰＬＬ回路、１４，２４……Ｖ
ＣＯ、２０……第２のＰＬＬ回路、３０……誤差
検出制御回路、４０……分周器。
図、第３図は従来のＰＬＬ回路のブロツク図であ
る。 １０……第１のＰＬＬ回路、１４，２４……Ｖ
ＣＯ、２０……第２のＰＬＬ回路、３０……誤差
検出制御回路、４０……分周器。
Claims (1)
- 所要の出力信号周波数を直接発振可能な第１の
ＶＣＯを含む第１のＰＬＬ回路と、周波数安定度
が高い第２のＶＣＯを含む第２のＰＬＬ回路と、
前記第１のＰＬＬ回路の出力信号を分周して前記
第２のＶＣＯが安定に発振する帯域の信号とし、
これを前記第２のＰＬＬ回路の位相比較器へ与え
る分周器と、前記第１のＶＣＯの制御電圧と前記
第２のＶＣＯの制御電圧とに基づいて前記第１の
ＶＣＯの制御電圧のオフセツトを制御する誤差検
出制御回路とを具備するＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17619286U JPS6381537U (ja) | 1986-11-17 | 1986-11-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17619286U JPS6381537U (ja) | 1986-11-17 | 1986-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381537U true JPS6381537U (ja) | 1988-05-28 |
Family
ID=31116202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17619286U Pending JPS6381537U (ja) | 1986-11-17 | 1986-11-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381537U (ja) |
-
1986
- 1986-11-17 JP JP17619286U patent/JPS6381537U/ja active Pending