JPH0236215U - - Google Patents
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- Publication number
- JPH0236215U JPH0236215U JP11495588U JP11495588U JPH0236215U JP H0236215 U JPH0236215 U JP H0236215U JP 11495588 U JP11495588 U JP 11495588U JP 11495588 U JP11495588 U JP 11495588U JP H0236215 U JPH0236215 U JP H0236215U
- Authority
- JP
- Japan
- Prior art keywords
- controlled oscillator
- voltage controlled
- modulation
- gain
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000035945 sensitivity Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
第１図は本考案の一実施例を示すブロツク図、
第２図は利得可変回路の利得特性を示す図、第３
図は、従来の直接変調方式シンセサイザの一例を
示すブロツク図、第４図はＶＣ０の回路例を示す
構成図、第５図は同じくＶＣ０の制御電圧対変調
感度特性を示す図である。 １……基準信号発生器、２……位相比較器、３
……ループフイルタ、４……電圧制御発振器（Ｖ
Ｃ０）、５……可変分周器、６……オーデイオ回
路、１０……利得可変回路、１１……利得変化率
調整回路、７……制御電圧、８……変調信号、１
２……レベル制御された変調信号。
第２図は利得可変回路の利得特性を示す図、第３
図は、従来の直接変調方式シンセサイザの一例を
示すブロツク図、第４図はＶＣ０の回路例を示す
構成図、第５図は同じくＶＣ０の制御電圧対変調
感度特性を示す図である。 １……基準信号発生器、２……位相比較器、３
……ループフイルタ、４……電圧制御発振器（Ｖ
Ｃ０）、５……可変分周器、６……オーデイオ回
路、１０……利得可変回路、１１……利得変化率
調整回路、７……制御電圧、８……変調信号、１
２……レベル制御された変調信号。
Claims (1)
- 基準信号発生器、位相比較器、ループフイルタ
、電圧制御発振器及び該電圧制御発振器の信号を
分周する可変分周器により位相同期ループ回路を
構成し、前記ループフイルタより出力する制御信
号により、前記電圧制御発振器の発振周波数を制
御するとともに、該電圧制御発振器の変調端子に
変調信号を入力して、その電圧制御発振器より変
調波を出力する直接変調方式のシンセサイザにお
いて、前記ループフイルタから出力する制御信号
により、前記電圧制御発振器の変調端子に入力す
る変調信号のレベルを可変して、その制御信号の
電圧値に対応する前記電圧制御発振器の変調感度
と利得の積が一定となるように、利得可変回路と
、該利得可変回路の利得の変化を調整する調整回
路を設けたことを特徴とする直接変調方式シンセ
サイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11495588U JPH0236215U (ja) | 1988-09-02 | 1988-09-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11495588U JPH0236215U (ja) | 1988-09-02 | 1988-09-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236215U true JPH0236215U (ja) | 1990-03-08 |
Family
ID=31356172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11495588U Pending JPH0236215U (ja) | 1988-09-02 | 1988-09-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236215U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| JP2016105606A (ja) * | 2002-08-28 | 2016-06-09 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | フェーズロックドループの方法及び装置 |
-
1988
- 1988-09-02 JP JP11495588U patent/JPH0236215U/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016105606A (ja) * | 2002-08-28 | 2016-06-09 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | フェーズロックドループの方法及び装置 |
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| JP4691035B2 (ja) * | 2003-10-03 | 2011-06-01 | メディアテック インコーポレーテッド | フェーズロックループ帯域幅校正回路及びその方法 |
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