JP2016105606A - フェーズロックドループの方法及び装置 - Google Patents

Abstract

【課題】２点変調を採用するフェーズロックドループを用いた通信システムを提供する。【解決手段】位相検出器１０６の第１の入力に動作可能に接続された出力を有する主発振器１００と、位相検出器１０６の第２の入力に動作可能に接続された出力を有する従発振器１０２と、主発振器１００の入力に動作可能に接続された出力を有する可変利得増幅器２００で構成される。可変利得増幅器２００はフィードフォワード利得Kuを持つ。可変利得増幅器２００の出力は、加算接合２０２へ供給される。加算接合２０２はループフィルタ１０８と従発振器１０２の間に介在している。【選択図】図２

Description

本願は一般的にフェーズロックドループに関する。

フェーズロックドループは、比較的固定された周波数を持つ主発振器回路の使用によって、可変周波数の比較的安定した出力波形を提供する電子回路である。

図１は、フェーズロックドループ１５０を表すブロック図を示す。主発振器１００はU_Mと記された電圧入力を持つ。主発振器１００は、発振器の任意に定義された中央周波数に対して高度に安定した発振を生成する。発振周波数は電圧入力U_Mの値の変化によってわずかに変化しうる。主発振器１００は電圧毎の感度率（sensitivity rating）K_Mヘルツ（Hz/Volt）を持つ。これは、入力電圧と主発振器１００の出力電圧の発振周波数との間の比例関係（proportionality）を示す。

従ＶＣＯ１０２は、周波数が従ＶＣＯ１０２の電圧入力V_VCOの値に基づく発振出力信号を生成する。従ＶＣＯ１０２は一般的に、電圧毎の感度率K_Vヘルツ（Hz/Volt）を持つ。これは入力電圧と従ＶＣＯ１０２の出力電圧の発振周波数との間の比例関係を示す。

主発振器１００は一般的に高度に安定した方法で発振するが、発振できる周波数については比較的制限されている。逆に、従ＶＣＯ１０２は一般的に、発振しうる周波数については非常にフレキシブルだが、非常に不安定な方法で発振する。フェーズロックドループ１５０は、主発振器１００と従ＶＣＯ１０２の両方の制限を回避しつつ、最高の特性を生かそうとする回路である。

フェーズロックドループ１５０の出力は、従ＶＣＯ１０２の出力でもあるが、「Ｎで割る」（１／Ｎ）周波数分周器１０４に与えられる。「Ｎで割る」周波数分周器１０４は、周波数f₁の電圧波形を入力として受け入れ、f₁周波数波形の「Ｎで割られた」周波数バージョンを出力として送信する。１／Ｎ周波数分周器１０４の出力は、差分周波数／位相電圧制御装置１０６の１つの入力に与えられる。主発振器１００の出力は、差分周波数／位相電圧制御装置１０６の別の入力に与えられる。

差分周波数／位相電圧制御装置１０６は、負のフィードバック構成では加算接合として示されている。この構成は、２つの入力が同じ場合、差分周波数／位相電圧制御装置１０６がほぼ一定の出力（例えば、ゼロ）を生成するが、２つの入力が異なる場合には、何らかの変化（some change）を生じることを示す。例えば、１／Ｎ周波数分周器１０４から出た電圧波形が、主発振器１００から出た電圧波形に「遅延（lag）」していることを、差分周波数／位相電圧制御装置１０６が検出した場合には、差分周波数／位相電圧制御装置１０６はその出力電圧をわずかに増加させて、従ＶＣＯ１０２によって生成される波形の出力周波数の対応する増加を生じさせる。逆に、１／Ｎ周波数分周器１０４から出た電圧波形が、主発振器１００から出た電圧波形を「先行（lead）」していることを差分周波数／位相電圧制御装置１０６が検出する場合には、１つの構成においては、差分周波数／位相電圧制御装置１０６は、出力電圧をわずかに減少させて、従ＶＣＯ１０２によって生成される波形の出力周波数の対応する減少を生じさせる。

差分周波数／位相電圧制御装置１０６が実際には周波数の差分を検出していたとしても、示された周波数差分が主発振器１００によって生成された１００kHzの基準周波数と「相対的である（relative to）」とみなされる場合には、差分周波数／位相電圧制御装置１０６の見地（standpoint）から、「まるで」１／１０周波数分周器１０４の出力電圧が、１００kHzの基準周波数波形によって「位相がずれて」いる（例えば、時間が「遅延」又は「先行」している）とみなされることに留意すべきである。結果的に、当業者は、差分周波数／位相電圧制御装置１０６の差分周波数／位相検出器部（例えば、図３参照）を、もっぱら「位相検出器」と称することが多い。

まだ議論されていない１つのブロックは、ループフィルタ１０８ブロックである。認識されるように、差分周波数／位相電圧制御装置１０６は、入力間の周波数／位相の差（difference）を決定し、ほぼ（more-or-less）リアルタイムでこの差に対応する電圧信号を出力する。さらに認識されるように、差分周波数／位相電圧制御装置１０６のこの出力信号は、従ＶＣＯ１０２を駆動するために、最終的に使用される。従ＶＣＯ１０２が差分周波数／位相電圧制御装置１０６のすべての（every）リアルタイム電圧変動に応答できる場合、従ＶＣＯ１０２は「オーバーリアクト」して、比較的不安定な出力電圧波形を生成することが多い。より良好な安定性は、差分周波数／位相電圧制御装置１０６の電圧出力のより迅速な変化に対して、従ＶＣＯ１０２を「低感度」にすることによって達成される。これは、ループフィルタ１０８を差分周波数／位相電圧制御装置１０６と従ＶＣＯ１０２の電圧入力V_VCOとの間に置くことによって達成される。ここで、ループフィルタ１０８は、差分周波数／位相電圧制御装置１０６の出力電圧の任意の急速変化を表示（screen）して「除去」する。これは、従ＶＣＯ１０２の出力を（及び、したがってフェーズロックドループ１５０の出力も）不規則にする傾向がある。

本発明の発明者は、関連技術のフェーズロックドループの安定性に関する必要性を認識し、それらの必要性を満たす方法及びシステムを考案した。このような必要に対する発明者の認識は、ここにおける本発明の内容の一部分を構成し、このような認識された必要性は、以下の詳細な説明で論ぜられる。

１つの実施形態では、通信システムは、位相検出器の第１の入力に動作可能に接続された出力を有する主発振器と、位相検出器の第２の入力に動作可能に接続された出力を有する従発振器と、位相検出器の生誤り端末に動作可能に接続された第１の入力を有するフォワード利得適応モジュールによって特徴づけられる。

別の実施形態では、通信システムを制御する方法は、フェーズロックドループの生誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、フィードフォワード利得に応じて、フェーズロックドループの従発振器を調節することを含む。

別の実施形態では、通信システムは、位相検出器の第１の入力に接続された出力を有する主発振器と、位相検出器の第２の入力に接続された出力を有する従発振器と、位相検出器のフィルタされた誤り端子に接続された第１の入力を有するフォワード利得適応モジュールとを含む。

別の実施形態では、通信システムを制御する方法は、フェーズロックドループのフィルタされた誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、妨害消去されたフィルタされた誤り信号を作成し、フィードフォワード利得と妨害消去されたフィルタされた誤り信号とに応じて、フェーズロックドループの従発振器を調節することを含む。

以上は要約なので、必要によって詳細の簡単化、一般化、及び省略を含む。結果的に、当業者は、この要約が例示にすぎず、何らの限定も意図していないことを認識するだろう。特許請求の範囲によってのみ定義される、ここに記載の別のアスペクト、進歩的な特徴、及び利点は、ここに記載の限定を受けない詳細な説明で明らかになる。

図１は、フェーズロックドループを示すブロック図を示す。 図２は、２点変調が利用されるフェーズロックドループの高レベルブロック図を示す。 図３は、ラプラス変換フォーマットで示されるフェーズロックドループのブロック図を示す。 図４は、ループフィルタの１つの構成の模式図を示す。 図５Ａは、図２乃至図４に示されるシステムの代替的なシステムバージョンを示し、この代替バージョンは実質的に、２つの追加の信号によって増補される図３のシステムであり、第１の信号ξは、システムに対する何らかの制御不能又は予測不能な外部影響（例えば、雑音）を示し、内部消去信号Ｄは、ループフィルタによって影響をうち消されていないξの残差影響を消去するよう意図されている。 図５Ｂは、ラプラス変換二次システム「標準式」又は「カノニカル」形式とある程度類似であると当業者が認識するもので示される図５Ａのシステムを示す 図６Ａは、追加のフォワード利得適応モジュールを有する図５Ｂのシステムを示す。 図６Ｂは、フォワード利得適応モジュールにおいてさらなる追加の構成部品とともに示される、図６Ａで示されたシステムを図示する。 図７Ａは、図６Ａで示されたシステムとある程度類似しているが、異なる接続と妨害消去モジュールの追加を備えたシステムを図示する。 図７Ｂは、図７Ａで示されるシステムとある程度類似しているが、追加の構成部品を備えたシステムを図示する。 図８Ａは、主にデジタル構成が好ましいシステムを示す。 図８Ｂは、主にアナログ構成が好ましいシステムを示す。 図９Ａは、図３に関して示され、議論されたフェーズロックドループにある程度類似しているが、ΣΔ変調器の線形モデルが追加されているフェーズロックドループを有するシステムを示す。 図９Ｂは、図９Ａのグラフィックディスプレイ１３，１９，２１，２３と数学的に等しいが、図９Ｂで現れるフェーズロックドループが図５Ａのフェーズロックドループと実質的に類似のトポロジーを有するように操作されているフェーズロックドループを有するシステムを示す。 図１０Ａは、図９ＢのΣΔ小数−Ｎフェーズロックドループを有するが、図６Ｂに関して説明された上述の生誤り適応されたシステム規則を実現する追加的なフォワード利得適応モジュールを備えたシステムを示す。 図１０Ｂは、フォワード利得適応モジュールにおけるさらなる追加の構成部品を有する図１０Ａのシステムを示す。 図１１Ａは、図９ＢのΣΔ小数−Ｎフェーズロックドループを有するが、図７Ａに関して説明された上述のフィルタされた誤り適応されたシステム規則の実現を助ける追加的なモジュールを備えたシステムを示す。 図１１Ｂは、図１１Ａで示されるシステムにある程度類似しているが、追加の構成部品を備えたシステムの代表図を図示する。

本願は、２００２年８月２８日に出願された発明者Gary Ballantyneによる米国特許法１１９条（ｅ）に基づく米国特許仮出願番号第６０／４０６，４３５号”フェーズロックドループ方法及び装置”の利益を要求し、当該出願の内容全体は本願に含まれるものである。

異なる図面における同じシンボルの使用は、一般的に同様又は同一のアイテムを示す。

Ｉ．非適応システム
図２は、２点変調を採用するフェーズロックドループ２５０の高レベルなブロック図を示す。主発振器１００の電圧入力Umは、可変利得増幅器２００へ供給される。ここで可変利得増幅器２００はフィードフォワード利得Kuを持つ。可変利得増幅器２００の出力は、加算接合２０２へ供給される。これはループフィルタ１０８と従ＶＣＯ１０２の間に介在して示されている。フェーズロックドループ２５０の残りの構成部品は、図１に関して記載されたのと類似の方式で機能する。

フィードフォワード利得K_uが正しい値に設定されている場合、可変利得増幅器２００は、フェーズロックドループ２５０の最大動作帯域幅（すなわち、フェーズロックドループ２５０が実行可能な（viable）周波数の帯域）を、図１のフェーズロックドループ１５０に関連する帯域幅を超えて拡張（enhance）する。フィードフォワード利得K_uに関する実質的な最適値を決定するために、いくつかの異なる技術が存在する。例えば、（オシロスコープ、又はスペクトル密度メータのような）測定デバイスは、信号をモニタするために使用でき、手動で調節されるフィードフォワード利得K_uは、フェーズロックドループ２５０の最大動作帯域幅を実質的に最大にするために使用できる。しかしながら、技術者は一般的に、これらの技術を、任意の定義済み設計規則に一致させるのではなく、アドホック方式で実現する。

ここで開示される本発明（subject matter）の発明者（発明者）は、定義済み規則にしたがってフェーズロックドループの最大動作帯域幅を実質的に最大にする処理及び関連デバイスを考案した。これらのデバイス及び処理がここで説明される。

図３は、ラプラス変換方式（Laplace transformed format）で表されたフェーズロックドループ３５０のブロック図を示す。回路解析では、ラプラス変換は、時間領域からの１セットの微分積分式を、周波数領域の１セットの代数式に変換するために使用される。したがって、未知の量に対する解は、代数式の処理に還元（reduced）される。この未知の量に対する周波数領域の式が得られると、既知の技術を使用する時間領域に逆変換できる。ここに記載のラプラス変換方式のブロック図回路及びデバイスは、それらの時間領域表現（representation）を表し、またその逆も表す。

図３に関して、１つの構成では、主発振器３００は１／Ｍ周波数分周器３０２とともに主発振器１００を形成する。一般的に、１／Ｍ周波数分周器３０２は主発振器１００に安定性を付加する。主発振器３００は、「Ｍで割る」（１／Ｍ）周波数分周器３０２の入力へ供給する。１／Ｍ周波数分周器３０２の出力は、差分周波数／位相電圧制御装置１０６の入力に接続される。

１つの構成では、差分周波数／位相電圧制御装置１０６は、チャージポンプ３０６へ供給する差分位相／周波数検出器３０４からなる。チャージポンプ３０６の出力は、（ラプラス変換されたｓ領域で表されているような）ループフィルタ１０８の入力に接続される。ループフィルタ１０８の出力は、加算接合２０２の入力に接続されている。

可変利得増幅器２００の出力が加算接合２０２の入力に接続されている一方で、可変利得増幅器２００の入力は主発振器３００の入力U_Mに接続されている。加算接合２０２の出力は従ＶＣＯ１０２の入力に接続されている。従ＶＣＯ１０２の出力は、「Ｎで割る」（１／Ｎ）周波数分周器１０４の入力に接続されている。「Ｎで割る」（１／Ｎ）周波数分周器１０４の出力は、差分位相／周波数検出器３０４の入力に接続されている。

図４は、ループフィルタ１０８の１つの構成の模式図を示す。示されている電気回路構成部品について、抵抗R₂及びキャパシタンスC₂がループ変動（loop dynamics）を制御することを当業者は認めるだろう。結果として、ここでの以下の議論は、抵抗R₂とキャパシタンスC₂の影響のみを主に考慮する。しかしながら、図４で示される残りの構成部品は、特に、ここに表示及び記載されている処理及びデバイスの数値シミュレーションが行われる場合には、考慮に入れてよい。

図５Ａは代替システム５５０を示す。代替システム５５０は図３のシステムに実質的に類似しているが、２つの追加信号（extra signals）によって増補（augmented）される。第１の信号ξは、システムに対する何らかの制御不能かつ予測不能な外部影響（例えば、雑音）を示し、内部消去信号Ｄは、ループフィルタ１０８によって影響をうち消されていないξの残差影響を消去するよう意図されている。内部消去信号Ｄは、図７Ａ及び図７Ｂに関連して以下でより詳細に説明される。

図５Ｂは、ラプラス変換二次システム「標準式」又は「カノニカル」形式とある程度類似であると当業者が認識するもので示される図５Ａのシステムを示す。図５Ｂの標準式、すなわちカノニカル、の表現は、図５Ａのものと等しいが、カノニカル形式で書かれていないシステムよりも処理や比較が容易である。なぜなら、多くのシステム処理技術が図５Ｂのものと類似した専門用語を使用しているからである。図５Ｂの表現は数的置換及び代数処理の結果であり、その詳細はここで議論されない。さらに、以下で示されるように、図５Ｂで示されているようにシステムを表すことによって、ある状態式が検査によって（by inspection）記述されるようにする。これは、１つの構成において有利さを立証する（prove advantageous）。以下の量がカノニカル形式で記載されていたとしても、これらは実質的に非カノニカル形式と等しく、このような非カノニカルの同等物（equivalents）は、標準変換方法を介して決定されうる。カノニカル形式は、ここでは理解と処理の容易さのための配慮として利用される。

図５Ｂの表現は、以下の関係により図５Ａのそれに等しくなる。

当業者は、Ｄ＝ξのとき、図５Ｂのシステムは以下の変換関数を導くよう解析しうることを認識するだろう。

この変換関数から、カノニカルフィードフォワード利得K^_U=1の場合、システムの変換関数が((K_MN/M)Hz/volt)*1/sに還元され、これは、((K_MN/M)Hz/volt)の感度を持つ電圧制御された発振器のラプラス変換された表現であることが注目される。発明者は、図５Ｂのシステムの変換関数を近理想発振器のそれに還元させることが有利となるであろうと判断した。結果として、発明者は、適応（adaptation）の有利な形式は、単一の値すなわち１において、又は１近辺において、実質的にK^_Uに維持されるものであり、そのような値は、図５Ａ−Ｂのシステムの動きを近理想発振器のそれに近づけようとすると仮定した。

ＩＩ．適応されたシステム
認識されるように、カノニカルフィードフォワード利得K^_Uがほぼ１で維持される場合、図５Ａ−Ｂのシステムの動きは、K_MN/MHz/Voltの感度を持つ近理想電圧制御発振器のそれに近づく。発明者は、図５Ａ−Ｂのシステムを近理想システムのように動作させる２つの主適応スキームを考案した。生誤りベースの適応スキームと、フィルタされた誤り適応スキームである。

Ａ．生誤り適応システム
認識されるように、発明者は、カノニカルフィードフォワード利得K^_Uが、図５Ｂで示されるシステムの変換関数が好ましくは近理想発振器のそれに還元されるためのものであることが望ましいと判断した。発明者は、カノニカルフィードフォワード利得K^を、変換関数が理想発振器のそれに近づくように維持するために利用されうる規則を考案した。この規則は以下のようなものである。

適応式は、（生又はフィルタ）誤りのエネルギーの変化率が常に負であるという条件に基づいて導かれる。すなわち、時間の経過によって、誤りはゼロになる傾向がある。

図６Ａは、上述の規則を実現する追加的なフォワード利得適応モジュール６００を有する図５Ｂのシステムを示す。言い換えれば、生誤り規則は、１つの構成において、システムを近理想発振器として動作させる傾向のあるカノニカルフィードフォワード利得K^_Uが、カノニカル入力U^_Mと生誤り信号y₁の積をγ₁回積分することによって得られうることを述べている。生誤り規則において、γ₁は正の定数であり、適応の速度を決定することを助ける。生誤り規則は安定変数（stability argument）に基づき、全体フェーズロックドループ／適応システムがγ₁の全ての値に対してできるだけ安定させるように意図されている。図６Ａに関して、生誤り適応規則を実質的に実現する構成部品は、先行乗算器６０６、γ₁の利得を持つフォワード利得適応モジュールの可変利得増幅器６０２、及びフォワード利得適応モジュールの積分器６０４である。

引き続き図６Ａを参照すると、カノニカル入力U^_Mは、先行乗算器６０６の入力に接続されている。生誤りy₁の端末（生誤り信号y₁を搬送する）は、先行乗算器６０６の入力に接続されている。先行乗算器６０６の出力は、γ₁の利得を持つフォワード利得適応モジュールの可変利得増幅器６０２の入力に接続されている。フォワード利得適応モジュールの可変利得増幅器６０２の出力は、フォワード利得適応モジュールの積分器６０４の入力に接続されている。後続乗算器６１６の入力には、フォワード利得適応モジュールの積分器６０４の出力と、入力信号U^_Mのカノニカルバージョンとの両方が接続されている。後続乗算器６１６の出力は、加算接合２０２の入力と動作可能に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されてきたように機能する。

図面には明確に示されていないが、他の構成では、先行乗算器６０６とフォワード利得適応モジュールの可変利得増幅器６０２との間に介在する、ループフィルタ１０８にほぼ類似するフィルタも存在する。結果的に、先行乗算器６０６とフォワード利得適応モジュールの可変利得増幅器６０２が図面中のどこに現れ、又はここで説明されようとも、代替構成においては、先行乗算器６０６とフォワード利得適応モジュールの可変利得増幅器６０２との間に介在する、ループフィルタ１０８にほぼ類似するフィルタが存在することが理解されるべきである。

比例分布可変利得増幅器がここで説明されているが（例えば、以下で説明する比例分布可変利得増幅器６１０、及び以下で説明する比例分布可変利得増幅器７１０）、ここに現れ、説明されるそのような比例分布可変利得増幅器が、比例−積分（ＰＩ）制御装置や比例−積分−微分（ＰＩＤ）制御装置のような制御装置を表すものであることを当業者は認識するだろう。

電圧制御発振器は実際には非線形であるが、設計上の目的で、実質的に線形として扱われてよい電圧制御発振器の動作の認識範囲が存在する。結果として、ここでの議論は、設計アプリケーションでしばしばなされるように、電圧制御発振器を実質的に線形として扱う。「Ｎで割る」回路の使用がここで説明されるが、他の構成では、電圧制御発振器は「Ｎで割る」回路ではなくミキサでダウンコンバートされる。

発明者は、実際には従ＶＣＯ１０２が（図６Ａに示されるような）理想発振器によって完璧にモデル化されない応答を有していてもよいことや、図６Ａのループフィルタにおける追加的な構成部品のような他の非モデル化変動（dynamics）が存在していてもよいことや、実際のシステムとモデル化されたシステムとの間のこれらの違いが、図６Ａのフェーズロックドループがこれを超えても実行可能なままであるγ₁の最大の大きさを限定することに気付いた。このようなリアルワールド状況においては、発明者は、比例分布（γ₁）及び「リーク」ファクタ（δ₁）で生誤り規則を増補する（augment）ことは利点があると気付いた。発明者は、適応を加速するために比例制御が利用可能なものとして想定できる一方で、適応システムを妨害や非モデル化変動に対して頑強にするために利用可能ないくつかの方法のうちの１つとしてリークファクタが想定できるということを発見的に指摘する。基本的な上述の生誤り規則の比例分布やリークファクタの追加を実現する代替システムが図６Ｂで以下に示される。

図６Ｂは、図６Ａで示され、フォワード利得適応モジュール６００内のさらに追加された構成部品（additional augmentation components）とともに示されるシステムを図示する。図６Ｂから分かるように、この構成においては、フォワード利得適応モジュール６００は、少なくとも部分的に、「生誤り」信号y₁として特徴づけてよいものによって駆動される。信号y₁は、ここで「フィルタされた誤り」信号y₂と参照されるものと区別するために、ここでは「生誤り」信号と称される。

引き続き図６Ｂを参照すると、カノニカル入力U^_Mは、先行乗算器６０６の入力に接続されている。生誤りy₁は、先行乗算器６０６の入力に接続されている。先行乗算器６０６の出力は、γ₁の利得を有するフォワード利得適応モジュールの可変利得増幅器６０２の入力に接続されている。フォワード利得適応モジュールの可変利得増幅器６０２の出力は、加算接合６０８の入力に接続されている。加算接合６０８の出力は、フォワード利得適応モジュールの積分器６０４の入力に接続されている。フォワード利得適応モジュールの積分器６０４の出力は、負のフィードバック方式で加算接合６０８の入力に接続されている。ここで、負のフィードバックは、σ₁の利得を持つリークファクタの可変利得増幅器６１２によって提供される。

フォワード利得適応モジュールの積分器６０４の出力は、加算接合６１４の入力に接続されている。加算接合６１４の入力にはさらに、γ₂の利得を持つ比例分布可変利得増幅器６１０の出力も接続されている。比例分布可変利得増幅器６１０の入力は、先行乗算器６０６の出力に接続されている。

加算接合６１４の出力は、後続乗算器６１６の入力に接続されている。後続乗算器６１６には、入力信号U^_Mのカノニカルバージョンが接続されている。後続乗算器６１６の出力は、加算接合２０２の入力と動作可能に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されたように機能する。

Ｂ．フィルタされた誤り適応システム
直感的に、フィルタされた誤り信号y₂を用いた適応は、システムを適応するために、生誤り信号y₁を用いることが好ましいであろうと考えられる。しかしながら、発明者が適応を行うためにフィルタされた誤り信号y₂の使用を試みたとき、発明者は、適応が第１の信号ξに対して非常に敏感となったことを予期せず発見した。この信号は、システムにいくつかの制御不能かつ予測不能な外部影響（例えば、雑音）を示すためにここで使用されている。したがって、発明者は内部消去信号Ｄを考案した。これは、ループフィルタ１０８によってうち消されないξの残差影響を消去することを意図している。

上述の点について、発明者は、変換関数が理想発振器のそれに近づくシステムを作るために利用可能な２つの規則を考案した。これら２つの規則は以下のとおりである。

適応式は、（生又はフィルタ）誤りのエネルギーの変化率が常に負であるという条件に基づいて導かれる。すなわち、時間の経過によって、誤りはゼロになる傾向がある。

図７Ａは、上述の規則を実現するモジュール６００及び７００を示す。言い換えれば、フィルタされた誤り規則は、１つの構成において、カノニカルフィードフォワード利得K^_Uが、カノニカル入力U^_Mとフィードフォワード誤りｙ₂の積をγ₁回積分することによって発見される場合、さらにフィードフォワード誤りｙ₂をγ₃回積分することによって発見される妨害消去ファクタＤがシステムに挿入される場合に、図７Ａのシステムが理想発振器の動作に近づくように作ることができることを述べている。フィルタされた誤り規則では、γ₁及びγ₃は、適応の速度の決定を助ける正の定数である。フィルタされた誤り適応規則を実質的に実現する構成部品は、先行乗算器６０６のフォワード利得適応モジュール６００構成部品、γ₁の利得を持つフォワード利得適応モジュールの可変利得増幅器６０２、及びフォワード利得適応モジュールの積分器６０４、γ₃の利得を有する妨害消去モジュールの可変利得増幅器７０２の妨害消去モジュール７００の構成部品、妨害消去モジュールの積分器７０４である。

図７Ａで示されるシステムは、図６Ａで示されるシステムと類似しているが、異なる接続と妨害消去モジュール７００の追加を備えている。図６Ａから分かるように、フォワード利得適応モジュール６００が、少なくとも部分的に、当業者がフィルタされた誤り信号y₂であってよいと認めるものによって駆動される。すなわち、図６Ａでは先行乗算器６０６に対する１つの入力は生誤り信号y₁であったが、図７Ａでは、その同一の入力がフィルタされた誤り信号y₂として示される。それ以外の場合には、接続は図６Ａに関して表示かつ記載されているものであり、結果的に、図６Ａと共通するこれらの構成部品に関する議論はここでは繰り返されない。

図７Ａを引き続き参照すると、妨害消去モジュール７００について、フィルタされた誤り信号y₂はγ₃の利得を持つ妨害消去モジュールの可変利得増幅器７０２の入力に接続されている。γ₃の利得を持つ妨害消去モジュールの可変利得増幅器７０２の出力は、妨害消去モジュールの積分器７０４の入力に接続されている。妨害消去モジュールの積分器７０４の出力は、加算接合７２０の入力に接続されている。

加算接合７２０の入力は、フィルタされた誤り信号y₂に接続されている。加算接合７２０の出力は、加算接合２０２の入力に接続されている。残りのシステムの構成部品については、システムはここに表示かつ記載されているように機能する。

まさに生誤り規則のように、発明者は、実際にはプラント（従ＶＣＯ）１０２が（図７Ａで示されているような）純粋な積分器によって完全にモデル化されない応答をもちうること、又はループフィルタ１０８における追加の構成部品のような他の非モデル化変動が存在していてよいこと、及び実際のシステムとモデル化されたシステムの間のこれらの違いが、図７Ａで示されるシステムがこれを超えて実行可能であるγ₃の最大の大きさを限定することに気付いた。このようなリアルワールド状況では、発明者は、比例分布ファクタγ₁及びγ₄、及びリークファクタδ_1，δ₂でフィルタされた誤り規則を増補することに利点があると気付いた。基本的な上述のフィルタされた誤り規則の比例分布やリークファクタの追加を実現する代替システムが、図７Ｂにおいて以下で示される。

図７Ｂは、図７Ａで示されるシステムにある程度類似するが、モジュール６００及び７００内に追加的な構成部品を備えたシステムを図示している。図７Ｂから分かるように、この構成においては、フォワード利得適応モジュール７００は、図６Ｂのフォワード利得適応モジュール６００と類似しているが、少なくとも部分的に、当業者がフィルタされた誤り信号y₂であってよいと認めるものによって駆動される。すなわち、図６Ｂでは先行乗算器６０６に対する１つの入力が生誤り信号y₁であったが、図７Ｂでは、その同一の入力がフィルタされた誤り信号y₂として示される。それ以外の場合には、接続は図６Ｂに関して表示かつ記載され表示かつ記載されているものであり、結局、図６Ｂと共通するこれらの構成部品に関する議論はここでは繰り返されない。

図７Ｂを引き続き参照すると、妨害消去モジュール７００について、フィルタされた誤り信号y₂はγ₃の利得を持つ妨害消去モジュールの可変利得増幅器７０２の入力に接続されている。γ₃の利得を持つ妨害消去モジュールの可変利得増幅器７０２の出力は、加算接合７０８の入力に接続されている。加算接合７０８の出力は、妨害消去モジュールの積分器７０４の入力に接続されている。妨害消去モジュールの積分器７０４の出力は、加算接合７０８の入力に負のフィードバック方式で接続されている。ここで、負のフィードバックは、σ₂の利得を持つ妨害消去モジュールのリークファクタの可変利得増幅器７１２によって提供される。

妨害消去モジュールの積分器７０４の出力は、加算接合７１４の入力に接続されている。加算接合７１４の入力には、γ₄の利得を持つ妨害消去モジュールの比例分布モジュールの分布比例可変利得増幅器７１０の出力が接続されている。妨害消去モジュールの比例分布可変利得増幅器７１０の入力は、「フィルタされた誤り」y₂に接続されている。

加算接合７１４の出力は、加算接合７２０の入力に接続されている。加算接合７２０の入力は、フィルタされた誤り信号y₂に接続されている。加算接合７２０の出力は、加算接合２０２の入力に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されたように機能する。

当業者は、技術的現状が、システムのアスペクトにおけるハードウェアとソフトウェア構成との間に、ほとんど区別が残っていない点まで進んでいると認識する。それゆえ、ハードウェア又はソフトウェアの使用は、一般的に費用対効果のトレードオフを表す設計上の選択である（だが、いつもこうではない。ある背景では、ハードウェアとソフトウェアの間の選択は重大となるかもしれない）。当業者は、さまざまな媒体（vehicle）が存在し、これによりここに記載の処理及び／又はシステムのアスペクト（例えば、ハードウェア、ソフトウェア及び／又はファームウェア）がなされうること、好ましい媒体は、処理及び／又はシステムがインストールされる背景とともに変化することを認識するだろう。例えば、速度と精度が最高であるとインプリメンタ（implementer）が決定する場合、インプリメンタは唯一のソフトウェア構成を選択できるし、又はさらに代替的に、インプリメンタはハードウェア、ソフトウェア、及び／又はファームウェアの任意の組み合わせを選択してもよい。したがって、いくつかの可能性のある媒体が存在し、これによりここに記載の処理のアスペクトがなされうる。利用されるべき任意の媒体が、媒体のインストールされている背景や、インプリメンタの特定の事柄（速度、フレキシビリティ、又は予測可能性など）に左右される選択である点で、これらのいずれも他のものより性質上優れておらず、これらのいずれも変化しうる。

上述の詳細な説明は、ブロック図、フローチャートなどを介してデバイス及び／又は処理のさまざまな実施形態を記述している。そのようなブロック図、フローチャートなどが、１つ以上の機能及び／又は動作を含む限り、そのようなブロック図、フローチャートなどの中の各機能及び／又は動作が、個別的及び／又は集合的に、ハードウェア、ソフトウェア、ファームウェア、又はバーチャル的にこれらの任意の組み合わせの広い範囲によって実現できることが、当業者によって周知のものとして理解されるだろう。１つの実施形態では、本発明は、特定用途向け集積回路（ＡＳＩＣ）を介して実現可能である。しかしながら、ここで開示される実施形態が、１つ以上のコンピュータ上で動く１つ以上のコンピュータプログラムとして（例えば、１つ以上のコンピュータシステム上で動く１つ以上のプログラムとして）、１つ以上の制御装置（例えば、マイクロ制御装置）上で動く１つ以上のプログラムとして、１つ以上のプロセッサ（例えば、マイクロプロセッサ、又はデジタル信号プロセッサ）上で動く１つ以上のプログラムとして、ファームウェアとして、又はバーチャル的にこれらの任意の組み合わせとして、全体的又は部分的に、標準集積回路で等しく実現されうること、並びに回路を設計すること及び／又はソフトウェア又はファームウェア用コードを記述することが、本発明の開示の点で当業者の技術の範囲内にあることを当業者は認識するだろう。さらに、当業者は、本発明のメカニズムがプログラム製品としてさまざまな形態で分配可能であること、及び本発明の例示的な実施形態が、この分配を実際に行うために使用される特定のタイプの信号搬送媒体とは無関係に、等しく適用されることを認めるだろう。信号搬送媒体の例は、これらに限定されないが、以下のものを含む。フロッピー（登録商標）ディスク、ハードディスクドライブ、ＣＤ ＲＯＭ、デジタルテープ、及びコンピュータメモリのような書き込み可能型媒体、及びＴＤＭを用いたデジタル・アナログ通信リンク又はＩＰベースの通信リンク（例えば、パケットリンク）のような送信型媒体である。

一般的な意味において、ここに記載のさまざまな実施形態が、個別的及び／又は集合的に、ハードウェア、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせの広い範囲によって構成可能だが、さまざまなタイプの「電子回路」からなるものとしてみなされてよいことを当業者は認識するだろう。結果として、ここで使用されるように、「電子回路」には、これらに限定されないが、少なくとも１つの個別の電子回路（discrete electrical circuit）を有する電子回路と、少なくとも１つの集積回路を有する電子回路と、少なくとも１つの特定用途向け集積回路を有する電子回路と、コンピュータプログラムによって構成される汎用演算デバイス（例えば、ここに記載の処理及び／又はデバイスを少なくとも部分的に実行する、コンピュータプログラムによって構成される汎用コンピュータ、又はここに記載の処理及び／又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成されるマイクロプロセッサ）を形成する電子回路と、メモリデバイスを形成する（例えば、ランダムアクセスメモリの形成）電子回路と、通信デバイス（例えば、モデム、通信スイッチ、又は光学電子機器）を形成する電子回路が含まれる。

当業者は、ここに記載の方式でデバイス及び／又は処理を説明することは技術的にありふれていると認識し、標準的な設計プラクティスを用いて、そのような説明されたデバイス及び／又は処理を、一般的に部分的にアナログであり部分的にデジタルなシステムに組み込むだろう。すなわち、ここに記載のデバイス及び／又は処理は、当業者の範囲内に十分収まる合理的な量の実験を介して、部分的にアナログで部分的にデジタルなシステムに組み込まれてよい。図８Ａ及び図８Ｂは、合理的な量の実験によって、ここに記載のデバイス及び／又は処理の少なくとも一部分を組み込むことのできるシステムの例を示す。

図８Ａは、特にデジタル構成に適したシステムを示す。デジタル及びアナログ部分の仕切りが図８Ａにマークされている。システムは、出力をダウンコンバートするためのミキサをオプション的に含んでもよい。主発振器、ループフィルタ、適応回路はデジタルである。ＶＣＯの出力は、デジタル発振器によって誤りを形成するために、ΣΔダウンコンバータに入る。ループフィルタ及び適応回路の出力は、アナログ信号に変換され、ＶＣＯの入力に印加される。

図８Ｂは、特にアナログ構成に適したシステムを示す。デジタル及びアナログ部分の仕切りが図８Ｂにマークされている。図８Ｂのシステムは、図８Ｂの仕切りがアナログ回路に適している点で、図８Ａのものの代替的な方法である。この方法はここで記載されているような適応アルゴリズムに適している。

ΣΔ小数Ｎフェーズロックドループの実施形態
上述のように発振器を直接変調するのではなく、フェーズロックドループは、ループ分周比Ｎをダイナミックに変化させることによって変調されてもよい。特に、Ｎは、整数値ではなく小数を可能にする（allow）ために、ΣΔ変調器によって制御されてもよい。まさに、先に検討されたフェーズロックドループのように、以下で示されるように２点変調がそのようなΣΔ小数−Ｎループに適用できる。

図９Ａは、フェーズロックドループ３５０（図３）とある程度類似するが、ΣΔ変調器の線形モデルが追加されたフェーズロックドループ９００を有するシステムを示す（ΣΔ変調器は一般的にループの分周比を変えるように働くが、図９Ａは、ΣΔ変調器の線形バージョンを示しており、ここで（定数）Ｎは名目分周比を表す。分周比の小さな変化は挿入された位相変調θ_MODによって表される）。

明確さと図示の容易さのために、ΣΔ変調器の線形化バージョンがここで表示かつ記載されているが、実際のΣΔ変調器は（解析に用いられる線形モデルとは反対に）、いくつかのレベルのみを用いて、高解像度信号を一般的に生成する。特に、ΣΔ変調器は一般的に、フィルタされたときに出力が所望の値を持つようなレベルの間で出力をディザリングすることによって、上述のものを達成する。ここで検討される背景では、ΣΔ変調器は一般的にデジタル回路で実現される。そして、分周比Ｎがいくつかの個別の値の間でディザリングされ、これにより、フェーズロックドループの低域フィルタリング動作によってフィルタされるときに、要求された値が生成される。したがって、線形化ΣΔ変調器が部分的又は全体的にここで表示、記載、及び／又は参照されるとき、そのような部分的又は全体的な線形化ΣΔ変調器は、ΣΔ変調器の部分的又は全体的な線形化解析バージョンだけでなく、実質的にすべてのΣΔ変調器の部分的又は全体的な構成部品の物理的構成を表すと意味づけられる。

フェーズロックドループ９００は２つの入力を持つ。上方入力R_CHと下方入力R_MDである。上方受信R_CHは定数であり、チャネルの周波数を設定する（すなわち、変調スペクトルが中央に置かれる周波数）。下方入力R_MDは時間とともに変化し、ＶＣＯ９０２の周波数変調を生じる。この周波数変調は、位相変調θ_MODに変換され、フェーズロックドループ９００に挿入される。

上方入力R_CHと低方入力R_MDのスケーリングされたバージョンが、２点変調を可能にするために、従ＶＣＯ１０２の加算接合２０２で挿入される。ここで、このようなスケーリングは、可変利得増幅器９０８の

と、可変利得増幅器９０４の

によってそれぞれ制御される。図９Ａのフェーズロックドループ９００とフェーズロックドループ３５０との比較は、そのようなフェーズロックドループが実質的に異なっていると考えられることを示している。したがって、ここで先に説明された処理及びデバイスがどのようにフェーズロックドループ９００に適用できるかは、容易に明らかではない。

上述の課題を克服するために、発明者は、先に説明された処理及びデバイスがフェーズロックドループ９００に適用できるように、ΣΔ小数−Ｎフェーズロックドループ９００が変換されうることを発見した。この変換は以下のように理解できる。

引き続き図９Ａを参照すると、以下が得られる。

上述の点について、（上記図５Ａ及び図５Ｂに関して説明された数的処理に類似する）数的処理を用いて、図９Ａのシステムは、図９Ｂで示されるシステムとほぼ数学的に等しいシステムに変換されうる。

図９Ｂは、フェーズロックドループ９５０システムを示す。これは、フェーズロックドループ９００とほぼ数学的に等しいが、図９Ｂに現れているフェーズロックドループ９５０が、以下の式で等しいものとなりうる基準入力（reference input）を持つフェーズロックドループ９５０が示されている点を除き、図５Ａのフェーズロックドループ５５０と、位相幾何学的（topology）にほぼ類似するように処理されている（主発振器３００がそのラプラス変換バージョンKm/sで表されていることに留意せよ）。

フェーズロックドループ９５０をフェーズロックドループ５５０と比較することで分かるように、フェーズロックドループ９５０の入力とフェーズロックドループ５５０の位相の差とは別に、フェーズロックドループ９５０及びフェーズロックドループ５５０は位相幾何学的にほぼ同一である。

上述の数的変換から生じる、図９Ｂのフェーズロックドループ９５０がフェーズロックドループ５５０と実質的に類似しているという事実の助け（aid）により、発明者は、ΣΔ小数−Ｎフェーズロックドループを作成した。これは、上述の処理及びデバイスを具体化（incorporate）する。これらのΣΔ小数−Ｎフェーズロックドループがここで説明される。

図１０Ａは、図９ＢのΣΔ小数−Ｎフェーズロックドループ９５０を有するが、図６Ｂに関して説明されているような上述の生誤り適応されたシステム規則を実現する追加のフォワード利得適応モジュール６００を備えたシステムを示す。上記で認識されるように、この規則は以下のとおりである。

認識されるように、図１０Ａに関する以下の点を除いて、図１０Ａは実質的に図６Ａに類似している。

上述の違いは別にして、図１０Ａのフェーズロックドループ９５０は、図６Ａのフェーズロックドループ５５０と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。

図１０Ｂは、フォワード利得適応モジュール６００にさらなる追加の構成部品を有する図１０Ａのシステムを示す。比較すれば分かるように、図１０Ｂに関する以下の点を除いて、図１０Ｂは実質的に図６Ｂと類似している。

上述の違いは別にして、図１０Ｂのフェーズロックドループ９５０は、図６Ｂのフェーズロックドループ５５０と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。

図１１Ａは、図９ＢのΣΔ小数−Ｎフェーズロックドループ９５０を有するシステムを示すが、さらに、図７Ａに関連して説明されているような上述のフィルタされた誤り適応されたシステム規則の実現を助ける追加のモジュール６００及び７００も備えている。これらの２つの規則は以下のとおりである。

図１１Ａに関する以下の点を除いて、図１１Ａは実質的に図７Ａに類似している。

上述の違いは別にして、図１１Ａのフェーズロックドループ９５０は、図７Ａのフェーズロックドループ５５０と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。

図１１Ｂは、システムを図示する。比較すれば分かるように、図１１Ｂに関する以下の点を除いて、図１１Ｂは実質的に図７Ｂと類似している。

上述の違いは別にして、図１１Ｂのフェーズロックドループ９５０は、図７Ｂのフェーズロックドループ５５０とほぼ同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここで明確には説明されない。

図８Ａ及び８Ｂに関連してすでに説明されたように、ここに示されるループ及び／又はシステムのさまざまな実際の構成は、多くの異なる方法で、デジタル及びアナログ領域の間で分割される。

先に説明された実施形態は、異なる別の構成部品に含まれたり、又はこれと接続される異なる構成部品を示す。このような示されたアーキテクチャは例示にすぎず、実際には同じ機能を達成する多くの他のアーキテクチャが実現されてもよいことが理解されるべきである。概念的意味では、同じ機能を達成するための構成部品の任意のアレンジが効果的に「関連づけ」られる。これにより、所望の機能が達成される。したがって、特定の機能を達成するためにここで組み合わされた任意の２つの構成部品が互いに「関連づけられ」て理解できる。これにより、アーキテクチャ又は中間構成部品のいかんを問わず、所望の機能が達成される。同様に、このように関連づけられた任意の２つの構成部品は、所望の機能を達成するために、互いに「動作可能に接続され」又は「動作可能に結合され」ているものとしてみなされうる。

本発明の特定の実施形態が表示かつ記載されたが、ここでの教示に基づいて、本発明及びそのより広いアスペクトから逸脱することなく、変更及び修正がなされてもよく、したがって、特許請求の範囲は本発明の範囲を含むべきであり、すべてのそのような変更及び修正が本発明の真の精神及び範囲内にあることが当業者に明らかであろう。さらに、本発明が特許請求の範囲のみによって定義されることが理解されるべきである。一般的に、ここで用いられる用語、特に特許請求の範囲（例えば、特許請求の範囲の本文）で用いられる用語は、一般的に「開かれた」用語として意図されている（例えば、用語「含む」は「含むがこれに限定されない」と解釈されるべきであり、用語「有する」は、「少なくとも有する」と解釈されるべきであり、用語「含む」は、「含むがこれに限定されない」と解釈されるべきである、など）ことが当業者によって理解されるべきである。さらに、請求項の記載にある特定数を導入する意図がある場合には、そのような意図が請求項中で明確に記載され、そのような記載がない場合には、そのような意図は提示されていないことが当業者によって理解されるべきである。例えば、理解の補助として、以下の特許請求の範囲は、導入される表現「少なくとも１つ」や「１つ以上」の使用を、導入される請求項の記載に含んでもよい。しかしながら、そのような表現の使用は、同じ請求項が導入される表現「１つ以上」又は「少なくとも１つ」、及び「a」や「an」のような不定冠詞を含んでいたとしても（例えば、「a」及び／又は「an」は一般的に「少なくとも１つ」又は「１つ以上」を意味すると解釈される）、不定冠詞「a」又は「an」による請求項の記載の導入が、そのような導入される請求項の記載を含む任意の特定の請求項を、１つのそのような記載のみを含む発明に限定しているということを暗示していると解釈されるべきではなく、請求項の記載を導入するために使用される定冠詞の使用に対しても同じことがいえる。さらに、請求項の記載にある特定数の導入が明確に記載されて「いる」場合であっても、当業者は、そのような記載が、「少なくとも」記載された数を意味すると一般的に解釈されるべきであることを認識するだろう（例えば、他の修飾語のない、「２つの記載」という裸の記載は、一般的に少なくとも２つの記載、又は２つ以上の記載を意味す
る）。

Claims (43)

1. 位相検出器の第１の入力に動作可能に接続された出力を有する主発振器と、
   位相検出器の第２の入力に動作可能に接続された出力を有する従発振器と、
   位相検出器の生誤り端末に動作可能に接続された第１の入力を有するフォワード利得適応モジュールとを具備する通信システム。
2. 位相検出器の生誤り端末に動作可能に接続された第１の入力を有する前記フォワード利得適応モジュールは、
   位相検出器の生誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器と、
   前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された、フォワード利得適応モジュールの積分器とを具備する請求項１記載の通信システム。
3. 位相検出器の生誤り端末と接続されたフォワード利得適応モジュールの可変利得増幅器は、
   位相検出器の生誤り端末に動作可能に接続された第１の入力と、前記主発振器に動作可能に接続された第２の入力とを有する先行乗算器を具備し、
   前記フォワード利得適応モジュールの可変利得増幅器は、前記先行乗算器の出力と動作可能に接続された入力を有する前記請求項２記載の通信システム。
4. 前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記フォワード利得適応モジュールの積分器は、
   前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第１の入力と、前記主発振器の入力に動作可能に接続された第２の入力と、前記従発振器の入力に動作可能に接続された出力とを有する後続乗算器を具備し、
   前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する請求項２記載の通信システム。
5. 前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記フォワード利得適応モジュールの積分器は、
   前記フォワード利得適応モジュールの積分器と動作可能に接続された入力と、前記フォワード利得適応モジュールの積分器の入力と動作可能に接続された出力とを有するリークファクタ可変利得増幅器を具備する請求項４記載の通信システム。
6. 前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第１の入力と、前記主発振器の入力に動作可能に接続された第２の入力と、前記従発振器の入力に動作可能に接続された出力とを有する前記後続乗算器は、
   先行乗算器の出力と動作可能に接続された入力と、前記後続乗算器の第２の入力と動作可能に接続された出力とを有する比例分布可変利得増幅器を具備する請求項４記載の通信システム。
7. 前記通信システムは、ハンドヘルド電話機又は通信基地局を具備する請求項１記載の通信システム。
8. 位相検出器の第２の入力に動作可能に接続された出力を有する前記従発振器は、従発振器の出力と位相検出器の第２の入力との間に動作可能に接続されたΣΔ−変調器をさらに具備する請求項１記載の通信システム。
9. 前記ΣΔ−変調器は、電圧制御発振器と加算接合の少なくとも１つを具備する請求項７記載の通信システム。
10. フェーズロックドループの生誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、
    フィードフォワード利得に応じて、フェーズロックドループの従発振器を調節することを含む通信システムの制御方法。
11. 前記フェーズロックドループの生誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節することは、
    生誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することを含む請求項１０記載の方法。
12. 生誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することは、
    フェーズロックドループの主発振器の入力と生誤り信号との積を作成し、
    この積を積分し、
    前記積の積分に応じて、フィードフォワード利得を調節することを含む前記請求項１１記載の方法。
13. 前記積を積分することは、
    適応モジュールの利得で積を乗算して、適応モジュールでスケーリングされた積を生成することを含む請求項１２記載の方法。
14. 前記積を積分することは、
    適応モジュールの利得で積を乗算して、適応モジュールでスケーリングされた積を生成し、
    適応モジュールでスケーリングされた積に、リークファクタでスケーリングされたフィードバック積分結果を加算し、
    リークファクタでスケーリングされたフィードバック積分結果で、適応モジュールのスケーリングされた積を加算した結果を積分することを含む請求項１２記載の方法。
15. 前記積の積分に応じて、フィードフォワード利得を調節することは、
    前記積の積分結果に、積の比例分布スケーリングバージョンを加算することを含む請求項１２記載の方法。
16. 前記フィードフォワード利得に応じて、フェーズロックドループの従発振器を調節することは、
    フェーズロックドループの入力とのフィードフォワード利得の積に応じて、フェーズロックドループの従発振器の入力を調節することを含む請求項１０記載の方法。
17. 位相検出器の第１の入力に動作可能に接続された出力を有する主発振器と、
    位相検出器の第２の入力に動作可能に接続された出力を有する従発振器と、
    位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力を有するフォワード利得適応モジュールとを具備する通信システム。
18. 位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力を有する前記フォワード利得適応モジュールは、
    位相検出器のフィルタされた誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器と、
    前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された、フォワード利得適応モジュールの積分器とを具備する請求項１７記載の通信システム。
19. 位相検出器のフィルタされた誤り端末と接続されたフォワード利得適応モジュールの可変利得増幅器は、
    位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力と、前記主発振器に動作可能に接続された第２の入力とを有する先行乗算器を具備し、
    前記フォワード利得適応モジュールの可変利得増幅器は、前記先行乗算器の出力と動作可能に接続された入力を有する前記請求項１８記載の通信システム。
20. 前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記フォワード利得適応モジュールの積分器は、
    前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第１の入力と、前記主発振器の入力に動作可能に接続された第２の入力と、前記従発振器の入力に動作可能に接続された出力とを有する後続乗算器を具備し、
    前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する請求項１８記載の通信システム。
21. 前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記フォワード利得適応モジュールの積分器は、
    前記フォワード利得適応モジュールの積分器と動作可能に接続された入力と、前記フォワード利得適応モジュールの積分器の入力と動作可能に接続された出力とを有するリークファクタ可変利得増幅器を具備する請求項２０記載の通信システム。
22. 前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第１の入力と、前記主発振器の入力に動作可能に接続された第２の入力と、前記従発振器の入力に動作可能に接続された出力とを有する前記後続乗算器は、
    先行乗算器の出力と動作可能に接続された入力と、前記後続乗算器の第２の入力と動作可能に接続された出力とを有する比例分布可変利得増幅器を具備する請求項２０記載の通信システム。
23. 位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力と、前記従発振器に動作可能に接続された第１の出力とを有する妨害消去モジュールをさらに具備する請求項１７記載の通信システム。
24. 位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力と、前記従発振器に動作可能に接続された第１の出力とを有する前記妨害消去モジュールは、
    妨害消去モジュールの第１の出力に動作可能に接続された第１の入力と、フィルタされた誤り端末と動作可能に接続された第２の入力とを有する第１の加算接合を具備し、
    前記従発振器は前記第１の加算接合の出力に動作可能に接続されている請求項２３記載の通信システム。
25. 前記第１の加算接合の出力に動作可能に接続されている前記従発振器は、
    前記第１の加算接合の出力に動作可能に接続された第１の入力と、前記フォワード利得適応モジュールの出力と動作可能に接続された第２の入力と、前記従発振器と動作可能に接続された出力とを有する第２の加算接合を具備する請求項２４記載の通信システム。
26. 位相検出器のフィルタされた誤り端末に動作可能に接続された第１の入力と、前記従発振器に動作可能に接続された第１の出力とを有する前記妨害消去モジュールは、
    位相検出器のフィルタされた誤り端末と動作可能に接続された妨害消去モジュールの可変利得増幅器と、
    前記妨害消去モジュールの可変利得増幅器、及び前記従発振器に動作可能に接続された妨害消去モジュールとを具備する請求項２３記載の通信システム。
27. 前記妨害消去モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記妨害消去モジュールの積分器は、
    前記妨害消去モジュールの可変利得増幅器の出力と動作可能に接続入力を有する前記妨害消去モジュールの積分器を具備する請求項２６記載の通信システム。
28. 前記妨害消去モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記妨害消去モジュールの積分器は、
    前記妨害消去モジュールの積分器の出力に動作可能に接続された入力と、前記妨害消去モジュールの積分器の入力に動作可能に接続された出力とを有する妨害消去モジュールのリークファクタ可変利得増幅器を具備する請求項２７記載の通信システム。
29. 前記妨害消去モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記妨害消去モジュールの積分器は、
    位相検出器のフィルタされた誤り端末と動作可能に接続された入力と、前記従発振器に動作可能に接続された出力とを有する妨害消去モジュールの比例分布可変利得増幅器を具備する請求項２６記載の通信システム。
30. 前記通信システムは、ハンドヘルド電話機又は通信基地局を具備する請求項１７記載の通信システム。
31. 位相検出器の第２の入力に動作可能に接続された出力を有する前記従発振器は、従発振器の出力と位相検出器の第２の入力との間に動作可能に接続されたΣΔ−変調器をさらに具備する請求項１７記載の通信システム。
32. 前記ΣΔ−変調器は、電圧制御発振器と加算接合の少なくとも１つを具備する請求項３１記載の通信システム。
33. フェーズロックドループのフィルタされた誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、
    妨害消去されたフィルタされた誤り信号を作成し、
    フィードフォワード利得と妨害消去されたフィルタされた誤り信号とに応じて、フェーズロックドループの従発振器を調節することを含む通信システムの制御方法。
34. 前記フェーズロックドループのフィルタされた誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節することは、
    フィルタされた誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することを含む請求項３３記載の方法。
35. フィルタされた誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することは、
    フェーズロックドループの主発振器の入力とフィルタされた誤り信号との積を作成し、
    この積を積分し、
    前記積の積分に応じて、フィードフォワード利得を調節することを含む前記請求項３４記載の方法。
36. 前記積を積分することは、
    フォワード利得適応モジュールの利得で積を乗算して、フォワード利得適応モジュールでスケーリングされた積を生成することを含む請求項３５記載の方法。
37. 前記積を積分することは、
    フォワード利得適応モジュールの利得で積を乗算して、フォワード利得適応モジュールでスケーリングされた積を生成し、
    フォワード利得適応モジュールでスケーリングされた積に、リークファクタでスケーリングされたフィードバック積分結果を加算し、
    リークファクタでスケーリングされたフィードバック積分結果で、フォワード利得適応モジュールのスケーリングされた積を加算した結果を積分することを含む請求項３５記載の方法。
38. 前記積の積分に応じて、フィードフォワード利得を調節することは、
    前記積の積分結果に、積の比例分布スケーリングバージョンを加算することを含む請求項３５記載の方法。
39. 前記妨害消去されたフィルタされた誤り信号を作成することは、
    フィルタされた誤り信号を積分し、
    フィルタされた誤り信号に前記積分の結果を加算することを含む請求項３３記載の方法。
40. 前記利誤り信号を積分することは、
    妨害消去モジュールの利得で積を乗算して、妨害消去モジュールでスケーリングされたフィルタされた誤り信号を生成することを含む請求項３９記載の方法。
41. 前記フィルタされた誤り信号を積分することは、
    妨害消去モジュールの利得で積を乗算して、妨害消去モジュールでスケーリングされたフィルタされた誤り信号を生成し、
    妨害消去モジュールでスケーリングされたフィルタされた誤り信号に、妨害消去モジュールのリークファクタでスケーリングされたフィードバック積分結果を加算し、
    妨害消去モジュールのリークファクタでスケーリングされたフィードバック積分結果で、妨害消去モジュールのスケーリングされたフィルタされた誤り信号を加算した結果を積分することを含む請求項３９記載の方法。
42. 前記妨害消去フィルタされた誤り信号を作成することは、
    フィルタされた誤り信号を積分し、
    フィルタされた誤り信号の前記積分の結果に、フィルタされた誤り信号の比例分布スケーリングバージョンを加算し、
    フィルタされた誤り信号をフィルタされた誤り信号の比例分布スケーリングバージョンで積分した結果の前記加算の結果を、フィルタされた誤り信号に加算することを含む請求項３３記載の方法。
43. 前記フィードフォワード利得と妨害消去フィルタされた誤り信号に応じて、フェーズロックドループの従発振器を調節することは、
    フィードフォワード利得とフェーズロックドループの入力との間の積に、妨害消去されたフィードフォワード誤り信号を加算すること応じて、フェーズロックドループの従発振器の入力を調節することを含む請求項３３記載の方法。

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