JP2021082832A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性が高く、安定した電気特性を示す半導体装置を提供する。また、信頼性の高い半導体装置を作製する。【解決手段】半導体装置は、第１の酸化物半導体層１４４ａと、第２の酸化物半導体層１４４ｂと、第３の酸化物半導体層１４４ｃとが積層された酸化物半導体積層１４４と、酸化物半導体積層に接するソース電極層１４２ａ及びドレイン電極層１４２ｂと、ゲート絶縁層１４７を介して酸化物半導体層と重畳するゲート電極層１４８と、酸化物半導体積層を挟む第１の酸化物絶縁層１４０及び第２の酸化物絶縁層１４７ａとを有する。第１の酸化物半導体層乃至第３の酸化物半導体層は、インジウム、ガリウム及び亜鉛を含み、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層よりもインジウムの含有率が多い。第１の酸化物半導体層及び第３の酸化物半導体層は非晶質半導体膜であり、第２の酸化物半導体層は、結晶性半導体膜である。【選択図】図１

Description

本発明は半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画
像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適
用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料と
して酸化物半導体が注目されている。
例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含む酸化物半導体を用
いたトランジスタが特許文献１に開示されている。
また、酸化物半導体膜はスパッタリング法などの薄膜形成技術によって成膜することが可
能であり、シリコン半導体等と比べて、比較的低温での形成が可能であるため、他のトラ
ンジスタ上に重畳して形成することが可能である。例えば、特許文献２には、シリコンを
用いたトランジスタ上に酸化物半導体層をチャネル形成領域とするトランジスタを重畳し
て設けることによって、セル面積が縮小された半導体装置が開示されている。
特開２００６−１６５５２８号公報 特開２０１２−１５５００号公報
酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から酸素が
脱離することによって生じる酸素欠損（酸素欠陥）によってキャリアが発生する。また、
酸化物半導体層に水素等の不純物が入り込むことによって、キャリアが発生する。
酸化物半導体層にキャリアが生じることによって、トランジスタのオフ電流の増大、閾値
電圧のばらつきの増大が起こり、トランジスタの電気特性が変動するため、半導体装置の
信頼性が低下する。
このような問題に鑑み、本発明の一態様は、信頼性が高く、安定した電気特性を示す半導
体装置を提供することを目的の一とする。また、信頼性の高い半導体装置を作製すること
を目的の一とする。
本発明の一態様の半導体装置は、第１の酸化物半導体層、第２の酸化物半導体層、及び第
３の酸化物半導体層が積層された酸化物半導体積層と、酸化物半導体積層を挟む第１の酸
化物絶縁層及び第２の酸化物絶縁層とを有し、第１の酸化物半導体層乃至第３の酸化物半
導体層は少なくともインジウムを含み、第２の酸化物半導体層は第１の酸化物半導体層及
び第３の酸化物半導体層よりもインジウムの含有率が多く、第１の酸化物半導体層及び第
３の酸化物半導体層は非晶質であり、第２の酸化物半導体層は結晶構造を有する。
第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層よりもインジ
ウムの割合が大きいため、キャリアの移動度が高く、第２の酸化物半導体層がキャリアパ
スとなる。したがって、酸化物半導体積層の下方または上方に配置される酸化物絶縁層か
ら離間された領域においてキャリアが流れるため、酸化物絶縁層から混入する不純物等の
影響を低減することができる。
酸化物半導体積層は、第２の酸化物半導体層の伝導帯（コンダクションバンドとも呼ぶ）
下端が最も低いエネルギー準位である井戸型構造（ウェル構造とも呼ぶ）を構成するよう
に適宜材料を選択する。具体的には、第１の酸化物半導体層の伝導帯下端及び第３の酸化
物半導体層の伝導帯下端に比べて第２の酸化物半導体層の伝導帯下端が真空準位から最も
深くなるような材料を適宜選択すればよい。
また、第１４族元素の一つであるシリコンや炭素が不純物として酸化物半導体層に含まれ
てしまうとドナーを作りｎ型化することがあるため、酸化物半導体層に含まれるシリコン
の濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とする。また、炭素の濃度は、３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましく
は３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。特に第２の酸化物半導体層に第１４族元
素が多く混入しないように、第１の酸化物半導体層及び第３の酸化物半導体層で、キャリ
アパスとなる第２の酸化物半導体層を挟む、または囲む構成とすることが好ましい。即ち
、第１の酸化物半導体層及び第３の酸化物半導体層は、シリコンなどの第１４族元素が第
２の酸化物半導体層に混入することを防ぐバリア層とも呼べる。
また、水素や水分が不純物として酸化物半導体積層に含まれてしまうとドナーを作りｎ型
化することがあるため、酸化物半導体積層に水素や水分が外部から混入することを防止す
る保護膜（窒化シリコン膜など）を、酸化物半導体層の上方または下方に設けることは、
井戸型構造を実現する上で有用である。
酸化物半導体層を上記積層構成とすることにより、チャネルが形成される領域は、一定電
流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によ
り測定された局在準位による吸収係数を３×１０−３／ｃｍ以下（状態密度に換算すると
３×１０１３／ｃｍ３以下）とすることができる。
したがって、本発明の一態様の半導体装置は、半導体基板上に形成された第１酸化物絶縁
層と、第１の酸化物絶縁層上の第１の酸化物半導体層、第２の酸化物半導体層、及び第３
の酸化物半導体層が積層された酸化物半導体積層と、酸化物半導体積層上の第２の酸化物
絶縁層と、第２の酸化物絶縁層を介して酸化物半導体積層と重畳する第１のゲート電極層
とを有し、第１の酸化物半導体層、第２の酸化物半導体層及び第３の酸化物半導体層は少
なくともインジウムを含み、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の
酸化物半導体層よりもインジウムの含有率が多く、第２の酸化物半導体層は結晶構造を有
し、第１の酸化物半導体層及び第３の酸化物半導体層は非晶質である半導体装置である。
上記構造に加えて、第１の酸化物絶縁層の下方に第１の窒化物絶縁層と、第２の酸化物絶
縁層の上方に第２の窒化物絶縁層を有していてもよい。第１及び第２の窒化物絶縁層は酸
化物半導体積層に水素や水分等が混入することを防止する。
第１の酸化物絶縁層及び第２の酸化物絶縁層は化学量論的組成よりも過剰な酸素を含むと
よい。化学量論的組成よりも過剰に酸素を含むことで、酸化物半導体積層に酸素を供給し
、酸素欠損を補填することができる。
第１の酸化物半導体層及び第３の酸化物半導体層は、少なくともインジウムの濃度が１×
１０１９ａｔｏｍｓ／ｃｍ３以上であるとよい。また、酸化物半導体積層は、局在準位に
よる吸収係数が３×１０−３／ｃｍ以下であるとよい。
例えば、第１の酸化物半導体層、第２の酸化物半導体層及び第３の酸化物半導体層は、イ
ンジウム、亜鉛及びガリウムを含む酸化物とする。第１の酸化物半導体層、第２の酸化物
半導体層及び第３の酸化物半導体層が同一の元素からなると、各酸化物半導体層間におけ
る界面散乱を低減することができる。
半導体装置は第１の酸化物絶縁層を介して、酸化物半導体積層と重畳する第２のゲート電
極層を有していてもよい。
第２の酸化物半導体層は、表面と略垂直な方向にｃ軸が配向した結晶を有しているとよい
。
また、第１の酸化物半導体層及び第３の酸化物半導体層に含まれるシリコンの濃度は３×
１０１８ａｔｏｍｓ／ｃｍ３以下であり、第１の酸化物半導体層及び第３の酸化物半導体
層に含まれる炭素の濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下であるとよい。
また、本発明の別の一態様は、半導体基板上に第１の酸化物絶縁層を形成し、第１の酸化
物絶縁層上に非晶質の第１の酸化物半導体層及び結晶構造を有する第２の酸化物半導体層
を形成し、酸素及び窒素雰囲気下で第１の加熱処理を行い、第２の酸化物半導体層上に非
晶質である第３の酸化物半導体層を形成し、第３の酸化物半導体層上に第２の酸化物絶縁
層を形成し、酸素及び窒素雰囲気下で第２の加熱処理を行う半導体装置の作製方法である
。また、半導体基板にはトランジスタが設けられていてもよい。
本発明の一態様によって、信頼性が高く、安定した電気特性を示す酸化物半導体を用いた
半導体装置を提供することができる。信頼性の高い半導体装置を作製できる。
本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。 本発明の一態様の半導体装置が有する酸化物半導体積層のバンド図。 半導体装置の製造装置の一例を示す上面図。 酸化物半導体積層の真空準位から伝導帯下端までのエネルギー及びバンド図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁
層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図面を用いて詳細に説明する
。図１に本発明の一態様の半導体装置を示す。
半導体装置は、基板１００上に第１の半導体材料を用いたトランジスタ１６０と、トラン
ジスタ１６０上に形成された第２の半導体材料を用いたトランジスタ１６２と、を有する
。
ここで、トランジスタ１６０とトランジスタ１６２に用いる半導体材料は異なる禁制帯幅
を持つ材料とすることが好ましい。例えば第１の半導体材料にシリコン系半導体（単結晶
シリコン、多結晶シリコン等）を用い、第２の半導体材料に酸化物半導体を用いることが
できる。シリコン系半導体を用いたトランジスタは高速動作が容易である。一方で、酸化
物半導体を用いたトランジスタは、その特性によりオフ電流が小さい。
図１に示すトランジスタ１６０は、基板１００上のゲート絶縁層１０８と、ゲート絶縁層
１０８上のゲート電極層１１０と、を有する。なお、基板１００にはチャネル形成領域、
ソース領域、ドレイン領域が形成されている。また、トランジスタ１６０を囲うように、
素子分離絶縁層１０２が設けられ、素子分離絶縁層１０２上にはトランジスタ１６０と電
気的に接続する配線層１１２が設けられる。
なお、トランジスタ１６０が有するゲート電極層１１０の側面に接して側壁絶縁層を設け
てもよい。図１に示すように、側壁絶縁層を有さない構成とすると高集積化を図ることが
できる。
トランジスタ１６０、素子分離絶縁層１０２、配線層１１２上には絶縁層１０４が形成さ
れている。絶縁層１０４には、配線層１１２に達する開口が形成され、該開口に配線層１
１４が形成される。配線層１１４は、絶縁層１０４に開口を形成した後、該開口に導電膜
を成膜し、絶縁層１０４及び導電膜を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法などによって平坦化することで形成すること
ができる。
絶縁層１０４上には配線層１１５が形成されている。配線層１１５は配線層１１５ａ、配
線層１１５ｂ、及び配線層１１５ｃの積層構造としたが、この構造に限らず、必要とされ
る特性に応じて、配線層を設ければよい。配線層１１５上には絶縁層１２０が設けられて
いる。絶縁層１２０は、上面が平坦となっており、トランジスタ１６０、配線層１１５に
起因する凹凸が低減されている。
絶縁層１２０上には絶縁層１３５が設けられている。絶縁層１３５はトランジスタ１６２
から水素等が放出され、トランジスタ１６０の特性が低下することを抑制すると共に、ト
ランジスタ１６２にトランジスタ１６０起因の不純物が入り込まないようにするために、
ブロッキング性を有する膜を用いる。ここで、トランジスタ１６２に入り込む不純物とし
ては、水素、水分、窒素等がある。したがって、絶縁層１３５としては、これらの不純物
を透過させない膜を用いることが好ましい。
絶縁層１３５及び絶縁層１２０に形成された開口において、配線層１１６が形成され、配
線層１１５と接している。絶縁層１３５上には、配線層１１６と接する配線層１１７が形
成されている。配線層１１７上には絶縁層１４０が形成されている。
絶縁層１４０は、化学量論的組成に対して過剰に酸素を含む膜であるとよい。絶縁層１４
０が化学量論的組成に対して過剰に酸素を含んでいることで、絶縁層１４０と接する酸化
物半導体積層１４４へ酸素を供給し、酸化物半導体積層１４４の酸素欠損を低減すること
ができる。
絶縁層１４０の上面は化学的機械研磨法などによって平坦化処理されており、トランジス
タ１６０及び配線層１１５、配線層１１７等に起因する凹凸が低減されている。絶縁層１
４０の上面の平坦性を向上させておくことによって、酸化物半導体積層１４４の膜厚分布
を均一にすることができ、トランジスタ１６２の特性を向上させることができる。
絶縁層１４０上には、トランジスタ１６２が形成されている。トランジスタ１６２は、酸
化物半導体積層１４４と、酸化物半導体積層１４４に接するソース電極層１４２ａ及びド
レイン電極層１４２ｂと、酸化物半導体積層１４４、ソース電極層１４２ａ及びドレイン
電極層１４２ｂ上のゲート絶縁層１４７と、ゲート絶縁層１４７上のゲート電極層１４８
と、ゲート電極層１４８上の絶縁層１５０と、絶縁層１５５と、を有する。
酸化物半導体積層１４４は、第１の酸化物半導体層１４４ａ、第２の酸化物半導体層１４
４ｂ及び第３の酸化物半導体層１４４ｃが積層されている。第２の酸化物半導体層１４４
ｂは第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃよりも、キャリア
密度が高い酸化物半導体を用いる。そのため、キャリア密度の高い第２の酸化物半導体層
１４４ｂにチャネルが形成され、チャネルが形成される領域を、酸化物半導体積層１４４
と絶縁層との界面から遠ざけることができる。
また、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃは非晶質構造と
し、第２の酸化物半導体層１４４ｂは結晶構造を有する。第２の酸化物半導体層１４４ｂ
に結晶構造を有する半導体膜を適用することで、チャネル形成領域における酸素欠損の影
響を低減することができる。
なお、第１の酸化物半導体層１４４ａと第３の酸化物半導体層１４４ｃは同様の結晶性を
有しており、界面が明確でない場合があるため、図面では、第１の酸化物半導体層１４４
ａと第３の酸化物半導体層１４４ｃの界面を点線で示す。
次に、本発明の一態様の半導体装置の作製方法について説明する。まず、基板１００上に
ゲート絶縁層１０８となる絶縁膜を形成する。
基板１００としてはシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、
半導体基板上に半導体素子が設けられたものなどを用いることができる。
また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミ
ック基板、石英基板、サファイア基板などにプラズマＣＶＤ法等の気相成長法またはスパ
ッタリング法等を用いて半導体層を形成したものを用いてもよい。半導体層としては、非
晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶
シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層部を剥離した単結晶シ
リコンなどを用いることができる。これらの半導体層をフォトリソグラフィ工程を用いて
、島状に加工すればよい。
素子分離絶縁層を形成するためのマスクとなる保護層を形成し、保護層をマスクとしてエ
ッチングを行い、保護層に覆われていない領域の基板１００の一部を除去する。これによ
り基板１００の上方に、分離された複数の半導体領域を形成する。分離された半導体領域
を覆うように絶縁層を形成した後、当該半導体領域に重畳する絶縁層を選択的に除去する
ことで、素子分離絶縁層１０２を形成する。
次に、ゲート絶縁層１０８及びゲート電極層１１０の積層を形成する。ゲート絶縁層１０
８はスパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザ堆積法
（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉ
ｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて作製することができる。なお
、ゲート絶縁層１０８をスパッタリング法を用いて形成すると、水素等の不純物元素を低
減することができる。
ゲート絶縁層１０８としては、無機絶縁膜を用いればよい。例えば、酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、
酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化
アルミニウム膜等を用いるとよい。また、これらの化合物を単層構造または２層以上の積
層構造で形成して用いることができる。
ゲート電極層１１０（及びゲート電極層１１０と同一の導電膜で形成される配線層１１２
等）としては、プラズマＣＶＤ法またはスパッタリング法等により、モリブデン、チタン
、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金
属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲー
ト電極層１１０としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表され
る半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウ
ムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムス
ズ酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウムスズ酸化物などの
導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造
とすることもできる。
ここで、ゲート電極層１１０をマスクとして、基板１００にｎ型の導電性を付与する不純
物元素や、ｐ型の導電性を付与する不純物元素を導入することで、ソース領域及びドレイ
ン領域を形成する。不純物元素の導入方法としては、イオン注入法、イオンドーピング法
、プラズマイマージョンイオンインプランテーション法などを用いることができる。
導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこ
れらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０
１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素してリンを
導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
なお、不純物元素を導入する処理は、複数回行ってもよい。不純物元素を導入する処理を
複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理
毎に変えてもよい。
以上の工程で、トランジスタ１６０を作製することができる。
次に、ゲート電極層１１０、ゲート絶縁層１０８、素子分離絶縁層１０２、配線層１１２
を覆うように絶縁層１０４を形成する。絶縁層１０４はゲート絶縁層１０８と同様の方法
、材料を用いて形成することができる。
さらに、絶縁層１０４に開口を形成し、該開口に配線層１１４を形成する（図２（Ａ）参
照）。配線層１１４は、配線層１１２と同様の材料及び方法を用いて形成することができ
る。
続いて、絶縁層１０４上に配線層１１５を形成する。配線層１１５は、配線層１１２と同
様の方法及び材料を用いて形成することができる。
ここでは、配線層１１５の抵抗を下げ、かつ耐熱性を確保するために、配線層１１５を３
層構造とし、配線層１１５ｂを抵抗率の低いアルミニウム膜とし、その上側及び下側に配
線層１１５ａ及び配線層１１５ｃとして高融点のチタン膜を形成する。
なお、配線層１１５となる導電膜を形成した後、該導電膜をエッチングする工程において
、絶縁層１０４も同時にエッチングされ、膜厚が減少する場合がある。したがって、絶縁
層１０４の配線層１１５と重畳する領域は、他の領域と比較して膜厚が厚い場合がある。
したがって、絶縁層１０４の表面は凹凸を有している場合がある。
続いて、絶縁層１０４及び配線層１１５上に絶縁層１２０を形成する。絶縁層１２０は、
トランジスタ１６０や、絶縁層１０４、配線層１１５に起因する凹凸を低減するために、
ゲート絶縁層１０８と同様の無機材料や、ポリイミド樹脂、アクリル樹脂、ベンゾシクロ
ブテン系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材
料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜
を複数積層させることで、形成してもよい。
続いて、絶縁層１２０上に絶縁層１３５を形成する。
絶縁層１３５は、トランジスタ１６２に対して、トランジスタ１６０起因の不純物が入り
込まないよう、ブロッキング性を有する膜を用いることが好ましい。例えば、絶縁層１３
５として窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化
窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハ
フニウム等を含む膜を用いてもよい。
また、絶縁層１３５に低密度な部分、または膜が形成されていない部分（以下、これらの
部分を総称して「鬆」とも呼ぶ）が存在した場合、鬆を介して不純物が入り込むことがあ
る。
絶縁層１３５に鬆が形成されないように、予め絶縁層１２０の平坦性を向上させておくと
よい。例えば、絶縁層１３５の形成前に絶縁層１２０の表面に対して、化学的機械的研磨
処理、プラズマ処理等の平坦化処理を行ってもよい。
絶縁層１３５の形成後、絶縁層１３５及び絶縁層１２０において、配線層１１５に達する
開口を形成し、該開口に配線層１１６を形成し、絶縁層１３５上に配線層１１６と接する
配線層１１７を形成する。配線層１１６及び配線層１１７は、ゲート電極層１１０と同様
の材料及び方法を用いて形成することができる。
続いて、配線層１１７上に絶縁層１４０を形成する（図２（Ｂ）参照）。絶縁層１４０と
しては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニ
ウム膜、酸化ハフニウム膜、又は酸化ガリウム膜等の酸化物絶縁層又は窒素を含む酸化物
絶縁層を用いるとよい。また、これらの化合物を単層構造または２層以上の積層構造で形
成して用いることができる。絶縁層１４０は、後に形成される酸化物半導体積層１４４に
対して酸素を供給することができるよう、化学量論的組成に対して、酸素を過剰に含む膜
とするとよい。
また、後に形成される酸化物半導体積層１４４の膜厚分布を均一にし、結晶性を向上させ
るため、絶縁層１４０を化学的機械研磨処理等によって、平坦化させておいてもよい。
続いて、絶縁層１４０上に酸化物半導体積層１４４を形成する。
第１の酸化物半導体層１４４ａ乃至第３の酸化物半導体層１４４ｃは、少なくともインジ
ウム（Ｉｎ）を含み、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜すること
のできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにイン
ジウムを含ませることで導電性が高まるため、ＡＣスパッタリング法またはＤＣスパッタ
リング法で成膜することを容易なものとする。少なくとも成膜後に膜中のインジウムの濃
度が１×１０１９ａｔｏｍｓ／ｃｍ３以上となるようなターゲットであるとよい。第１の
酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃを構成する材料は、ＩｎＭ１
ＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用い
る。ただし、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃを構成す
る材料にＧａを含ませる場合、含ませるＧａの割合が多い、具体的にはＩｎＭ１ＸＺｎＹ
ＯＺで表記できる材料でＸ＝１０を超えると成膜ゴミが発生する恐れがあり、ＡＣスパッ
タリング法またはＤＣスパッタリング法で成膜することが困難となり、不適である。
また、第２の酸化物半導体層１４４ｂを構成する材料は、ＩｎＭ２ＸＺｎＹＯＺ（Ｘ≧１
、Ｙ≧Ｘ、Ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
特に、第２の酸化物半導体層１４４ｂがＩｎ−Ｍ２−Ｚｎ酸化物（Ｍ２はＧａ、Ｓｎ等）
の場合、第２の酸化物半導体層１４４ｂを成膜するために用いるターゲットにおいて、金
属元素の原子数比をＩｎ：Ｍ２：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／
３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さら
には１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで
、第２の酸化物半導体層１４４ｂとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる
。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ２：Ｚｎ＝１：１：１、
Ｉｎ：Ｍ２：Ｚｎ＝３：１：２等がある。
また特に、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃがＩｎ−Ｍ
１−Ｚｎ酸化物（Ｍ１はＧａ、Ｈｆ等）の場合、第１の酸化物半導体層１４４ａ及び第３
の酸化物半導体層１４４ｃを成膜するために用いるターゲットにおいて、金属元素の原子
数比をＩｎ：Ｍ１：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって
、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお
、ｚ２／ｙ２を１以上６以下とすることで、第１の酸化物半導体層１４４ａ及び第３の酸
化物半導体層１４４ｃとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲッ
トの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ１：Ｚｎ＝１：３：２、Ｉｎ：Ｍ１
：Ｚｎ＝１：３：４、Ｉｎ：Ｍ１：Ｚｎ＝１：３：６、Ｉｎ：Ｍ１：Ｚｎ＝１：３：８等
がある。
第１の酸化物半導体層１４４ａ乃至第３の酸化物半導体層１４４ｃとしては、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝
２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６
：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：１／２：１／３）、Ｉｎ：Ｇａ
：Ｚｎ＝１：４：３（＝１／８：１／２：３／８）、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４（＝
１／１０：１／２：２／５）、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６（＝１／１３：６／１３：
６／１３）の原子数比の酸化物等を用いればよい。なお、第１の酸化物半導体層１４４ａ
及び第３の酸化物半導体層１４４ｃとしては、ガリウムの代わりにハフニウムを用いても
よい。また、第２の酸化物半導体層１４４ｂとしては、ガリウムの代わりにスズを用いて
もよい。
第１の酸化物半導体層１４４ａの伝導帯下端及び第３の酸化物半導体層１４４ｃの伝導帯
下端に比べて第２の酸化物半導体層１４４ｂの伝導帯下端が真空準位から最も深くなるよ
うな井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体層の材料を適宜
選択する。真空準位からの伝導帯下端の深さ（電子親和力とも表現できる。）は、真空準
位と価電子帯上端とのエネルギー差（いわゆる、イオン化ポテンシャル。）から、伝導帯
下端と価電子帯上端とのエネルギー差（いわゆる、バンドギャップ。）を差し引いた値と
して求めることができる。
なお、電子親和力の導出に用いる酸化物半導体のイオン化ポテンシャルは紫外線光電子分
光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）等で測定することができる。代表的なＵＰＳの測定装置としてはＶｅｒｓ
ａＰｒｏｂｅ（ＰＨＩ社製）を用いる。また、電子親和力とは、真空準位（Ｅ∞）から伝
導帯端（ＥＣ）までのエネルギー差である。また、エネルギーバンドギャップ（Ｅｇ）は
、全自動分光エリプソメーターＵＴ−３００を用いて測定することができる。イオン化ポ
テンシャルの値からエネルギーバンドギャップを差し引くことで伝導帯下端のエネルギー
を算出し、単層または積層のバンド構造を作成することができる。この手法により、本明
細書において開示する積層構造を用いることで埋め込みチャネルが形成されていることを
確認することができる。図１４（Ａ）及び図１４（Ｂ）にその一例を示す。
図１４（Ａ）は、酸素１００％雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の
組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いて膜厚１０ｎｍ
成膜した後、アルゴン１００％雰囲気下でＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の
組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いて膜厚１０ｎｍ
成膜し、さらに酸素１００％雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組
成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを用いて膜厚１０ｎｍ成
膜して積層させたサンプルを用いて調べたイオン化ポテンシャルから、全自動分光エリプ
ソメーターＵＴ−３００を用いて測定したエネルギーバンドギャップを差し引くことで、
真空準位から伝導帯下端までのエネルギーを算出したデータであり、そのデータに基づい
て作成したバンド構造を図１４（Ｂ）に示す。図１４（Ｂ）では、第１の酸化物半導体層
の伝導帯下端及び第３の酸化物半導体層の伝導帯下端に比べて第２の酸化物半導体層の伝
導帯下端が真空準位から最も深くなるような井戸型構造を構成していることがわかる。
また、第１の酸化物半導体層１４４ａ乃至第３の酸化物半導体層１４４ｃとして、Ｉｎ−
Ｇａ−Ｚｎ酸化物を用いた場合、第１の酸化物半導体層１４４ａ乃至第３の酸化物半導体
層１４４ｃの構成元素は同一であるため、第１の酸化物半導体層１４４ａと第２の酸化物
半導体層１４４ｂ、及び第２の酸化物半導体層１４４ｂと第３の酸化物半導体層１４４ｃ
の界面におけるトラップ準位が少なく、トランジスタの経時変化やストレス試験によるし
きい値電圧の変動量を低減することができる。
ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉ
ｎがＧａと同等または少ない組成となる酸化物はＩｎがＧａよりも多い組成となる酸化物
と比較して安定した特性を備える。そのため、第１の酸化物半導体層１４４ａ及び第３の
酸化物半導体層１４４ｃは、シリコン絶縁層と安定した界面を形成することができ、信頼
性の高い半導体装置とすることができる。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成とな
る酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して高い移動度を備え
る。そのため、インジウムを多く含む第２の酸化物半導体層１４４ｂにキャリアが形成さ
れることによって、高い移動度を実現することができる。
第２の酸化物半導体層１４４ｂは、伝導帯（コンダクションバンドとも呼ぶ）下端が井戸
型構造（ウェル構造とも呼ぶ）を構成するように適宜材料を選択する。なお、井戸型構造
の一例を図１２（Ｂ）に示す。図１２（Ｂ）は、図１２（Ａ）に示すトランジスタのＹ１
−Ｙ２間におけるエネルギーバンド図である。なお、図１２（Ａ）に示すトランジスタは
、図４（Ａ）に示すトランジスタ１６３と同様の構成であるため、詳細な説明は省略する
。
また、第１４族元素の一つであるシリコンや炭素が不純物として酸化物半導体層に含まれ
てしまうとドナーを作りｎ型化することがあるため、各酸化物半導体層に含まれるＳｉの
濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ
３以下とする。特に第２の酸化物半導体層１４４ｂに第１４族元素が多く混入しないよう
に、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃで、キャリアパス
となる第２の酸化物半導体層１４４ｂを挟む、または囲む構成とすることが好ましい。即
ち、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃは、シリコンなど
の第１４族元素が第２の酸化物半導体層１４４ｂに混入することを防ぐバリア層とも呼べ
る。
また、酸化物半導体積層１４４に含まれる水素は、金属と結合する酸素と反応して水とな
ると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてし
まう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。
これらのため、酸化物半導体積層１４４の成膜工程において、水素を含む不純物を極めて
減らすことにより、酸化物半導体積層１４４の水素濃度を低減することが可能である。こ
のため、水素をできるだけ除去し、高純度化させた酸化物半導体積層１４４をチャネル形
成領域とすることにより、しきい値電圧のマイナスシフトを低減することができ、またト
ランジスタのソース及びドレインにおけるリーク電流（代表的には、オフ電流等）を数ｙ
Ａ／μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向
上させることができる。
トランジスタの半導体層となる酸化物半導体膜を上記積層構成とすることにより、チャネ
ルが形成される領域は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒ
ｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を３×１０−３／ｃ
ｍ以下（状態密度に換算すると３×１０１３／ｃｍ３以下）とすることができる。
また、上記積層構成では、第１、第２、及び第３の酸化物半導体層を用いて一つの井戸型
構造を形成する構成例を示したが、特に限定されず、第２の酸化物半導体層を多層として
複数の井戸型構造を構成してもよく、その一例を図１２（Ｃ）に示す。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び
酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して
酸素のガス比を高めることが好ましい。
酸化物半導体層の成膜時に用いるターゲットは、形成する酸化物半導体層の組成に合わせ
て適宜選択すればよい。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお
、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更
すればよい。
ここで、ＣＡＡＣ−ＯＳ膜について説明する。ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の
結晶部を有する酸化物半導体膜の一つである。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａ
ｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、Ｃ
ＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため
、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。
ここで、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましい。
なお、ＣＡＡＣ−ＯＳ膜を形成する際は、例えば、多結晶である酸化物半導体ターゲット
を用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、タ
ーゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状
またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板
状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−
ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいビーム径のＸ線を用いるＸ
ＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶
面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプロー
ブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう
。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下
）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポット
が観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよう
に（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ここでは、まず上述の方法を用いて第１の酸化物半導体層１４４ａ及び第２の酸化物半導
体層１４４ｂを積層して成膜した後、加熱処理を行い、マスクを用いて選択的にエッチン
グを行う。
本実施の形態では、基板温度を室温とし、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のタ
ーゲットを用いて、非晶質構造である第１の酸化物半導体層１４４ａを成膜する。非晶質
構造である第１の酸化物半導体層１４４ａの膜厚は、１０ｎｍ以上４０ｎｍ以下、好まし
くは２０ｎｍ以上３０ｎｍ以下とする。非晶質構造である第１の酸化物半導体層１４４ａ
の膜厚を大きくすることで、第２の酸化物半導体層１４４ｂへシリコン等が混入すること
を防止することができる。
また、結晶構造を有する第２の酸化物半導体層１４４ｂの成膜には、基板温度を４００℃
とし、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いる。第２の酸化物半
導体層１４４ｂは、表面と略垂直な方向にｃ軸が配向した結晶を含む膜であり、ＣＡＡＣ
−ＯＳ膜とすることが好ましい。第２の酸化物半導体層１４４ｂの膜厚は、５ｎｍ以上１
０ｎｍ以下とする。第２の酸化物半導体層１４４ｂの成膜温度は、４００℃以上５５０℃
以下、好ましくは４５０℃以上５００℃以下とする。ただし、既に形成している配線層が
耐えられる温度範囲で行うこととする。
非晶質構造を有する第１の酸化物半導体層１４４ａ上に結晶構造を有する第２の酸化物半
導体層１４４ｂを積層するため、ヘテロ構造と呼ぶことができる。
成膜後の加熱処理は、減圧下で窒素、酸素、又は窒素及び酸素雰囲気下で１５０℃以上基
板の歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４
５０℃以下とする。加熱処理によって、酸化物半導体層中の過剰な水素（水や水酸基を含
む）を除去（脱水化または脱水素化）する。そして、熱処理終了後の加熱温度を維持、ま
たはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、又は超乾燥エア（ＣＲＤ
Ｓ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分
量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは
１０ｐｐｂ以下の空気）を導入する。酸素ガスの作用により、脱水化または脱水素化処理
による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分
材料である酸素を供給する。
第２の酸化物半導体層１４４ｂを形成した後、加熱処理を行うことで、第２の酸化物半導
体層１４４ｂにおいて、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１
×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分〜２４時間とする。酸化物半導体層の加熱処理は何度行
ってもよく、そのタイミングは問わない。
なお、酸化物半導体積層１４４の上側、下側、または上下の両側に酸化物絶縁層が設けら
れた状態で加熱することによって、酸化物絶縁層から酸化物半導体積層１４４に酸素を供
給し、酸化物半導体積層１４４の酸素欠陥を低減してもよい。酸化物半導体積層１４４の
酸素欠損を低減することによって、半導体特性を良好にすることができる。
続いて、第２の酸化物半導体層１４４ｂの上面及び側面並びに第１の酸化物半導体層１４
４ａの側面を覆うように第３の酸化物半導体層１４４ｃを形成する（図３（Ａ）参照）。
第３の酸化物半導体層１４４ｃの成膜後にも、酸化物半導体の脱水素化または脱水化のた
めの加熱処理をしてもよい。
また、第３の酸化物半導体層１４４ｃの成膜には、基板温度を室温とし、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：３：２の原子数比のターゲットを用いる。第３の酸化物半導体層１４４ｃは、第
１の酸化物半導体層１４４ａとほぼ成膜条件が同じであり、膜全体が非晶質構造を有する
。第３の酸化物半導体層１４４ｃの膜厚は、１０ｎｍ以上４０ｎｍ以下、好ましくは２０
ｎｍ以上３０ｎｍ以下とする。
第３の酸化物半導体層１４４ｃは非晶質とする。結晶構造を有する第２の酸化物半導体層
１４４ｂ上に非晶質構造を有する第３の酸化物半導体層１４４ｃを積層するため、ヘテロ
構造と呼ぶことができる。
第３の酸化物半導体層１４４ｃは、第１の酸化物半導体層１４４ａと同様の条件を用いて
成膜することができる。なお、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層
１４４ｃは同一の組成及び結晶性を有しているため、その界面が明確でない場合がある。
そのため、図において、第１の酸化物半導体層１４４ａと第３の酸化物半導体層１４４ｃ
の界面を点線で示した。
チャネル形成領域となる第２の酸化物半導体層１４４ｂを非晶質である第１の酸化物半導
体層１４４ａ及び第３の酸化物半導体層１４４ｃによって挟む又は囲むことによって、酸
化物半導体積層１４４の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつ
きが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
また、キャリアパスとなる第２の酸化物半導体層１４４ｂに結晶構造を有するＣＡＡＣ−
ＯＳ膜を用い、第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃを非晶
質構造とすることによって、第２の酸化物半導体層１４４ｂに良好にチャネルを形成する
ことができる。
次に、酸化物半導体積層１４４上にソース電極層１４２ａ、ドレイン電極層１４２ｂとな
る導電膜を形成する。導電膜としては、ゲート電極層１１０と同様の材料及び方法を用い
て形成することができる。
なお、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成する際のエッチングにお
いて、ソース電極層１４２ａ及びドレイン電極層１４２ｂに挟まれた酸化物半導体積層１
４４も同時にエッチングされ、膜厚が減少する場合がある。そのため、酸化物半導体積層
１４４のソース電極層１４２ａ及びドレイン電極層１４２ｂと重畳しない領域は、重畳す
る領域と比較して膜厚が薄い場合がある。
酸化物半導体積層１４４は、チャネル形成領域となる第２の酸化物半導体層１４４ｂが第
１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃによって挟まれている。
したがって、ソース電極層１４２ａ及びドレイン電極層１４２ｂのエッチングの際に、酸
化物半導体積層１４４が同時にエッチングされても、チャネル形成領域となる第２の酸化
物半導体層１４４ｂにその影響が及びにくく、チャネル形成領域がエッチングされて膜厚
が減少する可能性が低いため、安定した特性を示すことができる。
続いて、ソース電極層１４２ａ及びドレイン電極層１４２ｂ上にゲート絶縁層１４７とな
る酸化物絶縁層を形成する。ここでは、ゲート絶縁層１４７を２層構造とし、酸化物絶縁
層を含むゲート絶縁層１４７ａと、窒化物絶縁層を含むゲート絶縁層１４７ｂの積層構造
とする。
ゲート絶縁層１４７ａに用いる酸化物絶縁層としては絶縁層１４０と同様の材料及び方法
を用いることができる。特に、ゲート絶縁層１４７ａとしては酸化物半導体積層１４４に
対するプラズマダメージを低減するため、プラズマダメージの少ない成膜条件で成膜する
ことがよい。また、ゲート絶縁層１４７ａは、酸化物半導体積層１４４と接するため、酸
化物半導体積層１４４に酸素を供給できるよう、化学量論的組成よりも多量の酸素を含み
、かつ加熱処理によって、酸素が脱離しやすい膜を用いるとよい。
ゲート絶縁層１４７ｂとして用いることができる絶縁膜は、窒化酸化シリコン膜、酸化窒
化シリコン膜等の酸素及び窒素が含有されたシリコン膜を用いるとよい。
続いて、ゲート絶縁層１４７上にゲート電極層１４８を形成する。ゲート電極層１４８と
しては、ゲート電極層１１０と同様の材料及び方法を用いて形成することができる。
ゲート電極層１４８上に絶縁層１５０を形成する。絶縁層１５０は、絶縁層１４０と同様
の材料及び方法を用いて形成することができる。絶縁層１５０は、酸化物半導体積層１４
４に対し、酸素を供給できるよう、化学量論的組成に対し過剰に酸素を含むようにするこ
とが好ましい。
また、絶縁層１５０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによっ
て、絶縁層１５０に酸素を過剰に含ませ、絶縁層１５０から酸化物半導体積層１４４へ酸
素を供給することができる。なお、図において、絶縁層１５０に酸素が添加され、絶縁層
１５０が酸素濃度のピークを有することを明示するため、絶縁層１５０中に点線で示した
。
絶縁層１５０を形成後、加熱処理を行う。酸化物半導体積層１４４は、酸化物半導体積層
１４４の形成後のエッチングやプラズマに曝され、ダメージを受けて形成される酸素欠損
を含む。そのため、酸化物半導体積層の成膜後に与えられたダメージを回復させるために
加熱処理を行い、酸素を供給することによって酸素欠損を低減させる。該熱処理の温度は
、代表的には、２００℃以上４５０℃以下とする。当該加熱処理により、窒素を有する酸
化絶縁層に含まれる窒素を放出させることができる。なお、当該加熱処理により、窒素を
有する酸化物絶縁層から、水、水素等を脱離させることができる。
例えば、窒素及び酸素の混合雰囲気で、３５０℃、１時間の加熱処理を行う。酸化物半導
体積層１４４に含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体積層１
４４、酸化物半導体積層１４４及び絶縁層（絶縁層１４０及びゲート絶縁層１４７）の界
面から脱離する。酸化物半導体積層１４４において、酸素原子が脱離した位置は酸素欠損
となるが、酸化物絶縁層に含まれる化学量論的組成を満たす酸素よりも多くの酸素原子が
酸素欠損の位置へ移動し、酸素欠損を補填する。
こうして、絶縁層１５０形成後の加熱処理によって、酸化物半導体層から、窒素、水素、
または水が脱離することで、膜中の窒素、水素、または水の含有率を約１０分の一程度ま
で低減することができる。
絶縁層１５０上に絶縁層１５５を形成する。絶縁層１５５は絶縁層１３５と同様の、材料
及び方法を用いて形成することができる。絶縁層１５５によって、酸化物半導体積層１４
４に半導体装置上部からの不純物が入り込むことまたは、酸化物半導体積層１４４及び絶
縁層１５０に含まれる酸素が半導体装置の上部へ脱離することを抑制することができる。
以上の工程で、半導体装置を作製することができる（図３（Ｂ）参照）。
本実施の形態に示す半導体装置は、チャネル形成領域となる第２の酸化物半導体層１４４
ｂが第１の酸化物半導体層１４４ａ及び第３の酸化物半導体層１４４ｃに挟まれて形成さ
れているため、チャネル形成領域が酸化物半導体積層１４４の表面から遠ざけることがで
き、表面散乱の影響を低減することができる。
さらに、酸化物半導体積層１４４を挟んで、化学量論的組成に対して酸素を過剰に含んだ
絶縁層が形成されているため、酸化物半導体積層１４４へ酸素を供給し、酸化物半導体積
層１４４の酸素欠損を補填することで、信頼性の高い半導体装置とできる。
加えて、酸素を過剰に含む絶縁層を挟んで、水素、酸素に対するブロッキング性を有する
窒化絶縁膜を形成しているため、酸化物半導体積層１４４へ水素、水分等の不純物が入り
込むこと、または酸化物半導体層及び酸素を過剰に含む絶縁層から、酸素が抜けることを
抑制することができる。
なお、本実施の形態に示す半導体装置が有する第２のトランジスタは上記の構成に限らな
い。例えば、図４及び図５に、本発明の一態様の半導体装置の別の一態様を示す。なお、
図４及び図５では、第２のトランジスタのみについて示し、第１のトランジスタ及び配線
層等については省略する。
図４（Ａ）に示すトランジスタ１６３は、図１に示すトランジスタ１６２と比較して、第
３の酸化物半導体層１４４ｃが第２の酸化物半導体層１４４ｂの側面及び第１の酸化物半
導体層１４４ａの側面を覆っていない点が異なる。トランジスタ１６３は、第１の酸化物
半導体層１４４ａ、第２の酸化物半導体層１４４ｂ及び第３の酸化物半導体層１４４ｃを
大気にふれること無く連続して成膜した後、マスクを用いてエッチングし、島状の酸化物
半導体積層１４４とすることによって形成することができる。このような構成とすること
によって、第２の酸化物半導体層１４４ｂの表面が大気やエッチング処理に曝されること
がなく、安定した特性を与えることができる。
また、第３の酸化物半導体層１４４ｃがエッチングされていることによって、ゲート絶縁
層１４７（ゲート絶縁層１４７ａ）と絶縁層１４０が接し、酸化物半導体積層１４４を酸
化物絶縁層によって囲むことができる。また、酸化物絶縁層同士が接することによって密
着性を向上させることができる。
なお、３層の酸化物半導体層は、順次積層する工程を大気に触れることなく連続的に行う
場合、図１３に上面図を示す製造装置を用いればよい。
図１３に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０
ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給
室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５、１６など
を有している。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための
搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室
１３、及び基板加熱室１５、１６は、水素及び水分をほとんど含まない雰囲気（不活性雰
囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分に
ついては露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。図１
３の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を
搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱
室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３
を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で第１の酸化
物半導体層１４４ａを成膜する。そして、大気に触れることなく、搬送室１３を経てスパ
ッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で第２の酸化物半導体層
１４４ｂを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１
０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で第３の酸化物半導体層１４４ｃを
成膜する。必要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１６に被
処理基板を移動させ、加熱処理を行う。このように、図１３の製造装置を用いることによ
って大気に触れることなく、作製プロセスを進めることができる。また、図１３の製造装
置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのな
いプロセスを実現できる。また、図１３の製造装置のスパッタ装置は、平行平板型スパッ
タリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリン
グ装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズ
マから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成するこ
とができる。
スパッタ装置１０ａ、１０ｂ、１０ｃでの酸化物半導体層の成膜において、成膜ガスとし
て、水素、水、水酸基又は水素化物などの不純物濃度が低い高純度ガスを用いる。
また、基板加熱室１６は、減圧下、又は窒素、酸素、超乾燥エア（ＣＲＤＳ（キャビティ
リングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ
（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空
気）、若しくは希ガス（アルゴン、ヘリウムなど）の雰囲気下として、加熱処理を行えば
よいが、上記窒素、酸素、超乾燥エア、または希ガス等の雰囲気に水、水素などが含まれ
ないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を
、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
図４（Ｂ）に示すトランジスタ１６４は、第３の酸化物半導体層１４４ｃが第２の酸化物
半導体層１４４ｂの上面及び側面並びに第１の酸化物半導体層１４４ａの側面を覆う点は
トランジスタ１６２と同様であるが、第３の酸化物半導体層１４４ｃがエッチングされ、
第３の酸化物半導体層１４４ｃの端部がソース電極層１４２ａ及びドレイン電極層１４２
ｂと重畳している点が異なる。このような構造によって、第２の酸化物半導体層１４４ｂ
の側面が第３の酸化物半導体層１４４ｃによって覆われ、かつ絶縁層１４０及びゲート絶
縁層１４７が接する構造とすることができる。
また、第２のトランジスタとして、ゲート電極層を２つ有する構造としてもよい。図５に
、ゲート電極層を２つ有するトランジスタを示す。
図５（Ａ）に示すトランジスタ１７２は、図１に示すトランジスタ１６２に加えて、ゲー
ト電極層１４９を形成した構造である。ゲート電極層１４９は、配線層１１７と同一の導
電膜で形成することができる。ゲート電極層１４８とゲート電極層１４９とに異なる電位
を印加することで、トランジスタ１７２の閾値電圧を制御し、好ましくは、閾値電圧のマ
イナスシフトを抑制することができる。また、ゲート電極層１４８及びゲート電極層１４
９に同電位を印加することで、トランジスタ１７２のオン電流を増加させることができる
。
図５（Ｂ）には、同様にトランジスタ１６３に加えて、ゲート電極層１４９を設けたトラ
ンジスタ１７３を示し、図５（Ｃ）には、トランジスタ１６４に加えてゲート電極層１４
９を加えたトランジスタ１７４を示す。
以上、本実施の形態の半導体装置は他の実施の形態の半導体装置と適宜組み合わせて用い
ることができる。
（実施の形態２）
実施の形態１に示す半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一
例を図６（Ａ）に示す。図６（Ｂ）はＮＡＮＤ型回路の回路図である。
図６（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ
８０１、８０２は、図１に示すトランジスタ１６０と同様な構造を有する、チャネル形成
領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタである
トランジスタ８０３、８０４は、図１に示すトランジスタ１６２、図４に示すトランジス
タ１６３及びトランジスタ１６４、図５に示すトランジスタ１７２、トランジスタ１７３
及びトランジスタ１７４と同様な構造を有するチャネル形成領域に酸化物半導体膜を用い
たトランジスタを用いる。
なお、図６（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物
半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導
電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ
８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタ
とすることができる。
また、図６（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジ
スタ８１１、８１４は、図１に示すトランジスタ１６０と同様な構造を有し、ｎチャネル
型トランジスタであるトランジスタ８１２、８１３は、図１に示すトランジスタ１６２、
及び図４で示すトランジスタ１６３及びトランジスタ１６４、図５に示すトランジスタ１
７２、トランジスタ１７３及びトランジスタ１７４と同様な構造を有するチャネル形成領
域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図６（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化
物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御する
導電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジス
タ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジス
タとすることができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。
また、実施の形態１に示す半導体装置を用いることで、酸化物半導体層に対する不純物元
素の入り込みが抑制され、かつ酸化物半導体層の酸素欠損が低減された半導体装置を用い
ることによって、信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提
供することができる。
また、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮ
ＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１に示すトランジスタを使用
してＡＮＤ型回路やＯＲ回路などを形成することができる。
本実施の形態の半導体装置は、他の実施の形態に示す半導体装置と適宜組み合わせて用い
ることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示す半導体装置を使用し、電力が供給されない状況で
も記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）
の一例を、図面を用いて説明する。
図７（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図７（Ａ）に示すトランジスタ２６０は、図１に示すトランジスタ１６０と同様の構造を
適用することができ、高速動作が容易である。また、トランジスタ２６２には図１に示す
トランジスタ１６２、図４に示すトランジスタ１６３、トランジスタ１６４、図５に示す
トランジスタ１７２、トランジスタ１７３及びトランジスタ１７４と同様の構造を適用す
ることができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トラ
ンジスタを用いることもできる。
図７（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ２６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され
、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的
に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２
のソース電極層又はドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接
続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接
続されている。
図７（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与
えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ
状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持され
る（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
図７（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図７（Ｂ）は、半導体装置の回
路構成の一例を示し、図７（Ｃ）は半導体装置の一例を示す概念図である。まず、図７（
Ｂ）に示す半導体装置について説明を行い、続けて図７（Ｃ）に示す半導体装置について
、以下説明を行う。
図７（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極
またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ２６２の
ゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電
極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、図７（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を
行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トラン
ジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２
６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊
ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図７（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
次に、図７（Ｃ）に示す半導体装置について、説明を行う。
図７（Ｃ）に示す半導体装置は、上部に記憶回路として図７（Ｂ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部
に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ
）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリ
セルアレイ２５１と電気的に接続されている。
図７（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができる
ため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。
なお、図７（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する
構成としても良い。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、本実施の形態に示す半導体装置として実施の形態１に示す、酸化物半導体層が積層
され、チャネル形成領域となる第２の酸化物半導体層が酸化物半導体積層の表面から遠ざ
けられている半導体装置を適用することで、信頼性が高く、安定した電気特性を示す半導
体装置とすることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図８乃至図１１を用いて説明する。
図８に電子機器のブロック図を示す。図８に示す電子機器はＲＦ回路９０１、アナログベ
ースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路
９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコ
ントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声
回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９
１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケ
ーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９
０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており
、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き
込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減され
た信頼性の高い電子機器を提供することができる。
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用
した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ
９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メ
モリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及びメ
モリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプ
レイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示する
ディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の
影響を受けにくい信頼性の高い半導体装置とすることができる。
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を
受けにくい信頼性の高い半導体装置とすることができる。
図１１に電子機器の具体例を示す。図１１（Ａ）及び図１１（Ｂ）は、２つ折り可能なタ
ブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体
９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４
、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操
作スイッチ９０３８を有する。
実施の形態１に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが
可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実施の
形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
１００ 基板
１０２ 素子分離絶縁層
１０４ 絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１２ 配線層
１１４ 配線層
１１５ 配線層
１１５ａ 配線層
１１５ｂ 配線層
１１５ｃ 配線層
１１６ 配線層
１１７ 配線層
１２０ 絶縁層
１３５ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 酸化物半導体積層
１４４ａ 酸化物半導体層
１４４ｂ 酸化物半導体層
１４４ｃ 酸化物半導体層
１４７ ゲート絶縁層
１４７ａ ゲート絶縁層
１４７ｂ ゲート絶縁層
１４８ ゲート電極層
１４９ ゲート電極層
１５０ 絶縁層
１５５ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ トランジスタ
１７２ トランジスタ
１７３ トランジスタ
１７４ トランジスタ
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (1)

  1. 半導体基板上に形成された第１の酸化物絶縁層と、
    前記第１の酸化物絶縁層上の第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層が積層された酸化物半導体積層と、
    前記酸化物半導体積層上の第２の酸化物絶縁層と、
    前記第２の酸化物絶縁層を介して前記酸化物半導体積層と重畳する第１のゲート電極層と、を有し、
    前記第１の酸化物半導体層、前記第２の酸化物半導体層及び前記第３の酸化物半導体層は少なくともインジウムを含み、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層及び前記第３の酸化物半導体層よりもインジウムの含有率が多く、
    前記第２の酸化物半導体層は結晶構造を有し、前記第１の酸化物半導体層及び前記第３の酸化物半導体層は、非晶質である半導体装置。
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