KR101860568B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 메모리 셀의 유지 데이터가 다치화된 경우라도 정확한 데이터를 유지하는 것이 가능한 메모리 셀을 갖는 반도체 장치를 공급하는 것이다.
반도체 장치에, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 소스 및 드레인의 한쪽이 전기적으로 접속된 노드에 있어서 데이터의 유지를 행하는 메모리 셀을 설치한다. 또한, 당해 트랜지스터의 오프 전류(누설 전류)의 값은 극히 낮다. 그로 인해, 당해 노드의 전위를 원하는 값으로 설정한 후, 당해 트랜지스터를 오프 상태로 함으로써 당해 전위를 일정 또는 거의 일정하게 유지하는 것이 가능하다. 이에 따라, 당해 메모리 셀에 있어서 정확한 데이터의 유지가 가능해진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 이용한 반도체 장치에 관한 것이다. 특히 반도체 소자를 이용한 기억 장치를 갖는 반도체 장치에 관한 것이다. 또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
반도체 소자를 이용한 기억 장치는 전력의 공급이 없어지면 기억 내용이 상실되는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성의 것으로 크게 구별된다.
휘발성 기억 장치의 대표적인 예로서는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 메모리 셀을 구성하는 트랜지스터를 선택해서 캐패시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리로부터, DRAM에서는 정보를 판독하면 캐패시터의 전하는 상실되기 때문에, 정보의 판독시마다 다시 기입 동작이 필요하게 된다. 또한, 메모리 셀을 구성하는 트랜지스터에는 누설 전류가 존재하여, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출 또는 유입되기 때문에 데이터의 유지 기간이 짧다. 이로 인해, 소정 주기로 다시 기입 동작(리프레시 동작)이 필요하여, 소비 전력을 충분히 저감하는 것은 곤란하다. 또한, 전력의 공급이 없어지면 기억 내용이 상실되기 때문에, 장기간의 기억의 유지에는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하게 된다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작이 불필요하고, 이 점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억 용량당의 단가가 높아진다는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 상실되는 점에 대하여는 DRAM과 다를 바 없다.
불휘발성 기억 장치의 대표예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 영역과의 사이에 플로팅 게이트를 갖고, 당해 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 극히 길어(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖고 있다(예를 들어, 특허문헌 1 참조).
그러나, 기입시에 발생하는 터널 전류에 의해 메모리 셀을 구성하는 게이트 절연막이 열화되기 때문에, 소정 횟수의 기입에 의해 메모리 셀이 기능하지 않게 된다는 문제가 발생한다. 이 문제의 영향을 완화하기 위해, 예를 들어 각 메모리 셀의 기입 횟수를 균일화하는 방법이 채용되지만, 이를 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용하더라도 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보의 재기입 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해서나 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하고, 또한 이를 위한 회로도 필요하다. 또한, 전하의 주입 또는 제거를 위해서는 비교적 오랜 시간을 필요로 하여, 기입, 소거의 고속화가 용이하지 않다는 문제도 있다.
일본 특허 공개 소57-105889호 공보
그런데, 상술한 기억 장치의 기억 용량(보존할 수 있는 데이터량)을 크게 하기 위한 개발이 활발히 행해지고 있다. 단, 기억 용량의 증대에는 회로 규모의 증대가 수반한다. 그로 인해, 메모리 셀의 유지 데이터의 다치(multilevel)화(메모리 셀에 있어서 2 비트 이상의 데이터를 유지시키는 것) 등을 도모함으로써, 회로 규모의 증대를 억제하는 것이 필요하게 된다. 예를 들어, 상술한 플래시 메모리에 있어서는, 플로팅 게이트에 유지시키는 전하량을 제어함으로써 유지 데이터의 다치화를 도모하는 것이 가능하다. 즉, 당해 전하량에 따라 트랜지스터의 임계값 전압을 원하는 값으로 제어할 수 있고, 이 값을 판별함으로써 유지 데이터의 판별이 가능하다.
단, 플로팅 게이트에 유지 가능한 전하량은 한정되어 있어, 당해 전하량을 미세하게 제어하는 것은 곤란하다. 또한, 동일 공정에 의해 제작한 트랜지스터이더라도 임계값 전압 등의 특성에 편차가 존재한다. 그로 인해, 메모리 셀에 있어서 유지 데이터의 다치화를 도모하는 경우, 정확한 데이터를 유지할 수 없을 개연성이 높아진다.
상술한 과제를 감안하여, 본 발명의 일 형태는, 메모리 셀의 유지 데이터가 다치화된 경우라도 정확한 데이터를 유지하는 것이 가능한 메모리 셀을 갖는 반도체 장치를 공급하는 것을 목적의 하나로 한다.
본 발명의 일 형태는, 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 로우 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 행을 선택하는 로우 디코더와, 컬럼 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 열을 선택하는 컬럼 디코더와, 상기 로우 어드레스 신호를 유지하면서 상기 로우 어드레스 신호를 상기 로우 디코더에 출력하는 로우 어드레스 래치와, 상기 컬럼 어드레스 신호를 유지하면서 상기 컬럼 어드레스 신호를 상기 컬럼 디코더에 출력하는 컬럼 어드레스 래치를 갖고, 상기 메모리 셀은 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 소스 및 드레인의 한쪽이 전기적으로 접속된 노드에 있어서 데이터의 유지를 행하고, 상기 로우 어드레스 래치에 대한 상기 로우 어드레스 신호의 공급 및 상기 컬럼 어드레스 래치에 대한 상기 컬럼 어드레스 신호의 공급이 공통의 배선을 통해 행해지는 것을 특징으로 하는 반도체 장치이다.
또한, 당해 산화물 반도체는 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 것을 특징으로 한다. 이러한 산화물 반도체에 의해 트랜지스터의 채널 영역이 형성됨으로써, 오프 전류(누설 전류)가 극히 낮은 트랜지스터를 실현할 수 있다.
게다가, 당해 산화물 반도체는 전자 공여체(도너)가 될 수 있는 수분 또는 수소 등의 불순물 농도가 저감된 i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체(purified OS)인 것이 바람직하다. 이에 따라, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 오프 전류(누설 전류)를 더욱 저감하는 것이 가능하다. 구체적으로는, 당해 산화물 반도체는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이 5×1019(atoms/cm3) 이하, 바람직하게는 5×1018(atoms/cm3) 이하, 보다 바람직하게는 5×1017(atoms/cm3)이하이다. 또한, 홀 효과 측정에 의해 측정할 수 있는 당해 산화물 반도체의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
여기서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 행하는 수소 농도의 분석에 대하여 언급해 두겠다. SIMS 분석은 그의 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것으로 알려져 있다. 따라서, 막 중에 있어서의 수소 농도의 두께 방향의 분포를 SIMS로 분석할 경우, 대상이 되는 막이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에 있어서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아서, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 당해 막이 존재하는 영역에 있어서의 수소 농도의 최대값 또는 최소값을 당해 막 내의 수소 농도로서 채용한다. 또한, 당해 막이 존재하는 영역에 있어서, 최대값을 갖는 산형의 피크, 최소값을 갖는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
산화물 반도체는 불순물에 대하여 둔감하여, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 있어서는 악성의 불순물로서, 적은 편이 좋다. 특히 알칼리 금속 중 나트륨(Na)은 산화물 반도체에 접하는 절연층이 산화물이었을 경우, 그 안에 확산되어 Na+이 된다. 또한, 산화물 반도체 내에 있어서, 금속과 산소의 결합을 분단하거나 혹은 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들어, 노멀리 온화(임계값의 부에의 시프트), 이동도의 저하 등)를 초래한다. 게다가, 특성 편차의 원인이 되기도 한다. 이러한 문제는 특히 산화물 반도체 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체 중의 수소 농도가 5×1019(atoms/cm3) 이하, 특히 5×1018(atoms/cm3) 이하인 경우에는, 알칼리 금속의 농도를 저감하는 것이 강하게 요구된다. 구체적으로는, 당해 산화물 반도체에는 2차 이온 질량 분석법에 의해 얻어지는 농도의 최저값이 나트륨(Na)은 5×1016(atoms/cm3) 이하, 바람직하게는 1×1016(atoms/cm3) 이하, 더욱 바람직하게는 1×1015(atoms/cm3) 이하인 것, 리튬(Li)은 5×1015(atoms/cm3) 이하, 바람직하게는 1×1015(atoms/cm3) 이하인 것, 및 칼륨(K)은 5×1015(atoms/cm3) 이하, 바람직하게는 1×1015(atoms/cm3) 이하인 것이 요구된다.
또한, 산화물 반도체는 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물 반도체, 3원계 금속 산화물인 In-Ga-Zn계 산화물 반도체, In-Sn-Zn계 산화물 반도체, In-Al-Zn계 산화물 반도체, Sn-Ga-Zn계 산화물 반도체, Al-Ga-Zn계 산화물 반도체, Sn-Al-Zn계 산화물 반도체, 2원계 금속 산화물인 In-Zn계 산화물 반도체, Sn-Zn계 산화물 반도체, Al-Zn계 산화물 반도체, Zn-Mg계 산화물 반도체, Sn-Mg계 산화물 반도체, In-Mg계 산화물 반도체, In-Ga계 산화물 반도체 및 In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 사용할 수 있다. 또한, 본 명세서에 있어서는, 예를 들어 In-Sn-Ga-Zn계 산화물 반도체란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이란 의미이며, 그의 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 실리콘을 포함할 수 있다.
또한, 본 명세서에 있어서, 산화물 반도체는 예를 들어 화학식InMO3(ZnO)m(m>0)로 표기할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 가리킨다.
본 발명의 일 형태의 반도체 장치는, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 소스 및 드레인의 한쪽이 전기적으로 접속된 노드에 있어서 데이터의 유지를 행하는 메모리 셀을 갖는다. 또한, 당해 트랜지스터의 오프 전류(누설 전류)의 값은 극히 낮다. 그로 인해, 당해 노드의 전위를 원하는 값으로 설정한 후, 당해 트랜지스터를 오프 상태로 함으로써 당해 전위를 일정 또는 거의 일정하게 유지하는 것이 가능하다. 이에 따라, 당해 메모리 셀에 있어서 정확한 데이터의 유지가 가능해진다.
또한, 당해 노드는 당해 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되어 있다. 그로 인해, 당해 노드의 전위는 당해 트랜지스터를 통한 전하의 수수(授受)에 의해 용이하게 제어할 수 있다. 즉, 당해 메모리 셀에서는 용이하게 유지 데이터의 다치화를 행하는 것이 가능하다.
게다가, 당해 노드에 있어서 유지되는 데이터는 상술한 플래시 메모리 등과 비교하여 특정 반도체 소자로부터 받는 영향이 적다. 즉, 당해 메모리 셀은 반도체 소자의 특성 편차 등에 크게 의존하지 않고 데이터의 유지를 행하는 것이 가능하다. 이에 따라, 전위를 세분화하여 당해 노드에 있어서의 유지 데이터로 할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치에서는 로우 어드레스 신호의 공급 및 컬럼 어드레스 신호의 공급이 공통의 배선을 통해 행해진다. 그로 인해, 당해 반도체 장치의 핀수를 저감하는 것이 가능하다.
도 1a, 도 1b는 반도체 장치의 구성예를 도시한 도면.
도 2a 내지 도 2h는 트랜지스터의 제작 방법의 일례를 도시한 도면.
도 3a 내지 도 3c는 트랜지스터의 오프 전류의 측정 방법을 설명하기 위한 도면.
도 4a, 도 4b는 트랜지스터의 특성을 도시한 도면.
도 5는 트랜지스터의 특성을 도시한 도면.
도 6은 트랜지스터의 특성을 도시한 도면.
도 7은 트랜지스터의 특성을 도시한 도면.
도 8은 트랜지스터의 특성을 도시한 도면.
도 9a, 도 9b는 메모리 셀의 구체예를 도시한 회로도.
도 10a는 로우 어드레스 래치의 구체예, 도 10b는 컬럼 어드레스 래치의 구체예, 도 10c는 로우 어드레스 신호 래치 및 컬럼 어드레스 신호 래치의 구체예, 도 10d는 스위치의 구체예, 도 10e는 인버터의 구체예, 및 도 10f는 로우 어드레스 래치 및 컬럼 어드레스 래치의 동작의 구체예를 도시한 도면.
도 11a는 로우 어드레스 신호 래치 및 컬럼 어드레스 신호 래치의 구체예, 및 도 11b는 로우 어드레스 래치 및 컬럼 어드레스 래치의 동작의 구체예를 도시한 도면.
도 12는 트랜지스터의 구체예를 도시한 도면.
도 13a 내지 도 13h는 트랜지스터의 제작 공정의 구체예를 도시한 도면.
도 14의 (a) 내지 도 14의 (g)는 트랜지스터의 제작 공정의 구체예를 도시한 도면.
도 15의 (a) 내지 도 15의 (d)는 트랜지스터의 제작 공정의 구체예를 도시한 도면.
도 16은 트랜지스터의 변형예를 도시한 도면.
도 17a, 도 17b는 트랜지스터의 변형예를 도시한 도면.
도 18a, 도 18b는 트랜지스터의 변형예를 도시한 도면.
도 19a, 도 19b는 트랜지스터의 변형예를 도시한 도면.
도 20은 트랜지스터의 변형예를 도시한 도면.
도 21은 트랜지스터의 변형예를 도시한 도면.
도 22a 내지 도 22c는 산화물 반도체층의 제작 공정의 변형예를 도시한 도면.
도 23은 반도체 장치의 사용예를 도시한 도면.
도 24는 반도체 장치의 사용예를 도시한 도면.
도 25a 내지 도 25f는 반도체 장치의 사용예를 도시한 도면.
이하에서는 본 발명의 실시 형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
우선, 본 발명의 일 형태의 반도체 장치에 대하여 도 1a 및 도 1b를 참조하여 설명한다.
<반도체 장치의 구성예>
도 1a는 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 도면이다. 도 1a에 도시한 반도체 장치는, 복수의 메모리 셀(30)이 매트릭스 형상으로 배치된 메모리 셀 어레이(10)와, 로우 어드레스 신호에 따라 메모리 셀 어레이(10)의 특정 행을 선택하는 로우 디코더(11)와, 컬럼 어드레스 신호에 따라 메모리 셀 어레이(10)의 특정 열을 선택하는 컬럼 디코더(12)와, 로우 어드레스 신호를 유지하면서 로우 어드레스 신호를 로우 디코더(11)에 출력하는 로우 어드레스 래치(21)와, 컬럼 어드레스 신호를 유지하면서 컬럼 어드레스 신호를 컬럼 디코더(12)에 출력하는 컬럼 어드레스 래치(22)와, 각각이 로우 어드레스 래치(21) 및 컬럼 어드레스 래치(22)에 전기적으로 접속된, 제1 어드레스 신호(AS1)를 공급하는 배선(제1 어드레스 신호선이라고도 함) 내지 제n 어드레스 신호(ASn(n은 3 이상의 자연수))를 공급하는 배선(제n 어드레스 신호선이라고도 함)을 갖는다.
또한, 도 1a에 도시한 반도체 장치에 있어서는, 행 및 열을 선택함으로써 특정 메모리 셀(30)이 선택되고(도 1a에서는 사선을 친 메모리 셀(30)이 해당), 메모리 셀(30)에 대하여 데이터의 기입 또는 판독을 행하는 것이 가능하다.
또한, 제1 어드레스 신호(AS1) 내지 제n 어드레스 신호(ASn)의 각각은 제1 기간에 있어서 로우 어드레스 신호를 나타내고, 당해 제1 기간과 다른 기간인 제2 기간에 있어서 컬럼 어드레스 신호를 나타내는 신호이다. 즉, 도 1a에 도시한 반도체 장치에서는, 당해 제1 기간에 있어서 로우 어드레스 신호를 로우 어드레스 래치(21)에 저장하고, 또한 당해 제2 기간에 있어서 컬럼 어드레스 신호를 컬럼 어드레스 래치(22)에 저장하는 것이 가능하다. 이에 따라 도 1a에 도시한 반도체 장치에 있어서는, 로우 어드레스 신호의 공급 및 컬럼 어드레스 신호의 공급을 공통의 배선을 통해 행하는 것이 가능하다. 그로 인해, 당해 반도체 장치의 핀수를 저감하는 것이 가능하다.
또한, 메모리 셀 어레이(10)에 메모리 셀(30)이 2n행 2n열에 배치되어 있는 경우에는, 제1 어드레스 신호선 내지 제n 어드레스 신호선 모두가 로우 어드레스 래치(21) 및 컬럼 어드레스 래치(22)의 양쪽에 전기적으로 접속될 필요가 있지만, 메모리 셀 어레이(10)의 행수와 열수가 상이한 경우에는 그럴 필요는 없다. 즉, 메모리 셀 어레이(10)에 메모리 셀(30)이 2n행 2m열(m은 n 미만의 자연수)에 배치되는 경우에는, 컬럼 어드레스 래치(22)에는 제1 어드레스 신호선 내지 제n 어드레스 신호선의 적어도 m개의 어드레스 신호선이 전기적으로 접속되면 좋다. 마찬가지로, 메모리 셀 어레이(10)에 메모리 셀(30)이 2m행 2n열에 배치되는 경우에는, 로우 어드레스 래치(21)에는 제1 어드레스 신호선 내지 제n 어드레스 신호선의 적어도 m개의 어드레스 신호선이 전기적으로 접속되면 좋다. 단적으로 설명하면, 메모리 셀 어레이(10)에 배치된 특정 메모리 셀(30)을 디코더(로우 디코더(11) 및 컬럼 디코더(12))에 의해 선택할 수 있도록 어드레스 신호(로우 어드레스 신호 및 컬럼 어드레스 신호)를 공급하는 배선(어드레스 신호선)을 적절히 설치하면 좋다.
또한, 도 1a에 도시한 반도체 장치에 있어서는, 2개의 래치(로우 어드레스 래치(21) 및 컬럼 어드레스 래치(22))의 각각에 대하여 공통의 어드레스 신호선을 통해 어드레스 신호(로우 어드레스 신호 또는 컬럼 어드레스 신호)이 공급되는 구성으로 하고 있지만, 보다 많은 래치를 사용하여 어드레스 신호선의 개수를 더욱 저감하는 것도 가능하다. 예를 들어, 제1 로우 어드레스 래치, 제2 로우 어드레스 래치, 제1 컬럼 어드레스 래치 및 제2 컬럼 어드레스 래치를 설치하고, 당해 4개의 래치의 각각에 대하여 공통의 어드레스 신호선을 통해 어드레스 신호를 공급함으로써 어드레스 신호선의 개수를 반감하는 것도 가능하다.
도 1b는 도 1a에 도시한 반도체 장치가 갖는 메모리 셀의 구성예를 도시한 도면이다. 도 1b에 도시한 메모리 셀(30)은, 산화물 반도체(OS)에 의해 채널 영역이 형성되는 트랜지스터(31)와, 트랜지스터(31)가 오프 상태가 됨으로써 부유 상태가 되는 노드(32)를 갖는다. 또한, 메모리 셀(30)은 노드(32)의 전위의 값을 데이터로서 유지하는 것이 가능한 메모리 셀이다.
또한, 노드(32)는 트랜지스터(31)의 소스 및 드레인의 한쪽에 전기적으로 접속되어 있다. 그로 인해, 노드(32)의 전위는 트랜지스터(31)를 통한 전하의 수수에 의해 용이하게 제어할 수 있다. 즉, 메모리 셀(30)에서는 용이하게 유지 데이터의 다치화를 행하는 것이 가능하다.
게다가, 노드(32)에 있어서 유지되는 데이터는 상술한 플래시 메모리 등과 비교하여 특정 반도체 소자로부터 받는 영향이 적다. 즉, 메모리 셀(30)은 반도체 소자의 특성 편차 등에 크게 의존하지 않고 데이터의 유지를 행하는 것이 가능하다. 이에 따라, 전위를 세분화하여 노드(32)에 있어서의 유지 데이터로 할 수 있다. 예를 들어, 0V, 1V, 2V 및 3V의 각각을 노드(32)에 유지되는 전위로 함으로써 메모리 셀(30)의 유지 데이터를 4 값으로 하는 것이 아니라, 보다 낮은 전압, 예를 들어 0V, 0.25V, 0.5V 및 0.75V의 각각을 노드(32)에 유지되는 전위로 함으로써 메모리 셀(30)의 유지 데이터를 4 값으로 할 수 있다.
<산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 오프 전류>
여기서, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 오프 전류(누설 전류)를 측정한 결과에 대하여 나타낸다.
우선, 상기 측정에 사용한 트랜지스터의 제작 방법에 대하여 도 2a 내지 도 h를 참조하여 설명한다.
처음에, 유리 기판(50) 상에 막 두께 100nm의 질화실리콘층 및 막 두께 150nm의 산화질화실리콘층의 적층으로 이루어지는 하지층(51)을 CVD법에 의해 형성하였다(도 2a 참조).
계속해서, 당해 하지층(51) 상에 막 두께 100nm의 텅스텐층을 스퍼터링법에 의해 형성하였다. 또한, 당해 텅스텐층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 게이트층(52)을 형성하였다(도 2b 참조).
계속해서, 하지층(51) 상 및 게이트층(52) 상에 막 두께 100nm의 산화질화실리콘층으로 이루어지는 게이트 절연층(53)을 CVD법에 의해 형성하였다(도 2c 참조).
계속해서, 게이트 절연층(53) 상에 막 두께 25nm의 산화물 반도체층을 스퍼터링법에 의해 형성하였다. 또한, 당해 산화물 반도체층의 형성에는 In2O3:Ga2O3:ZnO=1:1:2[몰]의 금속 산화물 타깃을 사용하였다. 또한, 당해 산화물 반도체층의 형성은 기판 온도를 200℃, 챔버 내압을 0.6Pa, 직류 전원을 5kW, 산소 및 아르곤의 혼합 분위기(산소 유량 50sccm, 아르곤 유량 50sccm)의 조건에서 행하고 있다. 또한, 당해 산화물 반도체층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 산화물 반도체층(54)을 형성하였다(도 2d 참조).
계속해서, 질소 및 산소의 혼합 분위기(질소 80％, 산소 20％) 하에 450℃에서 1시간의 열처리를 행하였다.
계속해서, 포토리소그래피법을 이용하여 게이트 절연층(53)을 선택적으로 에칭하였다(도시하지 않음). 또한, 당해 에칭 공정은 게이트층(52)과, 나중에 형성되는 도전층과의 콘택트 홀을 형성하기 위한 공정이다.
계속해서, 게이트 절연층(53) 및 산화물 반도체층(54) 상에 막 두께 100nm의 티타늄층, 막 두께 200nm의 알루미늄층 및 막 두께 100nm의 티타늄층의 적층을 스퍼터링법에 의해 형성하였다. 또한, 당해 적층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써 소스층(55a) 및 드레인층(55b)을 형성하였다(도 2e 참조).
계속해서, 질소 분위기 하에 300℃에서 1시간의 열처리를 행하였다.
계속해서, 게이트 절연층(53), 산화물 반도체층(54), 소스층(55a) 및 드레인층(55b) 상에 막 두께 300nm의 산화실리콘층으로 이루어지는 보호 절연층(56)을 형성하였다. 또한, 보호 절연층(56)을 포토리소그래피법을 이용하여 선택적으로 에칭하였다(도 2f 참조). 또한, 당해 에칭 공정은 게이트층, 소스층 및 드레인층과, 나중에 형성되는 도전층과의 콘택트 홀을 형성하기 위한 공정이다.
계속해서, 보호 절연층(56) 상에 막 두께 1.5μm의 아크릴층을 도포하고, 상기 아크릴층을 선택적으로 노광함으로써 평탄화 절연층(57)을 형성하였다(도 2g 참조). 또한, 질소 분위기 하에 250℃에서 1시간의 열처리를 행함으로써, 아크릴층으로 이루어지는 평탄화 절연층(57)을 소성하여 굳혔다.
계속해서, 평탄화 절연층(57) 상에 막 두께 200nm의 티타늄층을 스퍼터링법에 의해 형성하였다. 또한, 당해 티타늄층을 포토리소그래피법을 이용하여 선택적으로 에칭함으로써, 게이트층(52)에 접속하는 도전층(도시하지 않음), 소스층(55a)에 접속하는 도전층(58a) 및 드레인층(55b)에 접속하는 도전층(58b)을 형성하였다(도 2h 참조).
계속해서, 질소 분위기 하에 250℃에서 1시간의 열처리를 행하였다.
이상의 공정에 의해, 상기 측정에 사용한 트랜지스터를 제작하였다.
또한, 상기 측정에 사용한 특성 평가용 회로에 의한 오프 전류의 값의 산출 방법에 대하여 이하에 설명한다.
특성 평가용 회로에 의한 전류 측정에 대하여 도 3a 내지 도 3c를 이용하여 설명한다. 도 3a 내지 도 3c는 특성 평가용 회로를 설명하기 위한 도면이다.
우선, 특성 평가용 회로의 회로 구성에 대하여 도 3a를 이용하여 설명한다. 도 3a는 특성 평가용 회로의 회로 구성을 도시한 회로도이다.
도 3a에 도시한 특성 평가용 회로는 복수의 측정계(801)를 구비한다. 복수의 측정계(801)는 서로 병렬로 접속된다. 여기에서는 8개의 측정계(801)가 병렬로 접속되는 구성으로 한다. 복수의 측정계(801)를 사용함으로써, 동시에 복수의 누설 전류의 측정을 행할 수 있다.
측정계(801)는, 트랜지스터(811)와, 트랜지스터(812)와, 용량 소자(813)와, 트랜지스터(814)와, 트랜지스터(815)를 포함한다.
트랜지스터(811), 트랜지스터(812), 트랜지스터(814) 및 트랜지스터(815)는 N 채널형의 전계 효과 트랜지스터이다.
트랜지스터(811)의 소스 및 드레인의 한쪽에는 전압 V1이 입력되고, 트랜지스터(811)의 게이트에는 전압 Vext_a가 입력된다. 트랜지스터(811)는 전하 주입용 트랜지스터이다.
트랜지스터(812)의 소스 및 드레인의 한쪽은 트랜지스터(811)의 소스 및 드레인의 다른 쪽에 접속되고, 트랜지스터(812)의 소스 및 드레인의 다른 쪽에는 전압 V2가 입력되고, 트랜지스터(812)의 게이트에는 전압 Vext_b가 입력된다. 트랜지스터(812)는 누설 전류 평가용 트랜지스터이다. 또한, 여기에서의 누설 전류란, 트랜지스터(812)의 오프 전류를 포함하는 누설 전류이다.
용량 소자(813)의 한쪽 전극은 트랜지스터(811)의 소스 및 드레인의 다른 쪽에 접속되고, 용량 소자(813)의 다른 쪽 전극에는 전압 V2가 입력된다. 또한, 여기에서는 전압 V2는 0V이다.
트랜지스터(814)의 소스 및 드레인의 한쪽에는 전압 V3이 입력되고, 트랜지스터(814)의 게이트는 트랜지스터(811)의 소스 및 드레인의 다른 쪽에 접속된다. 또한, 트랜지스터(814)의 게이트와, 트랜지스터(811)의 소스 및 드레인의 다른 쪽, 트랜지스터(812)의 소스 및 드레인의 한쪽, 및 용량 소자(813)의 한쪽 전극과의 접속 개소를 노드 A라고도 한다. 또한, 여기에서는 전압 V3은 5V이다.
트랜지스터(815)의 소스 및 드레인의 한쪽은 트랜지스터(814)의 소스 및 드레인의 다른 쪽에 접속되고, 트랜지스터(815)의 소스 및 드레인의 다른 쪽에는 전압 V4가 입력되고, 트랜지스터(815)의 게이트에는 전압 Vext_c가 입력된다. 또한, 여기에서는 전압 Vext_c는 0.5V이다.
또한, 측정계(801)는 트랜지스터(814)의 소스 및 드레인의 다른 쪽과, 트랜지스터(815)의 소스 및 드레인의 한쪽과의 접속 개소의 전압을 출력 전압 Vout로서 출력한다.
여기에서는 트랜지스터(811)로서, 도 2a 내지 도 2h를 이용하여 설명한 제작 방법에 의해 형성되는, 채널 길이 L=10μm, 채널 폭 W=10μm의 트랜지스터를 사용한다.
또한, 트랜지스터(814) 및 트랜지스터(815)로서, 도 2a 내지 도 2h를 이용하여 설명한 제작 방법에 의해 형성되는 채널 길이 L=3μm, 채널 폭 W=100μm의 트랜지스터를 사용한다.
또한, 적어도 트랜지스터(812)는 도 3b에 나타낸 바와 같이 게이트층(52) 및 소스층(55a)과, 게이트층(52) 및 드레인층(55b)이 중첩하지 않고, 폭 1μm의 오프셋 영역을 갖는다. 당해 오프셋 영역을 설치함으로써, 기생 용량을 저감할 수 있다. 또한, 트랜지스터(812)로서는, 채널 길이 L 및 채널 폭 W가 다른 6개의 트랜지스터의 샘플(SMP라고도 함)을 사용한다(표 1 참조).
Figure 112011066156134-pat00001
도 3a에 도시한 바와 같이, 전하 주입용 트랜지스터와 누설 전류 평가용 트랜지스터를 따로따로 설치함으로써, 전하 주입 시에 누설 전류 평가용 트랜지스터를 항상 오프 상태로 유지할 수 있다.
또한, 전하 주입용 트랜지스터와 누설 전류 평가용 트랜지스터를 따로따로 설치함으로써, 각각의 트랜지스터를 적절한 크기로 할 수 있다. 또한, 누설 전류 평가용 트랜지스터의 채널 폭 W를, 전하 주입용 트랜지스터의 채널 폭 W보다 크게 함으로써, 특성 평가 회로에 있어서, 누설 전류 평가용 트랜지스터에 발생하는 누설 전류 이외의 누설 전류 성분을 상대적으로 작게 할 수 있다. 그 결과, 누설 전류 평가용 트랜지스터의 누설 전류를 높은 정밀도로 측정할 수 있다. 동시에, 전하 주입 시에 누설 전류 평가용 트랜지스터를 일단 온 상태로 할 필요가 없기 때문에, 누설 전류 평가용 트랜지스터의 채널 영역의 전하의 일부가 노드 A에 유입됨에 따른 노드 A의 전압 변동의 영향도 없다.
이어서, 도 3a에 도시한 특성 평가 회로의 누설 전류 측정 방법에 대하여 도 3c를 이용하여 설명한다. 도 3c는 도 3a에 도시한 특성 평가 회로를 사용한 누설 전류 측정 방법을 설명하기 위한 타이밍 차트이다.
도 3a에 도시한 특성 평가 회로를 사용한 누설 전류 측정 방법은 기입 기간 및 유지 기간으로 나뉜다. 각각의 기간에 있어서의 동작에 대하여 이하에 설명한다.
기입 기간에서는 전압 Vext_b로서, 트랜지스터(812)가 오프 상태로 되는 바와 같은 전압 VL(-3V)을 입력한다. 또한, 전압 V1로서, 기입 전압 Vw를 입력한 후, 전압 Vext_a로서, 트랜지스터(811)이 온 상태로 되는 바와 같은 전압 VH(5V)를 일정 기간 입력한다. 이에 따라, 노드 A에 전하가 축적되고, 노드 A의 전압은 기입 전압 Vw와 동등한 값이 된다. 그 후, 전압 Vext_a로서, 트랜지스터(811)가 오프 상태로 되는 바와 같은 전압 VL을 입력한다. 그 후, 전압 V1로서 전압 VSS(0V)를 입력한다.
또한, 유지 기간에서는 노드 A가 유지하는 전하량의 변화에 기인하여 발생하는 노드 A의 전압의 변화량의 측정을 행한다. 전압의 변화량으로부터, 트랜지스터(812)의 소스와 드레인과의 사이를 흐르는 전류값을 산출할 수 있다. 이상에 의해, 노드 A의 전하의 축적과 노드 A의 전압의 변화량의 측정을 행할 수 있다.
이때, 노드 A의 전하의 축적 및 노드 A의 전압의 변화량의 측정(축적 및 측정 동작이라고도 함)을 반복 수행한다. 우선, 제1 축적 및 측정 동작을 15회 반복 수행한다. 제1 축적 및 측정 동작에서는 기입 기간에 기입 전압 Vw로서 5V의 전압을 입력하고, 유지 기간에 1시간의 유지를 행한다. 이어서, 제2 축적 및 측정 동작을 2회 반복 수행한다. 제2 축적 및 측정 동작에서는 기입 기간에 기입 전압 Vw로서 3.5V의 전압을 입력하고, 유지 기간에 50시간의 유지를 행한다. 이어서, 제3 축적 및 측정 동작을 1회 행한다. 제3 축적 및 측정 동작에서는 기입 기간에 기입 전압 Vw로서 4.5V의 전압을 입력하고, 유지 기간에 10시간의 유지를 행한다. 축적 및 측정 동작을 반복 수행함으로써, 측정한 전류값이 정상 상태에 있어서의 값임을 확인할 수 있다. 바꿔 말하면, 노드 A를 흐르는 전류 IA 중, 과도 전류(측정 개시 후부터 시간 경과와 함께 감소해 가는 전류 성분)를 제거할 수 있다. 그 결과, 보다 높은 정밀도로 누설 전류를 측정할 수 있다.
일반적으로, 노드 A의 전압 VA는 출력 전압 Vout의 함수로서 수학식 1과 같이 표시된다.
Figure 112011066156134-pat00002
또한, 노드 A의 전하 QA는 노드 A의 전압 VA, 노드 A에 접속되는 용량 CA, 상수(const)를 이용하여 수학식 2와 같이 표시된다. 여기서, 노드 A에 접속되는 용량 CA는 용량 소자(813)의 용량과 용량 소자(813) 이외의 용량 성분의 합이다.
Figure 112011066156134-pat00003
노드 A의 전류 IA는 노드 A에 유입되는 전하(또는 노드 A로부터 유출되는 전하)의 시간 미분이기 때문에, 노드 A의 전류 IA는 수학식 3과 같이 표시된다.
Figure 112011066156134-pat00004
또한, 여기에서는 Δt를 약 54000sec로 한다. 이와 같이, 노드 A에 접속되는 용량 CA와 출력 전압 Vout로부터, 누설 전류인 노드 A의 전류 IA를 구할 수 있기 때문에, 특성 평가 회로의 누설 전류를 구할 수 있다.
이어서, 상기 특성 평가 회로를 사용한 측정 방법에 의한 출력 전압의 측정 결과 및 상기 측정 결과로부터 산출한 특성 평가 회로의 누설 전류의 값에 대하여 도 4a 및 도 4b를 이용하여 설명한다.
도 4a에, SMP1, SMP2 및 SMP3에 있어서의 트랜지스터의 상기 측정(제1 축적 및 측정 동작)에 따른 경과 시간 Time과 출력 전압 Vout와의 관계를 나타내고, 도 4b에, 상기 측정에 따른 경과 시간 Time과 상기 측정에 의해 산출된 전류 IA와의 관계를 나타내었다. 측정 개시 후부터 출력 전압 Vout이 변동하였고, 정상 상태에 이르기 위해서는 10 시간 이상 필요함을 알 수 있다.
또한, 도 5에, 상기 측정에 의해 얻어진 값으로부터 어림잡아진 SMP1 내지 SMP6에 있어서의 노드 A의 전압과 누설 전류의 관계를 나타내었다. 도 5에서는, 예를 들어 SMP4에 있어서, 노드 A의 전압이 3.0V인 경우, 누설 전류는 28yA/μm이다. 누설 전류에는 트랜지스터(812)의 오프 전류도 포함되기 때문에, 트랜지스터(812)의 오프 전류도 28yA/μm 이하라 간주할 수 있다.
또한, 도 6 내지 도 8에, 85℃, 125℃ 및 150℃에 있어서의 상기 측정에 의해 어림잡아진 SMP1 내지 SMP6에 있어서의 노드 A의 전압과 누설 전류의 관계를 나타내었다. 도 6 내지 도 8에 도시한 바와 같이, 150℃의 경우라도 누설 전류는 100zA/μm 이하임을 알 수 있다.
이상과 같이, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터를 사용한 특성 평가용 회로에 있어서, 누설 전류가 충분히 낮기 때문에, 상기 트랜지스터의 오프 전류가 충분히 작음을 알 수 있다. 또한, 상기 트랜지스터의 오프 전류는 온도가 상승한 경우라도 충분히 낮음을 알 수 있다.
<본 명세서에서 개시되는 반도체 장치에 대하여>
본 명세서에서 개시되는 반도체 장치는, 산화물 반도체에 의해 채널 영역이 형성되는 트랜지스터의 소스 및 드레인의 한쪽이 전기적으로 접속된 노드에 있어서 데이터의 유지를 행하는 메모리 셀을 갖는다. 또한, 당해 트랜지스터의 오프 전류(누설 전류)는 극히 낮다. 그로 인해, 당해 노드의 전위를 원하는 값으로 설정한 후, 당해 트랜지스터를 오프 상태로 함으로써 당해 전위를 일정 또는 거의 일정하게 유지하는 것이 가능하다. 이에 따라, 당해 메모리 셀에 있어서 정확한 데이터의 유지가 가능해진다.
또한, 당해 노드는 당해 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되어 있다. 그로 인해, 당해 노드의 전위는 당해 트랜지스터를 통한 전하의 수수에 의해 용이하게 제어할 수 있다. 즉, 당해 메모리 셀에서는 용이하게 유지 데이터의 다치화를 행하는 것이 가능하다.
게다가, 당해 노드에 있어서 유지되는 데이터는 상술한 플래시 메모리 등과 비교하여 특정 반도체 소자로부터 받는 영향이 적다. 즉, 당해 메모리 셀은 반도체 소자의 특성 편차 등에 크게 의존하지 않고 데이터의 유지를 행하는 것이 가능하다. 이에 따라, 전위를 세분화하여 당해 노드에 있어서의 유지 데이터로 할 수 있다.
또한, 본 명세서에서 개시되는 반도체 장치에서는 로우 어드레스 신호의 공급 및 컬럼 어드레스 신호의 공급이 공통의 배선을 통해 행해진다. 그로 인해, 당해 반도체 장치의 핀수를 저감하는 것이 가능하다.
<구체예>
상술한 반도체 장치의 구체예에 대하여 도 9a 내지 도 22c를 참조하여 설명한다.
<메모리 셀(30)의 구체예 1>
도 9a는, 상술한 메모리 셀(30)의 구체예를 도시한 회로도이다. 도 9a에 도시한 메모리 셀(30)은, 게이트가 기입 워드선(35)에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 기입 비트선(38)에 전기적으로 접속된 트랜지스터(31)와, 게이트가 트랜지스터(31)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 판독 비트선(37)에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽이 고정 전위선(39)에 전기적으로 접속된 트랜지스터(33)와, 한쪽 전극이 트랜지스터(31)의 소스 및 드레인의 다른 쪽 및 트랜지스터(33)의 게이트에 전기적으로 접속되고, 다른 쪽 전극이 판독 워드선(36)에 전기적으로 접속된 용량 소자(34)를 갖는다. 또한, 노드(32)는 트랜지스터(31)의 소스 및 드레인의 다른 쪽, 트랜지스터(33)의 게이트 및 용량 소자(34)의 한쪽 전극이 전기적으로 접속하는 노드이다. 또한, 고정 전위선(39)에 공급되는 전위로서 접지 전위(GND) 또는 0V 등을 적용하는 것이 가능하다. 또한, 트랜지스터(31)는 산화물 반도체(OS)에 의해 채널 영역이 형성되는 트랜지스터이지만, 트랜지스터(33)의 채널 영역을 형성하는 반도체 재료는 특별히 한정되지 않는다.
도 9a에 도시한 메모리 셀(30)에서는 노드(32)의 전위에 따라 트랜지스터(33)의 스위칭을 제어하는 것이 가능하다. 게다가, 노드(32)의 전위는 판독 워드선(36)과의 용량 결합에 의해 제어하는 것이 가능하다. 그로 인해, 도 9a에 도시한 메모리 셀(30)에서는 다치의 정보를 기억하는 것이 가능하다. 즉, 판독 워드선(36)의 전위가 상이한 복수의 조건에 있어서 트랜지스터(33)의 상태(온 상태 또는 오프 상태)을 판별함으로써, 노드(32)의 전위가 다치화되어 있더라도 판독을 행하는 것이 가능하다. 또한, 당해 판독은 트랜지스터(33)를 이용하여 구성된 분압 회로의 출력 신호를 판별하는 것 등에 의해 행할 수 있다. 또한, 도 9a에 도시한 메모리 셀(30)은 2치의 정보를 유지하는 메모리 셀로서 사용할 수도 있다.
<메모리 셀(30)의 구체예 2>
도 9b는 도 9a와는 상이한 메모리 셀(30)의 구체예를 나타내는 회로도이다. 도 9b에 도시한 메모리 셀(30)은, 일렬로 배치된 n개의 메모리 셀 중 어느 하나이다. 메모리 셀(30)은, 게이트가 기입 워드선(42)에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 비트선(44)에 전기적으로 접속된 트랜지스터(31)와, 게이트가 트랜지스터(31)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된 트랜지스터(40)와, 한쪽 전극이 트랜지스터(31)의 소스 및 드레인의 다른 쪽 및 트랜지스터(40)의 게이트에 전기적으로 접속되고, 다른 쪽 전극이 판독 워드선(43)에 전기적으로 접속된 용량 소자(41)를 갖는다. 또한, k번째(k는 2 이상 n 미만의 자연수)에 배치된 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 한쪽은 k-1번째에 배치된 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽은 k+1번째에 배치된 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 한쪽에 전기적으로 접속된다. 또한, 1번째에 배치된 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 한쪽은 출력 단자로서 기능한다. 또한, n 번째에 배치된 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 다른 쪽은 접지된다. 또한, 노드(32)는 트랜지스터(31)의 소스 및 드레인의 다른 쪽, 트랜지스터(40)의 게이트 및 용량 소자(41)의 한쪽의 전극이 전기적으로 접속하는 노드이다. 또한, 메모리 셀(30)이 갖는 트랜지스터(31)는 산화물 반도체(OS)에 의해 채널 영역이 형성되는 트랜지스터이지만, 메모리 셀(30)이 갖는 트랜지스터(40)의 채널 영역을 형성하는 반도체 재료는 특별히 한정되지 않는다.
도 9b에 도시한 메모리 셀(30)에서는 노드(32)의 전위에 따라 트랜지스터(40)의 스위칭을 제어하는 것이 가능하다. 게다가, 노드(32)의 전위는 판독 워드선(43)과의 용량 결합에 의해 제어하는 것이 가능하다. 또한, 도 9b에 도시한 메모리 셀(30)을 갖는 반도체 장치에 있어서는, 일렬로 배치된 n개의 메모리 셀(30) 중 어느 하나에 유지된 데이터의 판독을 행할 때에, 당해 메모리 셀(30) 이외의 n-1개의 메모리 셀(30)의 판독 워드선(43)의 전위를 하이 레벨로 상승시킨다. 이에 따라, 당해 메모리 셀(30) 이외의 n-1개의 메모리 셀(30)이 갖는 트랜지스터(40)가 온 상태가 된다. 그로 인해, 당해 메모리 셀(30)이 갖는 트랜지스터(40)의 소스 및 드레인의 한쪽이 출력 단자에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽이 접지된다. 여기서, 당해 메모리 셀(30)이 갖는 트랜지스터(40)의 상태(온 상태 또는 오프 상태)를 판별함으로써 데이터가 얻어진다. 구체적으로는, 당해 메모리 셀(30)이 갖는 트랜지스터(40)를 이용하여 분압 회로를 구성하고, 상기 분압 회로의 출력 신호를 판별하는 것 등으로 데이터가 얻어진다. 또한, 도 9b에 도시한 메모리 셀(30)에 있어서 다치의 데이터를 판별하는 경우에는, 판독 워드선(43)의 전위가 상이한 복수의 조건에 있어서 트랜지스터(40)의 상태(온 상태 또는 오프 상태)를 판별할 필요가 있다. 또한, 도 9b에 도시한 메모리 셀(30)은 2치의 정보를 유지하는 메모리 셀로서 사용할 수도 있다.
<로우 어드레스 래치(21) 및 컬럼 어드레스 래치(22)의 구체예 1>
도 10a는 상술한 로우 어드레스 래치(21)의 구체예를 도시한 도면이다. 도 10a에 도시한 로우 어드레스 래치(21)는, 제1 입력 단자가 제1 어드레스 신호선에 전기적으로 접속되고, 제2 입력 단자가 제1 래치 신호(LAT1)를 공급하는 배선(제1 래치 신호선이라고도 함)에 전기적으로 접속되고, 출력 단자가 로우 디코더(11)에 전기적으로 접속된 제1 로우 어드레스 신호 래치(210_1) 내지 제1 입력 단자가 제n 어드레스 신호선에 전기적으로 접속되고, 제2 입력 단자가 제1 래치 신호선에 전기적으로 접속되고, 출력 단자가 로우 디코더(11)에 전기적으로 접속된 제n 로우 어드레스 신호 래치(210_n)를 갖는다.
도 10a에 도시한 로우 어드레스 래치(21)가 갖는 제1 로우 어드레스 신호 래치(210_1) 내지 제n 로우 어드레스 신호 래치(210_n)의 각각은 제1 래치 신호(LAT1)에 따라 제1 입력 단자에 입력되는 신호를 회로 내에 저장하는 것이 가능하다. 그리고, 당해 신호의 유지 및 로우 디코더(11)에 대한 당해 신호의 출력을 행하는 것이 가능하다. 이에 따라, 로우 디코더(11)가 메모리 셀 어레이(10)의 원하는 행을 선택하는 것이 가능해진다.
도 10b는 상술한 컬럼 어드레스 래치(22)의 구체예를 도시한 도면이다. 마찬가지로, 도 10b에 도시한 컬럼 어드레스 래치(22)는, 제1 입력 단자가 제1 어드레스 신호선에 전기적으로 접속되고, 제2 입력 단자가 제2 래치 신호(LAT2)를 공급하는 배선(제2 래치 신호선이라고도 함)에 전기적으로 접속되고, 출력 단자가 컬럼 디코더(12)에 전기적으로 접속된 제1 컬럼 어드레스 신호 래치(220_1) 내지 제1 입력 단자가 제n 어드레스 신호선에 전기적으로 접속되고, 제2 입력 단자가 제2 래치 신호선에 전기적으로 접속되고, 출력 단자가 컬럼 디코더(12)에 전기적으로 접속된 제n 컬럼 어드레스 신호 래치(220_n)를 갖는다.
도 10b에 도시한 컬럼 어드레스 래치(22)가 갖는 제1 컬럼 어드레스 신호 래치(220_1) 내지 제n 컬럼 어드레스 신호 래치(220_n)의 각각은, 제2 래치 신호(LAT2)에 따라 제1 입력 단자에 입력되는 신호를 회로 내에 저장하는 것이 가능하다. 그리고, 당해 신호의 유지 및 컬럼 디코더(12)에 대한 당해 신호의 출력을 행하는 것이 가능하다. 이에 따라, 컬럼 디코더(12)가 메모리 셀 어레이(10)의 원하는 열을 선택하는 것이 가능해진다.
도 10c는 도 10a에 도시한 제x의 로우 어드레스 신호 래치(210_x)(x는 n 이하의 자연수)의 구체예를 도시한 도면이다. 도 10c에 도시한 제x의 로우 어드레스 신호 래치(210_x)는, 입력 단자 및 출력 단자의 한쪽이 제x의 어드레스 신호선에 전기적으로 접속된 스위치(211a)와, 입력 단자가 스위치(211a)의 입력 단자 및 출력 단자의 다른 쪽에 전기적으로 접속된 인버터(212a)와, 입력 단자가 인버터(212a)의 출력 단자에 전기적으로 접속되고, 출력 단자가 제x의 로우 어드레스 신호 래치(210_x)의 출력 단자로서 기능하는 인버터(212b)와, 입력 단자가 인버터(212a)의 출력 단자 및 인버터(212b)의 입력 단자에 전기적으로 접속된 인버터(212c)와, 입력 단자 및 출력 단자의 한쪽이 인버터(212c)의 출력 단자에 전기적으로 접속되고, 입력 단자 및 출력 단자의 다른 쪽이 스위치(211a)의 입력 단자 및 출력 단자의 다른 쪽 및 인버터(212a)의 입력 단자에 전기적으로 접속된 스위치(211b)과, 입력 단자가 제1 래치 신호선에 전기적으로 접속된 인버터(212d)를 갖는다.
또한, 스위치(211a, 211b)로서는 도 10d에 도시한 회로를 적용할 수 있고, 인버터(212a) 내지 (212d)로서는 도 10e에 도시한 회로를 적용할 수 있다. 구체적으로 설명하면, 도 10d에 도시한 스위치는, 소스 및 드레인의 한쪽이 스위치의 입력 단자에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽이 스위치의 출력 단자에 전기적으로 접속된 p 채널형 트랜지스터 및 n 채널형 트랜지스터를 갖는다. 또한, 도 10e에 도시한 인버터는, 게이트가 인버터의 입력 단자에 전기적으로 접속되고, 소스가 고전원 전위(VDD)를 공급하는 배선에 전기적으로 접속되고, 드레인이 인버터의 출력 단자에 전기적으로 접속된 p 채널형 트랜지스터와, 게이트가 인버터의 입력 단자에 전기적으로 접속되고, 소스가 저전원 전위(VSS)를 공급하는 배선에 전기적으로 접속되고, 드레인이 인버터의 출력 단자에 전기적으로 접속된 n 채널형 트랜지스터를 갖는다. 또한, 도 10d에 도시한 회로 및 도 10e에 도시한 회로가 갖는 n 채널형 트랜지스터로서, 산화물 반도체(OS)에 의해 채널 영역이 형성되는 트랜지스터를 적용하는 것도 가능하다.
또한, 스위치(211a)가 갖는 p 채널형 트랜지스터의 게이트는 제1 래치 신호선에 전기적으로 접속되고, n 채널형 트랜지스터의 게이트는 인버터(212d)의 출력 단자에 전기적으로 접속된다. 또한, 스위치(211b)가 갖는 p 채널형 트랜지스터의 게이트는 인버터(212d)의 출력 단자에 전기적으로 접속되고, n 채널형 트랜지스터의 게이트는 제1 래치 신호선에 전기적으로 접속된다.
또한, 도 10b에 도시한 제x의 컬럼 어드레스 신호 래치(220_x)로서, 도 10c에 도시한 제x의 로우 어드레스 신호 래치(210_x)와 동일한 회로를 적용하는 것이 가능하다. 단, 제x의 컬럼 어드레스 신호 래치(220_x)에서는 제1 래치 신호(LAT1)가 아닌 제2 래치 신호(LAT2)가 입력되는 점이 제x의 로우 어드레스 신호 래치(210_x)와는 다르다(도 10c의 괄호 내용 참조).
도 10f는 제x의 어드레스 신호(ASx), 제1 래치 신호(LAT1), 제2 래치 신호(LAT2), 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)의 특정 기간에 있어서의 전위의 변화를 도시한 도면이다. 또한, 도 10f 중에 있어서, 기간 T1은 제x의 어드레스 신호(ASx)가 로우 어드레스 신호를 나타내는 기간이며, 기간 T2는 제x의 어드레스 신호(ASx)가 컬럼 어드레스 신호를 나타내는 기간이다. 또한, 여기에서는 제x의 어드레스 신호(ASx)가 나타내는 하이 레벨의 전위가 신호 「1」이며, 로우 레벨의 전위가 신호 「0」에 상당하는 것으로 한다. 또한, 기간 T1에 있어서 제x의 어드레스 신호(ASx)가 나타내는 로우 어드레스 신호 및 기간 T2에 있어서 제x의 어드레스 신호(ASx)가 나타내는 컬럼 어드레스 신호는 함께 하이 레벨의 전위(신호 「1」)인 것으로 한다.
기간 T1의 초기에 있어서, 제x의 어드레스 신호(ASx)의 전위가 하이 레벨의 전위로 상승한다. 이때, 제1 래치 신호(LAT1)의 전위 및 제2 래치 신호(LAT2)의 전위는 함께 로우 레벨의 전위이다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 스위치(211a) 및 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 스위치(211a)는 온 상태이며, 각각이 갖는 스위치(211b)는 오프 상태이다. 이에 따라, 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)는 하이 레벨의 전위(신호 「1」)가 된다.
계속해서, 기간 T1 내에 있어서, 제1 래치 신호(LAT1)의 전위가 하이 레벨의 전위로 상승한다. 이에 따라, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 스위치(211a)가 오프 상태로 되고, 스위치(211b)가 온 상태가 된다. 또한, 당해 동작이 제x의 로우 어드레스 신호 래치(210_x)에 있어서의 로우 어드레스 신호의 저장에 상당한다.
계속해서, 기간 T1 말기에 있어서, 제x의 어드레스 신호(ASx)의 전위가 로우 레벨의 전위로 하강한다. 이에 따라, 스위치(211a)가 온 상태에 있는 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)는 로우 레벨의 전위로 하강한다. 한편, 스위치(211a)가 오프 상태에 있는 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out)는 로우 레벨의 전위로 하강하는 일이 없다. 또한, 스위치(211b)가 온 상태(신호 「1」)에 있기 때문에, 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out)는 하이 레벨의 전위(신호 「1」)를 유지한다.
계속해서, 기간 T2의 초기에 있어서, 제x의 어드레스 신호(ASx)의 전위가 하이 레벨의 전위로 상승한다. 이때, 제1 래치 신호(LAT1)의 전위는 하이 레벨의 전위이며, 제2 래치 신호(LAT2)의 전위는 로우 레벨의 전위이다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 스위치(211a)는 오프 상태이고, 스위치(211b)는 온 상태인 데 반해, 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 스위치(211a)는 온 상태이고, 스위치(211b)는 오프 상태이다. 이에 따라, 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out)는 기간 T1에 있어서 저장된 로우 어드레스 신호인 하이 레벨의 전위(신호 「1」)를 유지하고, 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)는 하이 레벨의 전위(신호 「1」)로 상승한다.
계속해서, 기간 T2 내에 있어서, 제2 래치 신호(LAT2)의 전위가 하이 레벨의 전위로 상승한다. 이에 따라, 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 스위치(211a)가 오프 상태가 되고, 스위치(211b)가 온 상태가 된다. 또한, 당해 동작이 제x의 컬럼 어드레스 신호 래치(220_x)에 있어서의 컬럼 어드레스 신호의 저장에 상당한다.
계속해서, 기간 T2 말기에 있어서, 제x의 어드레스 신호(ASx)의 전위가 로우 레벨의 전위로 하강한다. 그러나, 스위치(211a)가 오프 상태에 있는 제x의 로우 어드레스 신호 래치(210_x) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 각각의 출력 신호(210_x Out) 및 (220_x Out)는 로우 레벨의 전위로 하강하는 일이 없다. 또한, 스위치(211b)가 온 상태(신호 「1」)에 있기 때문에, 제x의 로우 어드레스 신호 래치(210_x) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 각각의 출력 신호(210_x Out) 및 (220_x Out)는 하이 레벨의 전위(신호 「1」)를 유지한다.
상기 동작을 제1 로우 어드레스 신호 래치(210_1) 내지 제n의 로우 어드레스 신호 래치(210_n)의 각각에 있어서 행함으로써, 기간 T2 후에 로우 디코더(11)에 메모리 셀 어레이(10)의 원하는 행을 선택시키는 것이 가능해진다. 또한, 상기 동작을 제1 컬럼 어드레스 신호 래치(220_1) 내지 제n의 컬럼 어드레스 신호 래치(220_n)의 각각에 있어서 행함으로써, 기간 T2 후에 컬럼 디코더(12)에 메모리 셀 어레이(10)의 원하는 열을 선택시키는 것이 가능해진다. 즉, 메모리 셀 어레이(10)가 갖는 복수의 메모리 셀(30) 중 어느 하나를 선택하는 것이 가능해진다.
<로우 어드레스 래치(21) 및 컬럼 어드레스 래치(22)의 구체예 2>
도 11a는 도 10c와는 다른 제x의 로우 어드레스 신호 래치(210_x)의 구체예를 도시한 도면이다. 도 11a에 도시한 제x의 로우 어드레스 신호 래치(210_x)는, 게이트가 제1 래치 신호선에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 제x의 어드레스 신호선에 전기적으로 접속된 트랜지스터(213)와, 한쪽의 전극이 트랜지스터(213)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전극이 고정 전위선에 전기적으로 접속된 용량 소자(214)와, 입력 단자가 트랜지스터(213)의 소스 및 드레인의 다른 쪽 및 용량 소자(214)의 한쪽의 전극에 전기적으로 접속된 인버터(215a)와, 입력 단자가 인버터(215a)의 출력 단자에 전기적으로 접속되고, 출력 단자가 제x의 로우 어드레스 신호 래치(210_x)의 출력 단자로서 기능하는 인버터(215b)를 갖는다. 또한, 트랜지스터(213)는 채널 영역이 산화물 반도체(OS)에 의해 형성되는 트랜지스터이다. 또한, 당해 고정 전위선에 공급되는 전위로서, 접지 전위(GND) 또는 0(V) 등을 적용하는 것이 가능하다. 또한, 인버터(215a, 215b)로서는, 도 10e에 도시한 회로를 적용할 수 있다.
또한, 도 10b에 도시한 제x의 컬럼 어드레스 신호 래치(220_x)로서, 도 11a에 도시한 제x의 로우 어드레스 신호 래치(210_x)와 동일한 회로를 적용하는 것이 가능하다. 단, 제x의 컬럼 어드레스 신호 래치(220_x)에서는 제1 래치 신호(LAT1)가 아닌 제2 래치 신호(LAT2)가 입력되는 점이 제x의 로우 어드레스 신호 래치(210_x)와는 다르다(도 11a의 괄호 내용 참조).
도 11b는 제x의 어드레스 신호(ASx), 제1 래치 신호(LAT1), 제2 래치 신호(LAT2), 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)의 특정 기간에 있어서의 전위의 변화를 도시한 도면이다. 또한, 도 11b 중에 있어서, 기간 t1은 제x의 어드레스 신호(ASx)가 로우 어드레스 신호를 나타내는 기간이고, 기간 t2는 제x의 어드레스 신호(ASx)가 컬럼 어드레스 신호를 나타내는 기간이다. 또한, 여기에서는 제x의 어드레스 신호(ASx)가 나타내는 하이 레벨의 전위가 신호 「1」이고, 로우 레벨의 전위가 신호 「0」에 상당하는 것으로 한다. 또한, 기간 t1에 있어서 제x의 어드레스 신호(ASx)가 나타내는 로우 어드레스 신호 및 기간 t2에 있어서 제x의 어드레스 신호(ASx)가 나타내는 컬럼 어드레스 신호는 함께 하이 레벨의 전위(신호 「1」)인 것으로 한다.
기간 t1 내에 있어서, 우선, 제x의 어드레스 신호(ASx)의 전위가 하이 레벨의 전위로 상승한다. 이때, 제1 래치 신호(LAT1)의 전위 및 제2 래치 신호(LAT2)의 전위는 함께 로우 레벨의 전위이다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 트랜지스터(213) 및 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 트랜지스터(213)는 오프 상태이다. 계속해서, 제1 래치 신호(LAT1)의 전위가 하이 레벨의 전위로 상승한다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 트랜지스터(213)가 온 상태가 된다. 이에 따라, 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out)는 하이 레벨의 전위(신호 「1」)가 된다. 계속해서, 제1 래치 신호(LAT1)의 전위가 로우 레벨의 전위로 하강한다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 트랜지스터(213)가 오프 상태가 된다. 그로 인해, 트랜지스터(213)의 소스 및 드레인의 다른 쪽 및 용량 소자의 한쪽의 전극이 전기적으로 접속된 노드가 부유 상태가 된다. 여기서, 트랜지스터(213)는 채널 영역이 산화물 반도체(OS)에 의해 형성되는 오프 전류값이 낮은 트랜지스터이기 때문에, 당해 노드의 전위를 일정값 또는 거의 일정값으로 유지하는 것이 가능하다. 이에 따라, 제x의 로우 어드레스 신호 래치(210_x)의 출력 신호(210_x Out)는 하이 레벨의 전위(신호 「1」)를 유지한다. 또한, 당해 동작(제1 래치 신호(LAT1)의 하강에 따른 동작)이 제x의 로우 어드레스 신호 래치(210_x)에 있어서의 로우 어드레스 신호의 저장에 상당한다.
또한, 기간 t2 내 있어서, 우선 제x의 어드레스 신호(ASx)의 전위가 하이 레벨의 전위로 상승한다. 이때, 제1 래치 신호(LAT1)의 전위 및 제2 래치 신호(LAT2)의 전위는 함께 로우 레벨의 전위이다. 그로 인해, 제x의 로우 어드레스 신호 래치(210_x)가 갖는 트랜지스터(213) 및 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 트랜지스터(213)는 오프 상태이다. 계속해서, 제2 래치 신호(LAT2)의 전위가 하이 레벨의 전위로 상승한다. 그로 인해, 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 트랜지스터(213)가 온 상태가 된다. 이에 따라, 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)는 하이 레벨의 전위(신호 「1」)가 된다. 계속해서, 제2 래치 신호(LAT2)의 전위가 로우 레벨의 전위로 하강한다. 그로 인해, 제x의 컬럼 어드레스 신호 래치(220_x)가 갖는 트랜지스터(213)가 오프 상태가 된다. 이에 따라, 제x의 컬럼 어드레스 신호 래치(220_x)의 출력 신호(220_x Out)는 하이 레벨의 전위(신호 「1」)를 유지한다. 또한, 당해 동작(제2 래치 신호(LAT2)의 하강에 따른 동작)이 제x의 컬럼 어드레스 신호 래치(220_x)에 있어서의 컬럼 어드레스 신호의 저장에 상당한다.
상기 동작을 제1 로우 어드레스 신호 래치(210_1) 내지 제n의 로우 어드레스 신호 래치(210_n)의 각각에 있어서 행함으로써, 기간 t2 후에 로우 디코더(11)에 메모리 셀 어레이(10)의 원하는 행을 선택시키는 것이 가능해진다. 또한, 상기 동작을 제1 컬럼 어드레스 신호 래치(220_1) 내지 제n의 컬럼 어드레스 신호 래치(220_n)의 각각에 있어서 행함으로써, 기간 t2 후에 컬럼 디코더(12)에 메모리 셀 어레이(10)의 원하는 열을 선택시키는 것이 가능해진다. 즉, 메모리 셀 어레이(10)가 갖는 복수의 메모리 셀(30) 중 어느 하나를 선택하는 것이 가능해진다.
도 11a에 도시한 회로를 제x의 로우 어드레스 신호 래치(210_x) 및 제x의 컬럼 어드레스 신호 래치(220_x)로서 적용함으로써, 도 10c에 도시한 회로를 제x의 로우 어드레스 신호 래치(210_x) 및 제x의 컬럼 어드레스 신호 래치(220_x)로서 적용하는 경우와 비교하여 트랜지스터수를 저감할 수 있다.
또한, 제x의 로우 어드레스 신호 래치(210_x) 및 제x의 컬럼 어드레스 신호 래치(220_x)의 한쪽으로서 도 10c에 도시한 회로를 적용하고, 다른 쪽으로서 도 11a에 도시한 회로를 적용하는 것도 가능하다. 또한, 제1 로우 어드레스 신호 래치(210_1) 내지 제n의 로우 어드레스 신호 래치(210_n)에 포함되는, m개(m은 n 미만의 자연수)의 로우 어드레스 신호 래치로서 도 10c에 도시한 회로를 적용하고, (n-m)개의 로우 어드레스 신호 래치로서 도 11a에 도시한 회로를 적용하는 것도 가능하다. 마찬가지로, 제1 컬럼 어드레스 신호 래치(220_1) 내지 제n의 컬럼 어드레스 신호 래치(220_n)에 포함되는, m개의 컬럼 어드레스 신호 래치로서 도 10c에 도시한 회로를 적용하고, (n-m)개의 컬럼 어드레스 신호 래치로서 도 11a에 도시한 회로를 적용하는 것도 가능하다.
<반도체 장치를 구성하는 트랜지스터의 구체예>
이하에서는 상술한 반도체 장치가 갖는 트랜지스터의 일례에 대하여 설명한다. 구체적으로는, 반도체 재료를 포함하는 기판을 이용하여 형성되는 트랜지스터 및 산화물 반도체를 이용하여 형성되는 트랜지스터의 일례에 대하여 나타낸다.
도 12에 도시한 트랜지스터(160)는, 반도체 재료를 포함하는 기판(100)에 설치된 채널 영역(116)과, 채널 영역(116)을 끼우도록 설치된 한 쌍의 불순물 영역(114a, 114b) 및 한 쌍의 고농도 불순물 영역(120a, 120b)(이들을 합쳐 단순히 불순물 영역이라고도 칭함)과, 채널 영역(116) 상에 설치된 게이트 절연막(108a)과, 게이트 절연막(108a) 상에 설치된 게이트층(110a)과, 불순물 영역(114a)과 전기적으로 접속하는 소스층(130a)과, 불순물 영역(114b)과 전기적으로 접속하는 드레인층(130b)을 갖는다.
또한, 게이트층(110a)의 측면에는 사이드 월 절연층(118)이 설치되어 있다. 또한, 반도체 재료를 포함하는 기판(100)의 사이드 월 절연층(118)과 겹치지 않는 영역에는 한 쌍의 고농도 불순물 영역(120a, 120b)을 갖고, 한 쌍의 고농도 불순물 영역(120a, 120b) 상에는 한 쌍의 금속 화합물 영역(124a, 124b)이 존재한다. 또한, 기판(100) 상에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 설치되어 있고, 트랜지스터(160)을 덮도록 층간 절연층(126) 및 층간 절연층(128)이 설치되어 있다. 소스층(130a)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124a)과 전기적으로 접속되고, 드레인층(130b)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124b)과 전기적으로 접속되어 있다. 즉, 소스층(130a)은 금속 화합물 영역(124a)을 통해 고농도 불순물 영역(120a) 및 불순물 영역(114a)과 전기적으로 접속되고, 드레인층(130b)은 금속 화합물 영역(124b)을 통해 고농도 불순물 영역(120b) 및 불순물 영역(114b)과 전기적으로 접속되어 있다.
또한, 후술하는 트랜지스터(164)의 하층에는, 게이트 절연막(108a)과 동일 재료로 이루어지는 절연층(108b), 게이트층(110a)과 동일 재료로 이루어지는 전극층(110b), 및 소스층(130a) 및 드레인층(130b)과 동일 재료로 이루어지는 전극층(130c)이 설치되어 있다.
도 12에 도시한 트랜지스터(164)는, 층간 절연층(128) 상에 설치된 게이트층(136d)과, 게이트층(136d) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상에 설치된 산화물 반도체층(140)과, 산화물 반도체층(140) 상에 설치되고, 산화물 반도체층(140)과 전기적으로 접속되어 있는 소스층(142a)과, 드레인층(142b)을 갖는다.
여기서, 게이트층(136d)은 층간 절연층(128) 상에 형성된 절연층(132)에 매립되도록 설치되어 있다. 또한, 게이트층(136d)과 마찬가지로, 트랜지스터(160)가 갖는, 소스층(130a)에 접하는 전극층(136a) 및 드레인층(130b)에 접하는 전극층(136b)이 형성되어 있다. 또한, 전극층(130c)에 접하는 전극층(136c)이 형성되어 있다.
또한, 트랜지스터(164) 상에는 산화물 반도체층(140)의 일부와 접하도록 보호 절연층(144)이 설치되어 있고, 보호 절연층(144) 상에는 층간 절연층(146)이 설치되어 있다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에는 소스층(142a) 및 드레인층(142b)에까지 도달하는 개구가 형성되어 있고, 당해 개구를 통해, 소스층(142a)에 접하는 전극층(150d), 드레인층(142b)에 접하는 전극층(150e)이 형성되어 있다. 또한, 전극층(150d), 전극층(150e)과 마찬가지로, 게이트 절연막(138), 보호 절연층(144), 층간 절연층(146)에 형성된 개구를 통해, 전극층(136a)에 접하는 전극층(150a), 전극층(136b)에 접하는 전극층(150b) 및 전극층(136c)에 접하는 전극층(150c)이 형성되어 있다.
여기서, 산화물 반도체층(140)은 수소 등의 불순물이 충분히 제거되어 고순도화되어 있다. 구체적으로는, 산화물 반도체층(140)의 수소 농도는 5×1019(atoms/cm3) 이하이다. 또한, 산화물 반도체층(140)의 수소 농도는 5×1018(atoms/cm3) 이하인 것이 바람직하고, 5×1017(atoms/cm3) 이하인 것이 보다 바람직하다. 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층(140)을 사용함으로써, 극히 우수한 오프 전류 특성의 트랜지스터(164)를 얻을 수 있다. 예를 들어, 드레인 전압 Vd가 +1V 또는 +10V인 경우, 누설 전류는 1×10-13[A] 이하가 된다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층(140)을 적용함으로써, 트랜지스터(164)의 누설 전류를 저감할 수 있다. 또한, 상술한 산화물 반도체층(140) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
또한, 층간 절연층(146) 상에는 절연층(152)이 설치되어 있고, 절연층(152)에 매립되도록 전극층(154a), 전극층(154b), 전극층(154c), 전극층(154d)가 설치되어 있다. 또한, 전극층(154a)은 전극층(150a)과 접해 있고, 전극층(154b)은 전극층(150b)과 접해 있고, 전극층(154c)은 전극층(150c) 및 전극층(150d)과 접해 있고, 전극층(154d)은 전극층(150e)와 접해 있다.
도 12에 도시한 트랜지스터(160)가 갖는 소스층(130a)은, 상층 영역에 설치된 전극층(136a), 전극층(150a) 및 전극층(154a)에 전기적으로 접속되어 있다. 그로 인해, 트랜지스터(160)의 소스층(130a)은 이들 도전층을 적절히 형성함으로써, 상층 영역에 설치된 트랜지스터(164)가 갖는 전극층 중 어느 하나와 전기적으로 접속시키는 것이 가능하다. 또한, 트랜지스터(160)가 갖는 드레인층(130b)에 대해서도 마찬가지로, 상층 영역에 설치된 트랜지스터(164)가 갖는 전극층 중 어느 하나와 전기적으로 접속시키는 것이 가능하다. 또한, 도 12에는 도시하지는 않았지만, 트랜지스터(160)가 갖는 게이트층(110a)이, 상층 영역에 설치된 전극층을 개재하여, 트랜지스터(164)가 갖는 전극층 중 어느 하나와 전기적으로 접속하는 구성으로 할 수도 있다.
마찬가지로, 도 12에 도시한 트랜지스터(164)가 갖는 소스층(142a)은, 하층 영역에 설치된 전극층(130c) 및 전극층(110b)에 전기적으로 접속되어 있다. 그로 인해, 트랜지스터(164)의 소스층(142a)은 이들 도전층을 적절히 형성함으로써, 하층 영역에 설치된 트랜지스터(160)의 게이트층(110a), 소스층(130a), 또는 드레인층(130b)과 전기적으로 접속시키는 것이 가능하다. 또한, 도 12에는 도시하지 않았지만, 트랜지스터(164)가 갖는 게이트층(136d) 또는 드레인층(142b)이, 하층 영역에 설치된 전극층을 개재하여, 트랜지스터(160)가 갖는 전극층 중 어느 하나와 전기적으로 접속하는 구성으로 할 수도 있다.
<트랜지스터의 제작 공정예>
이어서, 트랜지스터(160) 및 트랜지스터(164)의 제작 방법의 일례에 대하여 설명한다. 이하에서는 처음에 트랜지스터(160)의 제작 방법에 대하여 도 13a 내지 도 13h를 참조하면서 설명하고, 그 후, 트랜지스터(164)의 제작 방법에 대하여 도 14 및 도 15를 참조하면서 설명한다.
우선, 반도체 재료를 포함하는 기판(100)을 준비한다(도 13a 참조). 반도체 재료를 포함하는 기판(100)로서는, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는 반도체 재료를 포함하는 기판(100)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대하여 나타내는 것으로 한다. 또한, 일반적으로 「SOI 기판」은 절연 표면 상에 실리콘 반도체층이 설치된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 상에 실리콘 이외의 재료로 이루어지는 반도체층이 설치된 구성의 기판도 포함하는 것으로 한다. 즉, 「SOI 기판」이 갖는 반도체층은 실리콘 반도체층으로 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 상에 절연층을 개재하여 반도체층이 설치된 구성도 포함되는 것으로 한다.
기판(100) 상에는 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 13a 참조). 보호층(102)으로서는, 예를 들어 산화실리콘이나 질화실리콘, 질화산화실리콘 등을 재료로 하는 절연층을 사용할 수 있다. 또한, 이 공정 전후에 있어서, 반도체 장치의 임계값 전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가할 수 있다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물로서는, 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
이어서, 상기 보호층(102)을 마스크로 하여 에칭을 행하고, 보호층(102)에 덮여 있지 않은 영역(노출된 영역)의 기판(100)의 일부를 제거한다. 이에 따라 분리된 반도체 영역(104)이 형성된다(도 13b 참조). 당해 에칭에는 건식 에칭을 이용하는 것이 적합하지만, 습식 에칭을 이용할 수도 있다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다.
이어서, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)에 중첩하는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 13b 참조). 당해 절연층은 산화실리콘이나 질화실리콘, 질화산화실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는 CMP(Chemical Mechanical Polishing) 등의 연마 처리나 에칭 처리 등이 있지만, 그 중 어느 것을 이용하더라도 좋다. 또한, 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후에는 상기 보호층(102)을 제거한다.
이어서, 반도체 영역(104) 상에 절연층을 형성하고, 당해 절연층 상에 도전 재료를 포함하는 층을 형성한다.
절연층은 나중의 게이트 절연막이 되는 것으로서, CVD법이나 스퍼터링법 등을 이용하여 얻어지는 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막의 단층 구조 또는 적층 구조로 하면 좋다. 그 밖에 고밀도 플라즈마 처리나 열산화 처리에 의해 반도체 영역(104)의 표면을 산화, 질화함으로써, 상기 절연층을 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소, 암모니아, 질소 등과의 혼합 가스를 이용하여 행할 수 있다. 또한, 절연층의 두께는 특별히 한정되지 않지만, 예를 들어 1nm 이상 100nm 이하로 할 수 있다.
도전 재료를 포함하는 층은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 도전 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 사용하여, 도전 재료를 포함하는 층을 형성할 수 있다. 형성 방법도 특별히 한정되지 않고 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다. 또한, 여기에서는 도전 재료를 포함하는 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여 게이트 절연막(108a), 게이트층(110a)을 형성한다(도 13c 참조).
이어서, 게이트층(110a)을 덮는 절연층(112)을 형성한다(도 13c 참조). 그리고, 반도체 영역(104)에 붕소(B), 인(P), 비소(As) 등을 첨가하여, 얕은 접합 깊이의 한 쌍의 불순물 영역(114a, 114b)을 형성한다(도 13c 참조). 또한, 한 쌍의 불순물 영역(114a, 114b)의 형성에 의해, 반도체 영역(104)의 게이트 절연막(108a) 하부에는 채널 영역(116)이 형성된다(도 13c 참조). 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는 그의 농도를 높게 하는 것이 바람직하다. 또한, 여기서는 절연층(112)을 형성한 후에 한 쌍의 불순물 영역(114a, 114b)을 형성하는 공정을 채용하고 있지만, 한 쌍의 불순물 영역(114a, 114b)을 형성한 후에 절연층(112)을 형성하는 공정으로 할 수도 있다.
이어서, 사이드 월 절연층(118)을 형성한다(도 13d 참조). 사이드 월 절연층(118)은 절연층(112)을 덮도록 절연층을 형성한 후에, 당해 절연층에 이방성이 높은 에칭 처리를 적용함으로써, 자기 정합적으로 형성할 수 있다. 또한, 이때에, 절연층(112)을 부분적으로 에칭하여, 게이트층(110a)의 상면과, 한 쌍의 불순물 영역(114a, 114b)의 상면을 노출시키면 좋다.
이어서, 게이트층(110a), 한 쌍의 불순물 영역(114a, 114b), 사이드 월 절연층(118) 등을 덮도록 절연층을 형성한다. 그리고, 한 쌍의 불순물 영역(114a, 114b)의 일부에 대하여 붕소(B), 인(P), 비소(As) 등을 첨가하여, 한 쌍의 고농도 불순물 영역(120a, 120b)을 형성한다(도 13e 참조). 그 후, 상기 절연층을 제거하고, 게이트층(110a), 사이드 월 절연층(118), 한 쌍의 고농도 불순물 영역(120a, 120b) 등을 덮도록 금속층(122)을 형성한다(도 13e 참조). 금속층(122)은 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층(122)은, 반도체 영역(104)을 구성하는 반도체 재료와 반응하여 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
이어서, 열처리를 실시하여 금속층(122)과 반도체 재료를 반응시킨다. 이에 따라, 한 쌍의 고농도 불순물 영역(120a, 120b)에 접하는 한 쌍의 금속 화합물 영역(124a, 124b)이 형성된다(도 13f 참조). 또한, 게이트층(110a)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트층(110a)의 금속층(122)과 접촉하는 부분에도 금속 화합물 영역이 형성되게 된다.
상기 열처리로서는, 예를 들어 플래시 램프의 조사에 의한 열처리를 사용할 수 있다. 물론, 그 밖의 열처리 방법을 사용할 수도 있지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료와의 반응에 의해 형성되는 것으로서, 충분히 도전성이 높아진 영역이다. 당해 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 또한, 한 쌍의 금속 화합물 영역(124a, 124b)을 형성한 후에는 금속층(122)은 제거한다.
이어서, 상술한 공정에 의해 형성된 각 구성을 덮도록 층간 절연층(126), 층간 절연층(128)을 형성한다(도 13g 참조). 층간 절연층(126)이나 층간 절연층(128)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 또한, 여기에서는 층간 절연층(126)이나 층간 절연층(128)의 2층 구조로 하고 있지만, 층간 절연층의 구성은 여기에 한정되지 않는다. 층간 절연층(128)의 형성 후에는 그의 표면을 CMP나 에칭 처리 등에 의해 평탄화해 두는 것이 바람직하다.
그 후, 상기 층간 절연층에 한 쌍의 금속 화합물 영역(124a, 124b)에까지 도달하는 개구를 형성하고, 당해 개구에 소스층(130a), 드레인층(130b)을 형성한다(도 13h 참조). 소스층(130a) 및 드레인층(130b)은, 예를 들어 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP와 같은 방법을 이용하여 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
또한, 소스층(130a) 및 드레인층(130b)을 형성할 때에는 그의 표면이 평탄해지도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함하는 영역에 티타늄막이나 질화티타늄막을 얇게 형성한 후에, 개구에 매립되도록 텅스텐막을 형성하는 경우에는, 그 후의 CMP에 의해 불필요한 텅스텐, 티타늄, 질화티타늄 등을 제거함과 함께, 그의 표면의 평탄성을 향상시킬 수 있다. 이와 같이, 소스층(130a) 및 드레인층(130b)을 포함하는 표면을 평탄화함으로써, 후속 공정에 있어서 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능해진다.
또한, 여기에서는 한 쌍의 금속 화합물 영역(124a, 124b)과 접촉하는 소스층(130a) 및 드레인층(130b)만을 나타내고 있지만, 이 공정에 있어서, 배선으로서 기능하는 전극층(예를 들어, 도 12에 있어서의 전극층(130c)) 등을 합쳐 형성할 수 있다. 소스층(130a) 및 드레인층(130b)으로서 사용할 수 있는 재료에 대하여 특별히 한정은 없고, 각종 도전 재료를 사용할 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료를 사용할 수 있다.
이상에 의해, 반도체 재료를 포함하는 기판(100)을 사용한 트랜지스터(160)가 형성된다. 또한, 상기 공정 후에는 추가로 전극이나 배선, 절연층 등을 형성할 수도 있다. 배선의 구조로서, 층간 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용함으로써, 고도로 집적화된 회로를 제공할 수 있다.
이어서, 도 14 및 도 15를 이용하여, 층간 절연층(128) 상에 트랜지스터(164)를 제작하는 공정에 대하여 설명한다. 또한, 도 14 및 도 15는 층간 절연층(128) 상의 각종 전극층이나 트랜지스터(164) 등의 제작 공정을 나타내는 것이기 때문에, 트랜지스터(164)의 하부에 존재하는 트랜지스터(160) 등에 대해서는 생략하고 있다.
우선, 층간 절연층(128), 소스층(130a), 드레인층(130b), 전극층(130c) 상에 절연층(132)을 형성한다(도 14의 (a) 참조). 절연층(132)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다.
이어서, 절연층(132)에 대하여 소스층(130a), 드레인층(130b) 및 전극층(130c)에까지 도달하는 개구를 형성한다. 이때, 나중에 게이트층(136d)이 형성되는 영역에도 아울러 개구를 형성한다. 그리고, 상기 개구에 매립되도록 도전층(134)을 형성한다(도 14의 (b) 참조). 상기 개구는 마스크를 사용한 에칭 등의 방법으로 형성할 수 있다. 당해 마스크는 포토마스크를 사용한 노광 등의 방법에 의해 형성하는 것이 가능하다. 에칭으로서는, 습식 에칭, 건식 에칭 중 어느 것을 이용해도 좋지만, 미세 가공 측면에서는 건식 에칭을 이용하는 것이 적합하다. 도전층(134)의 형성은 PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(134)의 형성에 사용할 수 있는 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나 이들의 합금, 화합물(예를 들어 질화물) 등을 들 수 있다.
보다 구체적으로는, 예를 들어 PVD법에 의해 개구를 포함하는 영역에 티타늄막을 얇게 형성하고, CVD법에 의해 질화티타늄막을 얇게 형성한 후에, 개구에 매립되도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은 계면의 산화막을 환원하여, 하부 전극층(여기서는 소스층(130a), 드레인층(130b), 전극층(130c) 등)과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에 도금법에 의해 구리막을 형성할 수 있다.
도전층(134)을 형성한 후에는 에칭 처리나 CMP와 같은 방법을 이용하여 도전층(134)의 일부를 제거하고, 절연층(132)을 노출시켜서, 전극층(136a), 전극층(136b), 전극층(136c), 게이트층(136d)을 형성한다(도 14의 (c) 참조). 또한, 상기 도전층(134)의 일부를 제거하여 전극층(136a), 전극층(136b), 전극층(136c), 게이트층(136d)을 형성할 때에는, 표면이 평탄해지도록 가공하는 것이 바람직하다. 이와 같이 절연층(132), 전극층(136a), 전극층(136b), 전극층(136c), 게이트층(136d)의 표면을 평탄화함으로써, 후속 공정에 있어서 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능해진다.
이어서, 절연층(132), 전극층(136a), 전극층(136b), 전극층(136c), 게이트층(136d)을 덮도록 게이트 절연막(138)을 형성한다(도 14의 (d) 참조). 게이트 절연막(138)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연막(138)은 산화규소, 질화규소, 산화질화규소, 질화산화규소, 산화알루미늄, 산화하프늄, 산화탄탈 등을 포함하도록 형성하는 것이 적합하다. 또한, 게이트 절연막(138)은 단층 구조로 할 수도 있고, 적층 구조로 할 수도 있다. 예를 들어, 원료 가스로서 실란(SiH4), 산소, 질소를 사용한 플라즈마 CVD법에 의해, 산화질화규소로 이루어지는 게이트 절연막(138)을 형성할 수 있다. 게이트 절연막(138)의 두께는 특별히 한정되지 않지만, 예를 들어 10nm 이상 500nm 이하로 할 수 있다. 적층 구조의 경우에는, 예를 들어 막 두께 50nm 이상 200nm 이하의 제1 게이트 절연막과, 제1 게이트 절연막 상의 막 두께 5nm 이상 300nm 이하의 제2 게이트 절연막의 적층으로 하면 적합하다.
또한, 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위나 계면 전하에 대하여 극히 민감하기 때문에, 이러한 산화물 반도체를 산화물 반도체층에 사용하는 경우에는 게이트 절연막과의 계면은 중요하다. 즉, 고순도화된 산화물 반도체층에 접하는 게이트 절연막(138)에는 고품질화가 요구되게 된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD법은 치밀하고 절연 내압이 높은 고품질의 게이트 절연막(138)을 형성할 수 있는 점에서 적합하다. 고순도화된 산화물 반도체층과 고품질 게이트 절연막이 밀착하여 접촉함으로써, 계면 준위 밀도를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막으로서 양질의 절연층을 형성할 수 있는 것이면, 고순도화된 산화물 반도체층을 사용하는 경우이더라도 스퍼터링법이나 플라즈마 CVD법 등 다른 방법을 적용할 수 있다. 또한, 형성 후의 열처리에 의해 막질이나 계면 특성이 개질되는 절연층을 적용할 수 있다. 어느 것으로 하든, 게이트 절연막(138)으로서의 막질이 양호함과 함께, 산화물 반도체층과의 계면 준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것을 형성하면 좋다.
계속해서, 게이트 절연막(138) 상에 산화물 반도체층을 형성하고, 마스크를 사용한 에칭 등의 방법에 의해 상기 산화물 반도체층을 가공하여, 섬 형상의 산화물 반도체층(140)을 형성한다(도 14의 (e) 참조).
산화물 반도체층으로서는, 적어도 In, Ga, Sn, Zn, Al, Mg, Hf 및 란타노이드로부터 선택된 1종 이상의 원소를 함유한다. 예를 들어, In-Sn-Ga-Zn계, In-Ga-Zn계, In-Sn-Zn계, In-Al-Zn계, Sn-Ga-Zn계, Al-Ga-Zn계, Sn-Al-Zn계, In-Hf-Zn계, In-La-Zn계, In-Ce-Zn계, In-Pr-Zn계, In-Nd-Zn계, In-Pm-Zn계, In-Sm-Zn계, In-Eu-Zn계, In-Gd-Zn계, In-Tb-Zn계, In-Dy-Zn계, In-Ho-Zn계, In-Er-Zn계, In-Tm-Zn계, In-Yb-Zn계, In-Lu-Zn계, Zn-Mg계, Sn-Mg계, In-Mg 계, In-Ga계, In-Zn계, Sn-Zn계, Al-Zn계, In계, Sn계, Zn계의 산화물 반도체층, 특히 비정질 산화물 반도체층을 사용하는 것이 적합하다. 여기에서는 산화물 반도체층으로서 In-Ga-Zn계의 금속 산화물 타깃을 사용하여, 비정질의 산화물 반도체층을 스퍼터링법에 의해 형성하는 것으로 한다. 또한, 비정질의 산화물 반도체층 중에 실리콘을 첨가함으로써 그의 결정화를 억제할 수 있기 때문에, 예를 들어 SiO2를 2중량％ 이상 10중량％ 이하로 포함하는 타깃을 이용하여 산화물 반도체층을 형성할 수 있다.
산화물 반도체층을 스퍼터링 법으로 제작하기 위한 타깃으로서는, 예를 들어 산화아연 등을 주성분으로 하는 금속 산화물의 타깃을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 금속 산화물 타깃(조성비로서 In2O3:Ga2O3:ZnO=1:1:1[몰비], In:Ga:Zn=1:1:0.5[원자비]) 등을 사용할 수도 있다. 또한, In, Ga 및 Zn을 포함하는 금속 산화물 타깃으로서 In:Ga:Zn=1:1:1 [원자비] 또는 In:Ga:Zn=1:1:2[원자비]의 조성비를 갖는 타깃 등을 사용할 수 있다. 금속 산화물 타깃의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상(예를 들어 99.9％)이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 치밀한 산화물 반도체층이 형성된다.
산화물 반도체층의 형성 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어 수소, 물, 수산기, 수소화물 등의 불순물이 수 ppm 정도(바람직하게는 수 ppb 정도)로까지 제거된 고순도 가스를 사용하는 것이 적합하다.
산화물 반도체층의 형성 시에는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타깃으로 하여 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 저온 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용할 수 있다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 부가한 것일 수도 있다. 저온 펌프를 이용하여 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
형성 조건으로서는, 예를 들어 기판과 타깃 간의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 유량 비율 100％) 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체층의 두께는 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 달라지기 때문에, 그의 두께는 사용하는 재료에 따라 적절히 선택하면 좋다.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 게이트 절연막(138)의 표면에 부착되어 있는 먼지를 제거하는 것이 적합하다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에 있어서는 스퍼터링 타겟에 이온을 충돌시키는 바, 반대로 처리 표면에 이온을 충돌시킴으로써 그의 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여 기판 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용할 수도 있다.
상기 산화물 반도체층의 에칭에는 건식 에칭, 습식 에칭 중 어느 하나를 이용할 수 있다. 물론 양쪽을 조합하여 이용할 수도 있다. 원하는 형상으로 에칭할 수 있도록 재료에 맞춰 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
건식 에칭에 사용하는 에칭 가스로는, 예를 들어 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 3염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등) 등이 있다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)은 적절히 설정한다.
습식 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간토 가가꾸사 제조) 등의 에칭액을 사용할 수 있다.
계속해서, 산화물 반도체층에 제1 열처리를 행하는 것이 바람직하다. 이 제1 열처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제1 열처리의 온도는 300℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만으로 한다. 예를 들어, 저항 발열체 등을 사용한 전기로에 기판을 도입하고, 산화물 반도체층(140)에 대하여 질소 분위기 하에 450℃에 있어서 1시간의 열처리를 행한다. 그동안 산화물 반도체층(140)은 대기에 접촉시키지 않고 물이나 수소의 재혼입이 이루어지지 않도록 한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 행하는 장치이다. 기체로서는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제1 열처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 투입하고, 수분간 가열한 후, 당해 불활성 가스 중으로부터 기판을 취출하는 GRTA 처리를 행할 수 있다. GRTA 처리를 사용하면 단시간으로의 고온 열처리가 가능해진다. 또한, 단시간의 열 처리이기 때문에, 기판의 왜곡점을 초과하는 온도 조건이더라도 적용이 가능해진다.
또한, 제1 열처리는 질소 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기에서 행하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라서는 산화물 반도체층이 결정화되어 미결정 또는 다결정이 되는 경우도 있다. 예를 들어, 결정화율이 90％ 이상 또는 80％ 이상인 미결정의 산화물 반도체층이 되는 경우도 있다. 또한, 제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 되는 경우도 있다.
또한, 비정질의 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에 미결정(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층이 되는 경우도 있다.
또한, 비정질 중에 미결정을 배열시킴으로써, 산화물 반도체층의 전기적 특성을 변화시키는 것도 가능하다. 예를 들어, In-Ga-Zn계의 금속 산화물 타깃을 사용하여 산화물 반도체층을 형성하는 경우에는, 전기적 이방성을 갖는 In2Ga2ZnO7의 결정립이 배향한 미결정부를 형성함으로써, 산화물 반도체층의 전기적 특성을 변화시킬 수 있다.
보다 구체적으로는, 예를 들어 In2Ga2ZnO7의 c축이 산화물 반도체층의 표면에 수직인 방향을 취하도록 배향시킴으로써, 산화물 반도체층의 표면에 평행한 방향의 도전성을 향상시키고, 산화물 반도체층의 표면에 수직인 방향의 절연성을 향상시킬 수 있다. 또한, 이러한 미결정부는 산화물 반도체층 중으로의 물이나 수소 등의 불순물의 침입을 억제하는 기능을 갖는다.
또한, 상술한 미결정부를 갖는 산화물 반도체층은 GRTA 처리에 의한 산화물 반도체층의 표면 가열에 의해 형성할 수 있다. 또한, Zn의 함유량이 In 또는 Ga의 함유량보다 작은 스퍼터링 타겟을 사용함으로써, 보다 적합하게 형성하는 것이 가능하다.
산화물 반도체층(140)에 대한 제1 열처리는 섬 형상의 산화물 반도체층(140)으로 가공하기 전의 산화물 반도체층에 행할 수도 있다. 그 경우에는, 제1 열처리 후에 가열 장치로부터 기판을 취출하여 포토리소그래피 공정을 행하게 된다.
또한, 상기 열처리는 산화물 반도체층(140)에 대한 탈수화, 탈수소화의 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등이라 칭할 수도 있다. 이러한 탈수화 처리, 탈수소화 처리는 산화물 반도체층의 형성 후, 산화물 반도체층(140) 상에 소스층 및 드레인층을 적층시킨 후, 또는 소스층 및 드레인층 상에 보호 절연층을 형성한 후 등의 타이밍에 있어서 행하는 것이 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정되지 않고 복수회 행할 수 있다.
이어서, 산화물 반도체층(140)에 접하도록 소스층(142a) 및 드레인층(142b)을 형성한다(도 14의 (f) 참조). 소스층(142a) 및 드레인층(142b)은 산화물 반도체층(140)을 덮도록 도전층을 형성한 후, 당해 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
당해 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수로부터 선택된 재료를 사용할 수 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수 또는 복수 조합한 재료를 사용할 수 있다. 도전층은 단층 구조일 수 있고, 2층 이상의 적층 구조로 할 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다.
여기서, 에칭에 사용하는 마스크 형성시의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 사용하는 것이 적합하다.
트랜지스터의 채널 길이(L)는 소스층(142a)의 하단부와 드레인층(142b)의 하단부와의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 노광을 행하는 경우에는, 수 nm 내지 수십 nm로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크 형성의 노광을 행한다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다.
또한, 도전층의 에칭시에는 산화물 반도체층(140)이 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 따라서는, 당해 공정에 있어서 산화물 반도체층(140)의 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 될 수도 있다.
또한, 산화물 반도체층(140)과 소스층(142a)의 사이, 또는 산화물 반도체층(140)과 드레인층(142b)의 사이에 산화물 도전층을 형성할 수 있다. 산화물 도전층과, 소스층(142a) 및 드레인층(142b)을 형성하기 위한 금속층은 연속해서 형성하는 것(연속 성막)이 가능하다. 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층을 설치함으로써, 소스 영역 또는 드레인 영역의 저저항화를 도모할 수 있기 때문에, 트랜지스터의 고속 동작이 실현된다.
또한, 상기 마스크의 사용수나 공정수를 삭감하기 위해, 투과한 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 레지스트 마스크를 형성하고, 이를 이용하여 에칭 공정을 행할 수 있다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 두께를 갖는 형상(계단 형상)이 되고, 애싱에 의해 추가로 형상을 변형시킬 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 즉, 1장의 다계조 마스크에 의해 적어도 2종 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화를 도모할 수 있다.
또한, 상술한 공정 후에는 N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하는 것이 바람직하다. 당해 플라즈마 처리에 의해, 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등이 제거된다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행할 수 있다.
이어서, 대기에 접촉시키지 않고, 산화물 반도체층(140)의 일부에 접하는 보호 절연층(144)을 형성한다(도 14의 (g) 참조).
보호 절연층(144)은 스퍼터링법 등, 보호 절연층(144)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 또한, 그의 두께는 적어도 1nm 이상으로 한다. 보호 절연층(144)에 사용할 수 있는 재료로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등이 있다. 또한, 그의 구조는 단층 구조로 할 수도 있고, 적층 구조로 할 수도 있다. 보호 절연층(144)을 형성할 때의 기판 온도는 실온 이상 300℃ 이하로 하는 것이 바람직하고, 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다.
보호 절연층(144)에 수소가 포함되면, 그 수소의 산화물 반도체층(140)에의 침입이나, 수소에 의한 산화물 반도체층(140) 중의 산소의 추출 등이 발생하고, 산화물 반도체층(140)의 백채널측이 저저항화되어 기생 채널이 형성될 우려가 있다. 따라서, 보호 절연층(144)은 가능한 한 수소를 포함하지 않도록, 형성 방법에 있어서는 수소를 사용하지 않는 것이 중요하다.
또한, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(144)을 형성하는 것이 바람직하다. 이는, 산화물 반도체층(140) 및 보호 절연층(144)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위함이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 저온 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 첨가한 것일 수 있다. 저온 펌프를 이용하여 배기한 성막실은, 예를 들어 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 제거되어 있기 때문에, 당해 성막실에서 형성한 보호 절연층(144)에 포함되는 불순물의 농도를 저감할 수 있다.
보호 절연층(144)을 형성할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 수 ppm 정도(바람직하게는 수 ppb 정도)로까지 제거된 고순도 가스를 사용하는 것이 바람직하다.
계속해서, 불활성 가스 분위기 하 또는 산소 가스 분위기 하에서 제2 열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하는 것이 바람직하다. 예를 들어, 질소 분위기 하에 250℃에서 1시간의 제2 열처리를 행한다. 제2 열처리를 행하면, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다.
또한, 대기 중에 100℃ 이상 200℃ 이하에서 1시간 이상 30시간 이하의 열처리를 행할 수 있다. 이 열처리는 일정한 가열 온도를 유지하며 가열할 수도 있고, 실온으로부터 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복 수행할 수 있다. 또한, 이 열처리를 보호 절연층의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서 열처리를 행하면, 가열 시간을 단축할 수 있다. 또한, 당해 열처리는 상기 제2 열처리 대신에 행할 수도 있고, 제2 열 처리 전후 등에 행할 수도 있다.
이어서, 보호 절연층(144) 상에 층간 절연층(146)을 형성한다(도 15의 (a) 참조). 층간 절연층(146)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 층간 절연층(146)의 형성 후에는, 그의 표면을 CMP나 에칭 등의 방법에 의해 평탄화해 두는 것이 바람직하다.
이어서, 층간 절연층(146), 보호 절연층(144) 및 게이트 절연막(138)에 대하여 전극층(136a), 전극층(136b), 전극층(136c), 소스층(142a), 드레인층(142b)에까지 도달하는 개구를 형성하고, 당해 개구에 매립되도록 도전층(148)을 형성한다(도 15의 (b) 참조). 상기 개구는 마스크를 이용한 에칭 등의 방법으로 형성할 수 있다. 당해 마스크는, 포토마스크를 이용한 노광 등의 방법에 의해 형성하는 것이 가능하다. 에칭으로서는 습식 에칭, 건식 에칭 중 어느 하나를 이용할 수 있지만, 미세 가공 측면에서는 건식 에칭을 이용하는 것이 적합하다. 도전층(148)의 형성은 PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(148)의 형성에 사용할 수 있는 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나, 이들의 합금, 화합물(예를 들어 질화물) 등을 들 수 있다.
구체적으로는, 예를 들어 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, CVD법에 의해 질화티타늄막을 얇게 형성한 후에, 개구에 매립되도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은 계면의 산화막을 환원하여, 하부 전극(여기서는 전극층(136a), 전극층(136b), 전극층(136c), 소스층(142a), 드레인층(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후의 형성되는 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에 도금법에 의해 구리막을 형성할 수 있다.
도전층(148)을 형성한 후에는, 에칭이나 CMP와 같은 방법을 이용하여 도전층(148)의 일부를 제거하여 층간 절연층(146)을 노출시켜서, 전극층(150a), 전극층(150b), 전극층(150c), 전극층(150d), 전극층(150e)을 형성한다(도 15의 (c) 참조). 또한, 상기 도전층(148)의 일부를 제거하여 전극층(150a), 전극층(150b), 전극층(150c), 전극층(150d), 전극층(150e)을 형성할 때에는 표면이 평탄해지도록 가공하는 것이 바람직하다. 이와 같이 층간 절연층(146), 전극층(150a), 전극층(150b), 전극층(150c), 전극층(150d), 전극층(150e)의 표면을 평탄화함으로써, 후속 공정에 있어서 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능해진다.
또한, 절연층(152)을 형성하고, 절연층(152)에 전극층(150a), 전극층(150b), 전극층(150c), 전극층(150d), 전극층(150e)에까지 도달하는 개구를 형성하고, 당해 개구에 매립되도록 도전층을 형성한 후, 에칭이나 CMP 등의 방법을 이용하여 도전층의 일부를 제거하고, 절연층(152)을 노출시켜서 전극층(154a), 전극층(154b), 전극층(154c), 전극층(154d)을 형성한다(도 15의 (d) 참조). 당해 공정은 전극층(150a) 등을 형성하는 경우와 마찬가지이기 때문에, 상세한 내용은 생략한다.
<트랜지스터의 변형예>
도 16 내지 도 19b에는 트랜지스터(164)의 구성의 변형예를 도시하였다. 즉, 트랜지스터(160)의 구성은 상기와 마찬가지이다.
도 16에는 산화물 반도체층(140) 아래에 게이트층(136d)을 갖고, 소스층(142a) 및 드레인층(142b)이 산화물 반도체층(140)의 하측 표면에 있어서 접하는 구성의 트랜지스터(164)를 나타낸다.
도 16에 도시한 구성과 도 12에 도시한 구성의 큰 차이점으로서, 소스층(142a) 및 드레인층(142b)과, 산화물 반도체층(140)과의 접속 위치를 들 수 있다. 즉, 도 12에 도시한 구성에서는 산화물 반도체층(140)의 상측 표면에 있어서 소스층(142a) 및 드레인층(142b)과 접하는 데 반해, 도 16에 도시한 구성에서는 산화물 반도체층(140)의 하측 표면에 있어서 소스층(142a) 및 드레인층(142b)과 접한다. 그리고, 이 접촉의 차이에 기인하여 그 밖의 전극층, 절연층 등의 배치가 달라지는 것으로 되어 있다. 또한, 각 구성 요소의 상세한 내용은 도 12와 마찬가지이다.
구체적으로는, 도 16에 도시한 트랜지스터(164)는 층간 절연층(128) 상에 설치된 게이트층(136d)과, 게이트층(136d) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상에 설치된, 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 갖는다. 또한, 트랜지스터(164) 상에는 산화물 반도체층(140)을 덮도록 보호 절연층(144)이 설치되어 있다.
도 17a 및 도 17b에는 산화물 반도체층(140) 상에 게이트층(136d)을 갖는 트랜지스터(164)를 도시하였다. 여기서, 도 17a는 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면에 있어서 산화물 반도체층(140)과 접하는 구성의 예를 도시한 도면이고, 도 17b는 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 상측 표면에 있어서 산화물 반도체층(140)과 접하는 구성의 예를 도시한 도면이다.
도 12 또는 도 16에 도시한 구성과 도 17a 및 도 17b에 도시한 구성의 큰 차이점은 산화물 반도체층(140) 상에 게이트층(136d)을 갖는 점이다. 또한, 도 17a에 도시한 구성과 도 17b에 도시한 구성의 큰 차이점은 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에 있어서 접하는가란 점이다. 그리고, 이들의 차이에 기인하여 그 밖의 전극층, 절연층 등의 배치가 달라지는 것으로 되어 있다. 또한, 각 구성 요소의 상세한 내용은 도 12 등과 마찬가지이다.
구체적으로는, 도 17a에 도시한 트랜지스터(164)는 층간 절연층(128) 상에 설치된 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)과, 산화물 반도체층(140) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상의 산화물 반도체층(140)과 중첩하는 영역의 게이트층(136d)을 갖는다.
또한, 도 17b에 도시한 트랜지스터(164)는 층간 절연층(128) 상에 설치된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 설치된 소스층(142a) 및 드레인층(142b)과, 산화물 반도체층(140), 소스층(142a) 및 드레인층(142b) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상의 산화물 반도체층(140)과 중첩하는 영역에 설치된 게이트층(136d)을 갖는다.
또한, 도 17a 및 도 17b에 도시한 구성에서는 도 12에 도시한 구성 등과 비교하여 구성 요소가 생략되는 경우가 있다(예를 들어, 전극층(150a)이나 전극층(154a) 등). 이 경우, 제작 공정의 간략화라는 부차적인 효과도 얻어진다. 물론, 도 12 등에 도시한 구성에 있어서도 필수가 아닌 구성 요소를 생략할 수 있음은 말할 필요도 없다.
도 18a 및 도 18b에는 소자의 크기가 비교적 큰 경우로서, 산화물 반도체층(140) 아래에 게이트층(136d)을 갖는 구성의 트랜지스터(164)를 도시하였다. 이 경우, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 완만한 것이기 때문에, 배선이나 전극 등을 절연층 중에 매립되도록 형성할 필요는 없다. 예를 들어, 도전층의 형성 후에 패터닝을 행함으로써, 게이트층(136d) 등을 형성하는 것이 가능하다.
도 18a에 도시한 구성과 도 18b에 도시한 구성의 큰 차이점은, 소스층(142a) 및 드레인층(142b)이 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에 있어서 접하는가란 점이다. 그리고, 이들 차이에 기인하여 그 밖의 전극층, 절연층 등의 배치가 달라지는 것으로 되어 있다. 또한, 각 구성 요소의 상세한 내용은 도 12 등과 마찬가지이다.
구체적으로는, 도 18a에 도시한 트랜지스터(164)는 층간 절연층(128) 상에 설치된 게이트층(136d)과, 게이트층(136d) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상에 설치된, 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 갖는다.
또한, 도 18b에 도시한 트랜지스터(164)는, 층간 절연층(128) 상에 설치된 게이트층(136d)과, 게이트층(136d) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상의 게이트층(136d)과 중첩하는 영역에 설치된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 설치된 소스층(142a) 및 드레인층(142b)을 갖는다.
또한, 도 18a 및 도 18b에 도시한 구성에 있어서도, 도 12에 도시한 구성 등과 비교하여 구성 요소가 생략되는 경우가 있다. 이 경우도 제작 공정의 간략화라는 효과가 얻어진다.
도 19a 및 도 19b에는 소자의 크기가 비교적 큰 경우로서, 산화물 반도체층(140) 상에 게이트층(136d)을 갖는 구성의 트랜지스터(164)를 도시하였다. 이 경우에도, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 완만한 것이기 때문에, 배선이나 전극 등을 절연층 중에 매립하도록 형성할 필요는 없다. 예를 들어, 도전층의 형성 후에 패터닝을 행함으로써, 게이트층(136d) 등을 형성하는 것이 가능하다.
도 19a에 도시한 구성과 도 19b에 도시한 구성의 큰 차이점은, 소스층(142a) 및 드레인층(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에 있어서 접하는가란 점이다. 그리고, 이들 차이에 기인하여 그 밖의 전극층, 절연층 등의 배치가 달라지는 것으로 되어 있다. 또한, 각 구성 요소의 상세한 내용은 도 12 등과 마찬가지이다.
구체적으로는, 도 19a에 도시한 트랜지스터(164)는, 층간 절연층(128) 상에 설치된 소스층(142a) 및 드레인층(142b)과, 소스층(142a) 및 드레인층(142b)의 상측 표면에 접하는 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b) 및 산화물 반도체층(140) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상의 산화물 반도체층(140)과 중첩하는 영역에 설치된 게이트층(136d)을 갖는다.
또한, 도 19b에 도시한 트랜지스터(164)는, 층간 절연층(128) 상에 설치된 산화물 반도체층(140)과, 산화물 반도체층(140)의 상측 표면에 접하도록 설치된 소스층(142a) 및 드레인층(142b)과, 소스층(142a), 드레인층(142b) 및 산화물 반도체층(140) 상에 설치된 게이트 절연막(138)과, 게이트 절연막(138) 상에 설치된 게이트층(136d)을 갖는다. 또한, 게이트층(136d)은 게이트 절연막(138)을 개재하여, 산화물 반도체층(140)과 중첩하는 영역에 설치된다.
또한, 도 19a 및 도 19b에 도시한 구성에 있어서도, 도 12에 도시한 구성 등과 비교하여 구성 요소가 생략되는 경우가 있다. 이 경우도 제작 공정의 간략화라는 효과가 얻어진다.
또한, 도 12에 도시한 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 설치할 수 있다. 도 20, 도 21은 도 12의 트랜지스터(164)에 산화물 도전층을 설치한 트랜지스터를 도시한 도면이다.
도 20, 도 21의 트랜지스터(164)는, 산화물 반도체층(140)과, 소스층(142a), 드레인층(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(162a, 162b)이 형성되어 있다. 도 20, 도 21의 트랜지스터(164)의 차이는 제작 공정에 따라 산화물 도전층(162a, 162b)의 형상이 상이한 점이다.
도 20의 트랜지스터(164)에서는 산화물 반도체층과 산화물 도전층의 적층을 형성하고, 산화물 반도체층과 산화물 도전층과의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(140)과 산화물 도전층을 형성한다. 산화물 반도체층 및 산화물 도전층 상에 소스층(142a), 드레인층(142b)을 형성한 후, 소스층(142a), 드레인층(142b)을 마스크로 하여 섬 형상의 산화물 도전층을 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층(162a, 162b)을 형성한다.
도 21의 트랜지스터(164)에서는 산화물 반도체층(140) 상에 산화물 도전층을 형성하고, 그 위에 금속 도전층을 형성하고, 산화물 도전층 및 금속 도전층을 동일한 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(162a, 162b), 소스층(142a), 드레인층(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리 시, 산화물 반도체층이 과잉으로 에칭되지 않도록 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(162a, 162b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 산화물 도전층의 재료로서는, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 산화아연 갈륨, 인듐 주석 산화물 등을 적용할 수 있다. 또한, 상기 재료에 산화규소를 포함시킬 수 있다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(140)과 소스층(142a), 드레인층(142b)과의 사이에 설치함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터(164)가 고속 동작을 할 수 있다.
또한, 이러한 구성으로 함으로써, 트랜지스터(164)의 내압을 향상시킬 수 있다.
또한, 도 20, 도 21에서는 도 12에 도시한 트랜지스터(164)의 산화물 반도체층(140)과, 소스층(142a) 및 드레인층(142b)과의 사이에 산화물 도전층을 설치하는 구성에 대하여 도시했지만, 도 16, 도 17a 및 도 17b, 도 18a 및 도 18b, 도 19a 및 도 19b에 도시한 트랜지스터(164)의 산화물 반도체층(140)과, 소스층(142a) 및 드레인층(142b)과의 사이에 산화물 도전층을 설치하는 구성으로 하는 것도 가능하다.
또한, 여기에서는 트랜지스터(160) 상에 트랜지스터(164)를 적층해서 형성하는 예에 대하여 설명했지만, 트랜지스터(160) 및 트랜지스터(164)의 구성은 여기에 한정되는 것은 아니다. 예를 들어, 동일 평면 상에 트랜지스터(160) 및 트랜지스터(164)를 형성할 수 있다. 또한, 트랜지스터(160)와 트랜지스터(164)를 중첩하여 설치할 수도 있다.
<산화물 반도체층의 제작 공정의 변형예>
상술한 트랜지스터의 제작 공정과 상이한 산화물 반도체층의 제작 공정에 대하여 도 22a 내지 도 22c를 이용하여 설명한다.
당해 산화물 반도체층은 제1 결정성 산화물 반도체층 상에 제1 결정성 산화물 반도체층보다 두꺼운 제2 결정성 산화물 반도체층을 갖는다.
절연층(400) 상에 절연층(437)을 형성한다. 여기에서는 절연층(437)으로서, PECVD법 또는 스퍼터링법을 이용하여 50 nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 당해 산화물 절연층으로서, 산화실리콘층, 산화갈륨층, 산화알루미늄층, 산화질화실리콘층, 산화질화알루미늄층, 혹은 질화산화실리콘층으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.
이어서, 절연층(437) 상에 막 두께 1nm 이상 10nm 이하의 제1 산화물 반도체층을 형성한다. 제1 산화물 반도체층의 형성은 스퍼터링법을 이용하고, 그 스퍼터링법에 의한 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
여기에서는 금속 산화물 타깃(In-Ga-Zn계 금속 산화물 타깃(In2O3:Ga2O3:ZnO=1:1:2[몰수비])을 사용하여, 기판과 타깃 간의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5nm의 제1 산화물 반도체층을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(450a)을 형성한다(도 22a 참조).
성막시에 있어서의 기판 온도나 제1 가열 처리의 온도에도 의하지만, 성막이나 제1 가열 처리에 의해 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부를 향해 결정 성장하여, c축 배향한 결정이 얻어진다. 제1 가열 처리에 의해, 아연과 산소가 막 표면에 많이 모여, 상부 평면이 육각형을 이루는 아연과 산소로 이루어지는 그래펜 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하면서 중첩되어 적층이 된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부와 결정 성장이 진행된다.
제1 가열 처리에 의해, 산화물 절연층인 절연층(437) 중의 산소를 제1 결정성 산화물 반도체층(450a)과의 계면 또는 그의 근방(계면으로부터 플러스 마이너스 5nm)에 확산시켜서 제1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 사용되는 절연층(437)은 막 내(벌크 내), 제1 결정성 산화물 반도체층(450a)과 절연층(437)의 계면 중 어느 하나에는 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
계속해서, 제1 결정성 산화물 반도체층(450a) 상에 10nm보다 두꺼운 제2 산화물 반도체층을 형성한다. 제2 산화물 반도체층의 형성은 스퍼터링법을 이용하고, 그 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 상에 접하여 성막하는 산화물 반도체층에 전구체의 정렬이 일어나, 소위 질서성을 갖게 할 수 있다.
여기에서는 금속 산화물 타깃(In-Ga-Zn계 금속 산화물 타깃(In2O3:Ga2O3:ZnO=1:1:2[몰수비])을 이용하여, 기판과 타깃 간의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25nm의 제2 산화물 반도체층을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소 분위기 하, 산소 분위기 하, 혹은 질소와 산소의 혼합 분위기 하로 하여 제2 가열 처리를 행한다. 제2 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 22b 참조). 제2 가열 처리는 질소 분위기 하, 산소 분위기 하, 또는 질소와 산소의 혼합 분위기 하에서 행함으로써, 제2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제2 가열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부에 결정 성장이 진행되어 제2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(437)의 형성으로부터 제2 가열 처리까지의 공정을 대기에 접촉시키지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제2 가열 처리까지의 공정은 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조공기 분위기 등) 하에 행하는 것이 바람직하고, 예를 들어 수분에 대하여는 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기로 한다.
계속해서, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 22c 참조). 도면에서는 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층이라 설명하고 있지만, 명확한 계면이 존재하는 것은 아니며, 어디까지나 이해하기 쉽게 설명하기 위해 도시하고 있다.
산화물 반도체 적층의 가공은 원하는 형상의 마스크를 산화물 반도체 적층 상에 형성한 후, 당해 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성할 수 있다.
또한, 산화물 반도체 적층의 에칭은 건식 에칭이든 습식 에칭이든 좋다. 물론, 이들을 조합하여 이용할 수 있다.
또한, 상기 제작 방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 c축 배향을 갖고 있는 것을 특징의 하나로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC라고도 칭함)을 포함하는 산화물을 갖는다. 또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 일부에 결정립계를 갖고 있다.
또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속의 산화물인 In-Ga-Zn-O계의 재료(IGZO라고도 표기함), In-Sn-Zn-O계의 재료(ITZO라고도 표기함), In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nd-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Tb-Zn-O계의 재료, In-Dy-Zn-O계의 재료, In-Ho-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Yb-Zn-O계의 재료, In-Lu-Zn-O계의 재료나, 2원계 금속의 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료나, In-Ga-O계의 재료, 1원계 금속의 산화물인 In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등이 있다. 또한, 상기 재료에 SiO2를 포함시킬 수 있다. 여기서, 예를 들어 In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이란 의미이며, 그의 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소를 포함할 수도 있다.
또한, 제1 결정성 산화물 반도체층 상에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복 수행하여 3층 이상의 적층 구조로 할 수도 있다.
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써, 안정한 전기적 특성을 가지면서 신뢰성이 높은 트랜지스터를 실현할 수 있다.
<반도체 장치의 이용예>
이하에서는 상술한 반도체 장치의 사용예로서 RFID(Radio Frequency Identification) 태그(500)를 나타낸다(도 23 참조).
RFID 태그(500)는 안테나 회로(501) 및 신호 처리 회로(502)를 갖는다. 신호 처리 회로(502)는 정류 회로(503), 전원 회로(504), 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 컨트롤 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 변조 회로(512)를 갖는다. 메모리 회로(509)는 상술한 반도체 장치를 갖는다.
안테나 회로(501)에 의해 수신된 통신 신호는 복조 회로(505)에 입력된다. 수신되는 통신 신호, 즉 안테나 회로(501)와 리더/라이터 사이에서 송수신되는 신호의 주파수는 극초단파대에 있어서는 915MHz, 2.45GHz 등이 있고, 각각 ISO 규격 등으로 규정된다. 물론, 안테나 회로(501)와 리더/라이터 사이에서 송수신되는 신호의 주파수는 여기에 한정되지 않고, 예를 들어 서브밀리미터파인 300GHz 내지 3THz, 밀리미터파인 30GHz 내지 300GHz, 마이크로파인 3GHz 내지 30GHz, 극초단파인 300MHz 내지 3GHz, 초단파인 30MHz 내지 300MHz의 어느 주파수든 사용할 수 있다. 또한, 안테나 회로(501)와 리더/라이터 사이에서 송수신되는 신호는 반송파를 변조한 신호다. 반송파의 변조 방식은 아날로그 변조 또는 디지털 변조이며, 진폭 변조, 위상 변조, 주파수 변조 및 스펙트럼 확산 중 어느 것이든 좋다. 바람직하게는 진폭 변조 또는 주파수 변조이다.
발진 회로(506)로부터 출력된 발진 신호는, 클록 신호로서 논리 회로(507)에 공급된다. 또한, 변조된 반송파는 복조 회로(505)에서 복조된다. 복조 후의 신호도 논리 회로(507)에 보내어져 해석된다. 논리 회로(507)에서 해석된 신호는 메모리 컨트롤 회로(508)에 보내진다. 메모리 컨트롤 회로(508)는 메모리 회로(509)를 제어하고, 메모리 회로(509)에 기억된 데이터를 취출하고, 당해 데이터를 논리 회로(510)에 보낸다. 논리 회로(510)에서는 당해 데이터에 대하여 인코드 처리를 행한다. 그 후, 인코드 처리된 당해 데이터는 증폭기(511)에서 증폭되고, 이에 기초하여 변조 회로(512)는 반송파에 변조를 행한다. 이 변조된 반송파에 의해 리더/라이터가 RFID 태그(500)로부터의 신호를 인식한다.
정류 회로(503)에 들어간 반송파는 정류된 후, 전원 회로(504)에 입력된다. 이와 같이 하여 얻어진 전원 전압을 전원 회로(504)로부터 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 컨트롤 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 변조 회로(512) 등에 공급한다.
신호 처리 회로(502)와 안테나 회로(501)에 있어서의 안테나와의 접속에 대하여는 특별히 한정되지 않는다. 예를 들어, 안테나와 신호 처리 회로(502)를 와이어 본딩 접속이나 범프 접속을 이용하여 접속하거나, 또는 칩화한 신호 처리 회로(502)의 일면을 전극으로 하여 안테나에 부착한다. 신호 처리 회로(502)와 안테나와의 부착에는 ACF(anisotropic conductive film: 이방성 도전성 필름)를 사용할 수 있다.
안테나는 신호 처리 회로(502)와 함께 동일한 기판 상에 적층하여 설치하거나, 외장형의 안테나를 이용한다. 물론, 신호 처리 회로의 상부 혹은 하부에 안테나가 설치된다.
정류 회로(503)는 안테나 회로(501)가 수신하는 반송파에 의해 유도되는 교류 신호를 직류 신호로 변환한다.
RFID 태그(500)는 배터리(561)를 가질 수 있다(도 24 참조). 정류 회로(503)로부터 출력되는 전원 전압이 신호 처리 회로(502)를 동작시키기에 충분하지 않을 때에는, 배터리(561)로부터도 신호 처리 회로(502)를 구성하는 각 회로(복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 컨트롤 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 변조 회로(512) 등)에 전원 전압을 공급한다.
정류 회로(503)로부터 출력되는 전원 전압 중 잉여분을 배터리(561)에 충전하면 좋다. RFID 태그(500)에 안테나 회로(501) 및 정류 회로(503)와는 별도로 추가로 안테나 회로 및 정류 회로를 설치함으로써, 무작위로 발생하고 있는 전자파 등으로부터 배터리(561)에 축적하는 에너지를 얻을 수 있다.
배터리에 충전함으로써 연속적으로 사용할 수 있다. 배터리는 시트 형상으로 형성된 전지를 사용한다. 예를 들어, 겔 상태 전해질을 사용하는 리튬 폴리머 전지나, 리튬 이온 전지, 리튬 2차 전지 등을 사용하면, 배터리의 소형화가 가능하다. 예를 들어, 니켈 수소 전지, 니켈 카드뮴 전지 또는 대용량의 콘덴서 등을 들 수 있다.
또한, 도 25a 내지 도 25f에 도시한 바와 같이, RFID의 용도는 광범위하지만, 예를 들어 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민증 등, 도 25a 참조), 기록 매체(DVD 소프트나 비디오 테이프 등, 도 25b 참조), 포장용 용기류(포장지나 병 등, 도 25c 참조), 차량류(자전거 등, 도 25d 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활 용품류 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 수상기 또는 휴대 전화) 등의 물품, 혹은 각 물품에 부착하는 꼬리표(도 25e, 도 25f 참조) 등에 설치하여 사용할 수 있다.
RFID 태그(1500)는 프린트 기판에 실장하거나, 표면에 붙이거나, 또는 매립함으로써 물품에 고정된다. 예를 들어, 책이면 종이에 매립하거나, 또는 유기 수지로 이루어지는 패키지이면 당해 유기 수지에 매립하여 각 물품에 고정된다. RFID 태그(1500)는 소형, 박형, 경량을 실현하기 때문에 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류 또는 증서류 등에 RFID 태그(1500)를 설치함으로써 인증 기능을 구비할 수 있어, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활 용품류 또는 전자 기기 등에 RFID 태그(1500)를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 차량류이더라도 RFID 태그(1500)를 부착함으로써, 도난 등에 대한 시큐리티를 높일 수 있다.
이상과 같이, 상술한 반도체 장치를 각 용도에 사용함으로써, 정보의 교환에 사용되는 데이터를 정확한 값 그대로 유지할 수 있기 때문에, 물품의 인증성 또는 시큐리티를 높일 수 있다.
10: 메모리 셀 어레이
11: 로우 디코더
12: 컬럼 디코더
21: 로우 어드레스 래치
22: 컬럼 어드레스 래치
30: 메모리 셀
31: 트랜지스터
32: 노드
33: 트랜지스터
34: 용량 소자
35: 기입 워드선
36: 판독 워드선
37: 판독 비트선
38: 기입 비트선
39: 고정 전위선
40: 트랜지스터
41: 용량 소자
42: 기입 워드선
43: 판독 워드선
44: 비트선
50: 기판
51: 하지층
52: 게이트층
53: 게이트 절연층
54: 산화물 반도체층
55a: 소스층
55b: 드레인층
56: 보호 절연층
57: 평탄화 절연층
58a: 도전층
58b: 도전층
100: 기판
102: 보호층
104: 반도체 영역
106: 소자 분리 절연층
108a: 게이트 절연막
108b: 절연층
110a: 게이트층
110b: 전극층
112: 절연층
114a: 불순물 영역
114b: 불순물 영역
116: 채널 영역
118: 사이드 월 절연층
120a: 고농도 불순물 영역
120b: 고농도 불순물 영역
122: 금속층
124a: 금속 화합물 영역
124b: 금속 화합물 영역
126: 층간 절연층
128: 층간 절연층
130a: 소스층
130b: 드레인층
130c: 전극층
132: 절연층
134: 도전층
136a: 전극층
136b: 전극층
136c: 전극층
136d: 게이트층
138: 게이트 절연막
140: 산화물 반도체층
142a: 소스층
142b: 드레인층
144: 보호 절연층
146: 층간 절연층
148: 도전층
150a: 전극층
150b: 전극층
150c: 전극층
150d: 전극층
150e: 전극층
152: 절연층
154a: 전극층
154b: 전극층
154c: 전극층
154d: 전극층
160: 트랜지스터
162a: 산화물 도전층
162b: 산화물 도전층
164: 트랜지스터
210_1 내지 210_n: 로우 어드레스 신호 래치
210_x: 로우 어드레스 신호 래치
211a: 스위치
211b: 스위치
212a: 인버터
212b: 인버터
212c: 인버터
212d: 인버터
213: 트랜지스터
214: 용량 소자
215a: 인버터
215b: 인버터
220_1 내지 220_n: 컬럼 어드레스 신호 래치
220_x: 컬럼 어드레스 신호 래치
400: 절연층
437: 절연층
450a: 결정성 산화물 반도체층
450b: 결정성 산화물 반도체층
453: 산화물 반도체층
500: RFID 태그
501: 안테나 회로
502: 신호 처리 회로
503: 정류 회로
504: 전원 회로
505: 복조 회로
506: 발진 회로
507: 논리 회로
508: 메모리 컨트롤 회로
509: 메모리 회로
510: 논리 회로
511: 증폭기
512: 변조 회로
801: 측정계
811: 트랜지스터
812: 트랜지스터
813: 용량 소자
814: 트랜지스터
815: 트랜지스터
1500: RFID 태그

Claims (18)

  1. 반도체 장치로서,
    매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 전기적으로 접속된 로우 디코더; 및
    상기 메모리 셀 어레이에 전기적으로 접속된 컬럼 디코더를 포함하고,
    상기 메모리 셀들 중 하나는 노드 및 트랜지스터를 포함하고,
    상기 트랜지스터는 소스, 드레인, 및 채널 영역을 포함하며, 상기 트랜지스터의 상기 소스 및 상기 드레인 중 한쪽은 상기 노드에 전기적으로 접속되어 있으며, 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 배선에 전기적으로 접속되어 있으며,
    상기 채널 영역은 산화물 반도체를 포함하고, 상기 소스와 상기 드레인 사이에 제공되며,
    상기 메모리 셀은 상기 배선에 인가된 신호에 따라 상기 노드에 데이터를 저장하고,
    로우 어드레스 신호 및 컬럼 어드레스 신호가 각각 상기 로우 디코더 및 상기 컬럼 디코더를 통해서 하나의 배선으로부터 상기 메모리 셀 어레이에 공급되는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치로서,
    매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 전기적으로 접속된 로우 디코더; 및
    상기 메모리 셀 어레이에 전기적으로 접속된 컬럼 디코더를 포함하고,
    상기 메모리 셀들 중 하나는 노드, 제1 트랜지스터, 제2 트랜지스터, 및 캐패시터를 포함하고,
    상기 제1 트랜지스터는 소스, 드레인, 및 채널 영역을 포함하고, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 한쪽은 상기 노드에 전기적으로 접속되어 있으며, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제1 배선에 전기적으로 접속되어 있으며,
    상기 노드는 상기 제2 트랜지스터의 게이트 및 상기 캐패시터의 제1 전극에 전기적으로 접속되어 있으며,
    상기 캐패시터의 제2 전극은 제2 배선에 전기적으로 접속되어 있으며,
    상기 채널 영역은 산화물 반도체를 포함하고, 상기 소스와 상기 드레인 사이에 제공되며,
    상기 메모리 셀은 상기 제1 배선에 인가된 제1 신호, 및 상기 제2 배선에 인가된 제2 신호에 따라 상기 노드에 데이터를 저장하며,
    로우 어드레스 신호 및 컬럼 어드레스 신호가 각각 상기 로우 디코더 및 상기 컬럼 디코더를 통해서 하나의 배선으로부터 상기 메모리 셀 어레이에 공급되는, 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치로서,
    매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 행을 선택하는 로우 디코더;
    컬럼 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 열을 선택하는 컬럼 디코더;
    상기 로우 어드레스 신호를 유지하면서 상기 로우 어드레스 신호를 상기 로우 디코더에 출력하는 로우 어드레스 래치;
    상기 컬럼 어드레스 신호를 유지하면서 상기 컬럼 어드레스 신호를 상기 컬럼 디코더에 출력하는 컬럼 어드레스 래치; 및
    노드 및 트랜지스터를 포함하는 상기 메모리 셀들 중 하나의 메모리 셀
    을 포함하고,
    상기 트랜지스터는 소스, 드레인, 및 채널 영역을 포함하고, 상기 트랜지스터의 상기 소스 및 상기 드레인 중 한쪽은 상기 노드에 전기적으로 접속되어 있으며, 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제1 배선에 전기적으로 접속되어 있으며,
    상기 채널 영역은 산화물 반도체를 포함하고, 상기 소스와 상기 드레인 사이에 제공되며,
    상기 메모리 셀은 상기 제1 배선에 인가된 신호에 따라 상기 노드에 데이터를 저장하고,
    상기 로우 어드레스 래치에 대한 상기 로우 어드레스 신호의 공급, 및 상기 컬럼 어드레스 래치에 대한 상기 컬럼 어드레스 신호의 공급이 하나의 배선을 통해 행해지는, 반도체 장치.
  10. 제1항, 제5항, 및 제9항 중 어느 한 항에 있어서,
    상기 메모리 셀들 중 상기 하나의 메모리 셀에 저장된 상기 데이터는 다치의 데이터인, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 장치로서,
    매트릭스 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 행을 선택하는 로우 디코더;
    컬럼 어드레스 신호에 따라 상기 메모리 셀 어레이의 특정 열을 선택하는 컬럼 디코더;
    상기 로우 어드레스 신호를 유지하면서 상기 로우 어드레스 신호를 상기 로우 디코더에 출력하는 로우 어드레스 래치;
    상기 컬럼 어드레스 신호를 유지하면서 상기 컬럼 어드레스 신호를 상기 컬럼 디코더에 출력하는 컬럼 어드레스 래치; 및
    노드, 제1 트랜지스터, 제2 트랜지스터, 및 캐패시터를 포함하는 상기 메모리 셀들 중 하나의 메모리 셀
    을 포함하고,
    상기 제1 트랜지스터는 소스, 드레인, 및 채널 영역을 포함하고, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 한쪽은 상기 노드에 전기적으로 접속되어 있으며, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 제1 배선에 전기적으로 접속되어 있으며,
    상기 노드는 상기 제2 트랜지스터의 게이트 및 상기 캐패시터의 제1 전극에 전기적으로 접속되어 있으며,
    상기 캐패시터의 제2 전극은 제2 배선에 전기적으로 접속되어 있으며,
    상기 채널 영역은 산화물 반도체를 포함하고, 상기 소스와 상기 드레인 사이에 제공되며,
    상기 메모리 셀은 상기 제1 배선에 인가된 제1 신호, 및 상기 제2 배선에 인가된 제2 신호에 따라 상기 노드에 데이터를 저장하며,
    상기 로우 어드레스 래치에 대한 상기 로우 어드레스 신호의 공급, 및 상기 컬럼 어드레스 래치에 대한 상기 컬럼 어드레스 신호의 공급이 하나의 배선을 통해 행해지는, 반도체 장치.
  15. 제14항에 있어서,
    상기 메모리 셀들 중 상기 하나의 메모리 셀에 유지된 상기 데이터는 다치의 데이터인, 반도체 장치.
  16. 제9항 또는 제14항에 있어서,
    상기 로우 어드레스 래치 및 상기 컬럼 어드레스 래치 중 적어도 하나는 상기 산화물 반도체로부터 채널 영역이 형성되는 트랜지스터를 이용하여 형성되는, 반도체 장치.
  17. 제1항, 제5항, 제9항, 및 제14항 중 어느 한 항에 있어서,
    상기 반도체 장치는 RFID 내에 장착되는, 반도체 장치.
  18. 제17항에 있어서,
    상기 RFID는 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 휴대 전화, 및 물품에 부착된 꼬리표로 이루어진 그룹에서 선택된 물건에 제공되는, 반도체 장치.
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