JP5802005B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図1乃至図9を参照して説明する。
図1には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の材料(例えばシリコン)を用いたトランジスタ160と酸化物半導体を用いたトランジスタ162によって構成される。なお、以下において、図1に示す半導体装置をメモリセルと呼ぶ場合がある。
図2は、上記半導体装置の構成の一例である。図2(A)には、半導体装置の断面を、図2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は、図2(B)の線A1−A2および線B1−B2における断面に相当する。図2(A)および図2(B)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。なお、トランジスタ160およびトランジスタ162は、いずれもn型トランジスタとして説明するが、p型トランジスタを採用しても良い。特に、トランジスタ160は、p型とすることが容易である。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジスタ162の作製方法について図4および図5を参照して説明する。
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トランジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在するトランジスタ160等については省略している。
次に、酸化物半導体を用いたトランジスタの電導機構につき、図11乃至図14を用いて説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定している。
図6乃至図9には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トランジスタ160の構成は上記と同様である。
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成および作製方法について、図15を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図16乃至図21を用いて説明する。
本実施の形態では、実施の形態1および実施の形態2とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図22乃至図24を参照して説明する。なお、本実施の形態において説明するトランジスタ260は、先の実施の形態における回路図中のトランジスタ160として、トランジスタ262は、先の実施の形態における回路図中のトランジスタ162として、容量素子264は、先の実施の形態における回路図中の容量素子164として用いることが可能である。
図22は、上記半導体装置の構成の一例である。図22(A)には、半導体装置の断面を、図22(B)には、半導体装置の平面を、それぞれ示す。ここで、図22(A)は、図22(B)のC1−C2およびD1−D2における断面に相当する。図22(B)の平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極254や、配線256など、構成要素の一部を省略している。図22(A)および図22(B)に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ260を有し、上部に酸化物半導体を用いたトランジスタ262を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ260を形成した後の工程、上部のトランジスタ262の作製方法について図23および図24を参照して説明する。下部のトランジスタ260については、実施の形態1で示した方法と同様の方法で作製することができる。詳細については、実施の形態1の記載を参酌できる。なお、本実施の形態では、容量素子264が、設けられているものとする。また、本実施の形態では、トランジスタ260を覆うように層間絶縁層225、層間絶縁層226、層間絶縁層228、の三種類の層間絶縁層が形成されるものとする。また、本実施の形態では、トランジスタ260の作製工程において、実施の形態1におけるソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成しないが、ソース電極またはドレイン電極130aおよびソース電極またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジスタ260と呼ぶことにする。
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図10を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース電極またはドレイン電極
130b ソース電極またはドレイン電極
130c 電極
132 絶縁層
134 導電層
136a 電極
136b 電極
136c 電極
136d ゲート電極
138 ゲート絶縁層
140 酸化物半導体層
142a ソース電極またはドレイン電極
142b ソース電極またはドレイン電極
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極
150b 電極
150c 電極
150d 電極
150e 電極
152 絶縁層
154a 電極
154b 電極
154c 電極
154d 電極
160 トランジスタ
162 トランジスタ
164 容量素子
200 基板
206 素子分離絶縁層
208 ゲート絶縁層
210 ゲート電極
216 チャネル形成領域
220 高濃度不純物領域
224 金属化合物領域
225 層間絶縁層
226 層間絶縁層
228 層間絶縁層
242a ソース電極またはドレイン電極
242b ソース電極またはドレイン電極
243a 絶縁層
243b 絶縁層
244 酸化物半導体層
246 ゲート絶縁層
248a ゲート電極
248b 電極
250 層間絶縁層
252 層間絶縁層
254 ソース電極またはドレイン電極
256 配線
260 トランジスタ
262 トランジスタ
264 容量素子
301 本体
302 筐体
303 表示部
304 キーボード
311 本体
312 スタイラス
313 表示部
314 操作ボタン
315 外部インターフェイス
320 電子書籍
321 筐体
323 筐体
325 表示部
327 表示部
331 電源
333 操作キー
335 スピーカー
337 軸部
340 筐体
341 筐体
342 表示パネル
343 スピーカー
344 マイクロフォン
345 操作キー
346 ポインティングデバイス
347 カメラ用レンズ
348 外部接続端子
349 太陽電池セル
350 外部メモリスロット
361 本体
363 接眼部
364 操作スイッチ
365 表示部(B)
366 バッテリー
367 表示部(A)
370 テレビジョン装置
371 筐体
373 表示部
375 スタンド
377 表示部
379 操作キー
380 リモコン操作機
400 メモリセル
800 測定系
802 容量素子
802a 容量素子
802b 容量素子
802c 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ
1100 メモリセル
1111 駆動回路
1112 駆動回路
1113 駆動回路
1114 駆動回路
1200 メモリセル
1211 駆動回路
1212 駆動回路
1213 駆動回路
1214 駆動回路
Claims (8)
- 第1乃至第8の配線と、
第1のトランジスタと、
第2のトランジスタと、
容量素子と、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のチャネル形成領域を有し、
前記第1のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のトランジスタの単位チャネル幅あたりのオフ電流は、温度が25℃、ソースとドレイン間の電圧が3.1Vである環境下において、10zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第8の配線と、
第1のトランジスタと、
第2のトランジスタと、
容量素子と、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を含む第1の半導体層を有し、
前記第2のトランジスタは、第2のチャネル形成領域を含む第2の半導体層を有し、
前記第1のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のチャネル形成領域は、c軸が前記第2の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第2のトランジスタの単位チャネル幅あたりのオフ電流は、温度が25℃、ソースとドレイン間の電圧が3.1Vである環境下において、10zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第8の配線と、
第1のトランジスタと、
第2のトランジスタと、
容量素子と、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のチャネル形成領域を有し、
前記第1のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のトランジスタの単位チャネル幅あたりのオフ電流は、温度が85℃、ソースとドレイン間の電圧が3.1Vである環境下において、100zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第8の配線と、
第1のトランジスタと、
第2のトランジスタと、
容量素子と、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を含む第1の半導体層を有し、
前記第2のトランジスタは、第2のチャネル形成領域を含む第2の半導体層を有し、
前記第1のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のチャネル形成領域は、c軸が前記第2の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第2のトランジスタの単位チャネル幅あたりのオフ電流は、温度が85℃、ソースとドレイン間の電圧が3.1Vである環境下において、100zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第10の配線と、
第1のトランジスタ、第2のトランジスタ、及び第1の容量素子を有する第1のメモリセルと、
第4のトランジスタ、第5のトランジスタ、及び第2の容量素子を有する第2のメモリセルと、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第1の容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記第1の容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第5のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第2の容量素子の一方の電極は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第5のトランジスタのゲートは、前記第9の配線と電気的に接続されており、
前記第2の容量素子の他方の電極は、前記第10の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のチャネル形成領域を有し、
前記第4のトランジスタは、第4のチャネル形成領域を有し、
前記第5のトランジスタは、第5のチャネル形成領域を有し、
前記第1のチャネル形成領域及び前記第4のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域及び前記第5のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のトランジスタ及び前記第5のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が25℃、ソースとドレイン間の電圧が3.1Vである環境下において、10zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第10の配線と、
第1のトランジスタ、第2のトランジスタ、及び第1の容量素子を有する第1のメモリセルと、
第4のトランジスタ、第5のトランジスタ、及び第2の容量素子を有する第2のメモリセルと、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第1の容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記第1の容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第5のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第2の容量素子の一方の電極は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第5のトランジスタのゲートは、前記第9の配線と電気的に接続されており、
前記第2の容量素子の他方の電極は、前記第10の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を含む第1の半導体層を有し、
前記第2のトランジスタは、第2のチャネル形成領域を含む第2の半導体層を有し、
前記第4のトランジスタは、第4のチャネル形成領域を含む第3の半導体層を有し、
前記第5のトランジスタは、第5のチャネル形成領域を含む第5の半導体層を有し、
前記第1のチャネル形成領域及び前記第4のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域及び前記第5のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のチャネル形成領域は、c軸が前記第2の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第5のチャネル形成領域は、c軸が前記第5の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第2のトランジスタ及び前記第5のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が25℃、ソースとドレイン間の電圧が3.1Vである環境下において、10zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第10の配線と、
第1のトランジスタ、第2のトランジスタ、及び第1の容量素子を有する第1のメモリセルと、
第4のトランジスタ、第5のトランジスタ、及び第2の容量素子を有する第2のメモリセルと、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第1の容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記第1の容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第5のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第2の容量素子の一方の電極は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第5のトランジスタのゲートは、前記第9の配線と電気的に接続されており、
前記第2の容量素子の他方の電極は、前記第10の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のチャネル形成領域を有し、
前記第4のトランジスタは、第4のチャネル形成領域を有し、
前記第5のトランジスタは、第5のチャネル形成領域を有し、
前記第1のチャネル形成領域及び前記第4のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域及び前記第5のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のトランジスタ及び前記第5のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が85℃、ソースとドレイン間の電圧が3.1Vである環境下において、100zA/μm以下であることを特徴とする半導体装置。 - 第1乃至第10の配線と、
第1のトランジスタ、第2のトランジスタ、及び第1の容量素子を有する第1のメモリセルと、
第4のトランジスタ、第5のトランジスタ、及び第2の容量素子を有する第2のメモリセルと、
第3のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第2のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第1の容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第2のトランジスタのゲートは、前記第4の配線と電気的に接続されており、
前記第1の容量素子の他方の電極は、前記第5の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第1のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第5のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第2の容量素子の一方の電極は、前記第4のトランジスタのゲートと電気的に接続されており、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続されており、
前記第5のトランジスタのゲートは、前記第9の配線と電気的に接続されており、
前記第2の容量素子の他方の電極は、前記第10の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続されており、
前記第4のトランジスタのソース又はドレインの他方は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続されており、
前記センスアンプの第1の入力端子は、前記第2の配線と電気的に接続されており、
前記第3のトランジスタのソース又はドレインの他方は、前記第6の配線と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第7の配線と電気的に接続されており、
前記センスアンプの第2の入力端子は、前記第8の配線と電気的に接続されており、
前記第7の配線は、バイアス電位を供給することができる機能を有し、
前記第8の配線は、参照電位を供給することができる機能を有し、
前記第1のトランジスタは、第1のチャネル形成領域を含む第1の半導体層を有し、
前記第2のトランジスタは、第2のチャネル形成領域を含む第2の半導体層を有し、
前記第4のトランジスタは、第4のチャネル形成領域を含む第3の半導体層を有し、
前記第5のトランジスタは、第5のチャネル形成領域を含む第5の半導体層を有し、
前記第1のチャネル形成領域及び前記第4のチャネル形成領域は、シリコンを有し、
前記第2のチャネル形成領域及び前記第5のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたIn−Ga−Zn−O系の酸化物半導体を有し、
前記第2のチャネル形成領域は、c軸が前記第2の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第5のチャネル形成領域は、c軸が前記第5の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
前記第2のトランジスタ及び前記第5のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が85℃、ソースとドレイン間の電圧が3.1Vである環境下において、100zA/μm以下であることを特徴とする半導体装置。
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