JP5802005B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることになるため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のような構成を採用することができる。
本発明の一態様は、第１の配線（ソース線）と、第２の配線（ビット線）と、第３の配線（第１信号線）と、第４の配線（第２信号線）と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線（ソース線）と、第１のソース電極とは、電気的に接続され、第２の配線（ビット線）と、第１のドレイン電極とは、電気的に接続され、第３の配線（第１信号線）と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線（第２信号線）と、第２のゲート電極とは、電気的に接続された半導体装置である。
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含むことが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含むことが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３Ａ以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−２０Ａ以下とするとより好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設けられた構成とすることができる。
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書においては「ＳＯＩ基板」も広く「半導体基板」に含まれる。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報の書き換えが可能であるため、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を用いた電子機器を説明するための図 酸化物半導体を用いた逆スタガー型のトランジスタの縦断面図 図１１のＡ−Ａ’断面におけるエネルギーバンド図（模式図） （Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（−ＶＧ）が与えられた状態を示す図 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図 半導体装置を説明するための回路図 半導体装置を説明するための回路図 半導体装置を説明するための回路図 半導体装置を説明するための回路図 半導体装置を説明するための回路図 電位の関係を示すタイミングチャート 半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性評価用回路図 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 メモリウィンドウ幅の調査結果を示す図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図９を参照して説明する。
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の材料（例えばシリコン）を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構成される。なお、以下において、図１に示す半導体装置をメモリセルと呼ぶ場合がある。
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ＳＬとも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ＢＬとも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線Ｓ１とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線Ｓ２とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
ゲート電極の電位を保持することができるという特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
酸化物半導体を用いた書き込み用トランジスタ１６２のオフ電流は極めて小さく、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。このため、例えば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月〜一年に一回程度）することが可能である。このように、開示する発明の半導体装置は、実質的な不揮発性記憶装置としての特徴を備えている。
また、開示する発明の半導体装置は従来のＤＲＡＭとは異なり、読み出しによって情報が失われることがないため、読み出しの度に再び情報を書き込む必要もない。このように、ＤＲＡＭと比較して情報の書き込みの頻度を著しく低減することができるため、消費電力を十分に抑制することが可能である。
また、開示する発明の半導体装置は、半導体装置への再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。
また、開示する発明に係る半導体装置は、書き込み用トランジスタと読み出し用トランジスタと、を少なくとも含んでいればよく、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭなどと比較して、メモリセルあたりの面積を十分に小さくすることが可能である。このため、半導体装置を高密度に配置することができる。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、当該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
なお、酸化物半導体を用いた書き込み用トランジスタ１６２の電界効果移動度は、オン状態において、３ｃｍ２／Ｖｓ以上２５０ｃｍ２／Ｖｓ以下、好ましくは５ｃｍ２／Ｖｓ以上２００ｃｍ２／Ｖｓ以下、より好ましくは１０ｃｍ２／Ｖｓ以上１５０ｃｍ２／Ｖｓ以下とする。また、酸化物半導体を用いたトランジスタは、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．以下となるようにする。このようなトランジスタを用いることにより、情報の書き込みに要する時間を十分に短くすることができる。
また、酸化物半導体を用いた書き込み用トランジスタ１６２のチャネル長Ｌは１０ｎｍ以上４００ｎｍ以下とするのが好ましい。このようなチャネルサイズとすることで、トランジスタの動作の高速化、低消費電力化、高集積化など、様々な効果を得ることができる。
なお、読み出し用トランジスタ１６０には、結晶性のシリコンを用いたトランジスタを適用するのが好ましい。特に、読み出し動作の高速化の観点からは、単結晶シリコンを用いたｎチャネル型のトランジスタを用いるのがよい。このような単結晶シリコントランジスタは、例えば、バルクシリコン（いわゆるシリコンウェハ）を用いて形成することができる。
なお、上記説明は、ｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、ｐ型トランジスタを用いることができるのはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とすることが容易である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、断面図に示すように、サイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。これにより、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、あるいは、１．４５×１０１０／ｃｍ３未満）となる。このように、水素濃度が十分に低減されて高純度化され、真性化（ｉ型化）または実質的に真性化（ｉ型化）された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１０ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、好ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、水素濃度が十分に低減され、真性化または実質的に真性化された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されている。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層１２６、１２８に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極（例えば、図２における電極１３０ｃ）などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしては、ウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）の表面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層との界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
不純物が酸化物半導体に含まれている場合、強い電界や高い温度などのストレスにより、不純物と酸化物半導体の主成分との結合が切断され、生成された未結合手はしきい値電圧（Ｖｔｈ）のシフトを誘発する。
酸化物半導体の不純物、特に水素や水などの不純物を極力除去し、かつ、上記のようにゲート絶縁層との界面特性を良好にすることにより、強電界や高温などのストレスに対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって当該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図４（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする酸化物半導体成膜用ターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基を有する化合物、または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体層の損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、炭素原子を含む化合物に加え、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も小さくなるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などを用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れないようにし、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質の領域中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極またはドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基を含む化合物、または水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを低減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該減圧下での熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）の表面に生じる酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１００ｚＡ／μｍ以下となる。このような、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製することができる。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。常温での酸化物半導体の真性キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００℃〜５００℃（ガラス転移温度以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、物性研究は多くなされているが、エネルギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とすることも可能である。たとえば、チャネル形成領域に接して酸素過剰の酸化膜を形成し、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下の浅い準位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給する。
〈酸化物半導体を用いたトランジスタの電導機構〉
次に、酸化物半導体を用いたトランジスタの電導機構につき、図１１乃至図１４を用いて説明する。なお、以下の説明では、理解の容易にするため理想的な状況を仮定している。
図１１は、酸化物半導体を用いた逆スタガー型のトランジスタの断面図である。ゲート電極層（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図１２（Ａ）、図１２（Ｂ）には、図１１のＡ−Ａ’上におけるエネルギーバンド構造の模式図を示す。図１２（Ａ）は、ゲート電極層に電圧が印加されず（ＶＧ＝０）、かつ、ドレイン電極、ソース電極のいずれにも電圧を印加しない、または、同じ電圧が印加される場合である（ＶＳ＝ＶＤ＝０、またはＶＳ＝ＶＤ）。図１２（Ｂ）は、ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極層に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極層に正の電圧（ＶＧ＞０）を印加した場合を示す。ゲート電極層に電圧を印加しない場合は高いポテンシャル障壁のためにソース電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極層に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図１３（Ａ）、図１３（Ｂ）には、図１１のＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図１３（Ａ）は、ゲート電極層（ＧＥ１）に正の電位（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図１３（Ｂ）は、ゲート電極層（ＧＥ１）に負の電位（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図１４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する要因の一つであることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより真性（ｉ型）とし、または真性に近づけた酸化物半導体である。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物や酸素欠損を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図１２（Ａ）で示すようなエネルギーバンド図（模式図）が得られる。
図１２（Ｂ）において黒丸（●）は電子を示す。ドレイン電極に正の電位が与えられると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレイン電極に向かって流れる。バリア（ｈ）の高さは、ゲート電圧（ＶＧ）に依存して変化するが、正のドレイン電圧がドレイン電極に印加される場合には、電圧印加のない図１２（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
このとき電子は、図１３（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図１３（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、室温（２５℃）におけるオフ電流が、１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、あるいは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下であり、このため、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．のトランジスタが得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように酸化物半導体を高純度化させることにより、トランジスタの動作を良好なものとすることができる。
＜変形例＞
図６乃至図９には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジスタ１６０の構成は上記と同様である。
図６には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断面についてのみ示すこととする。
図６に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接するのに対して、図６に示す構成では、酸化物半導体層１４０の下側表面において、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２と同様である。
具体的には、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
図７は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。ここで、図７（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例であり、図７（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例である。
図２や図６に示す構成と図７に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する点である。また、図７（Ａ）に示す構成と図７（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図７（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
また、図７（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
なお、図７に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図８は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図８（Ａ）に示す構成と図８（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図８（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図８（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
なお、図８に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
図９は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図９（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
また、図９（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
なお、図９に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現される。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直となる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置について説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の半導体装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで直接情報を書き換えることが可能であるため、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成および作製方法について、図１５を参照して説明する。
図１５（Ａ）には、半導体装置の回路構成の一例を示す。図１との相違は、容量素子１６４の有無である。すなわち、図１５（Ａ）において、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ＢＬとも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ＢＬとも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線Ｓ１とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線Ｓ２とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線ＷＬとも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。なお、図１５においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付している。
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
図１５（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかがトランジスタ１６０のゲート電極に与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１５（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１５（Ｂ）のように考えることが可能である。つまり、図１５（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
なお、Ｃ１を構成する絶縁層の比誘電率εｒ１と、Ｃ２を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、Ｃ１の面積Ｓ１と、Ｃ２の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、Ｃ１においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、Ｃ２においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の高集積化が可能である。
なお、上記説明は、ｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、ｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、当該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
書き込み用トランジスタのオフ電流は、室温（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、当該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、あるいは３Ｖ以下にすることができる。
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、を少なくとも含んでいればよいため、例えば、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、メモリセルあたりの面積を十分に小さくすることが可能である。つまり、半導体装置においてメモリセルを高密度に配置することができる。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、当該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁膜の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の場合３．０〜３．５ｅＶ）熱励起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
上述のような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用することで、従来にない特徴を有する半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１６乃至図２１を用いて説明する。
図１６には、本実施の形態にかかる半導体装置の概略を示す。
図１６は、図１または図１５（Ａ）に示す半導体装置（以下、メモリセル１２００とも記載する。）を複数用いて形成される半導体装置の回路図の例である。
図１６に示す半導体装置は、複数のメモリセル１２００がマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２１１と、第２の駆動回路１２１２と、第３の駆動回路１２１３と、第４の駆動回路１２１４と、第１の駆動回路１２１１と電気的に接続された、複数の配線Ｌ１と、第２の駆動回路１２１２と電気的に接続された、複数の配線Ｌ２と、第３の駆動回路１２１３と電気的に接続された、複数の配線Ｌ３と、第４の駆動回路１２１４と電気的に接続された、複数の配線Ｌ４と、を有する。
図１６に示すように、各メモリセル１２００には、配線Ｌ１、配線Ｌ２、配線Ｌ３および配線Ｌ４が電気的に接続される。これにより、各メモリセル１２００を第１の駆動回路１２１１、第２の駆動回路１２１２、第３の駆動回路１２１３および第４の駆動回路１２１４を用いて、メモリセルの動作を制御することができる。また、各メモリセル１２００をマトリクス状に配置し、各配線Ｌ１、Ｌ２、Ｌ３、Ｌ４を行方向または列方向の格子状に設けることにより、半導体装置の書き込み動作および読み出し動作を、メモリセル１２００の行ごとまたは列ごとに行うこともできる。
なお、図１６に示すメモリセル１２００は、第１の駆動回路１２１１乃至第４の駆動回路１２１４からそれぞれ一本ずつ配線が電気的に接続されているが、開示する発明はこれに限定されない。いずれか一、または複数の駆動回路から複数本の配線がメモリセル１２００に電気的に接続されていても良い。また、いずれか一、または複数のメモリセル１２００に、いずれか一、または複数の駆動回路の配線が電気的に接続されないような構成としても良い。
また、図１６に示す半導体装置では、第１の駆動回路１２１１、第２の駆動回路１２１２、第３の駆動回路１２１３、第４の駆動回路１２１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。なお、駆動回路は、十分な動作速度を確保するために、単結晶系の半導体材料を用いて形成されることが望ましい。例えば、バルクシリコン（いわゆるシリコンウェハ）を用いたものにすると良い。
次に、より具体的な構成例について説明する。
図１７（Ａ）および図１７（Ｂ）は、図１５（Ａ）に示す半導体装置（以下、メモリセル４００とも記載する。）を複数用いて形成される半導体装置の回路図の例である。図１７（Ａ）は、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１７（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図１７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル４００を有する。図１７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル４００において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
また、メモリセル４００が有するトランジスタ１６０のソース電極は、隣接するメモリセル４００のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル４００が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル４００のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル４００が有するトランジスタ１６０のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル４００が有するトランジスタ１６０のソース電極は、ソース線ＳＬと電気的に接続される。
図１７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、当該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極に与えられた電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
図１７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル４００を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
図１７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極に与えられた電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ１６０のゲート電極に与える電位を３以上用意して、各メモリセル４００が保持する情報量を増加させても良い。例えば、トランジスタ１６０のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
次に、図１７に示す半導体装置などに用いることができる読み出し回路の一例について図１８を用いて説明する。
図１８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
メモリセル４００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル４００のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル４００のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線ＢＬが接続される構成としても良い。
図１８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも高ければＶｏｕｔは、Ｈｉｇｈ信号を出力し、Ｖｉｎ（＋）の電位がＶｉｎ（−）よりも低ければＶｏｕｔは、Ｌｏｗ信号を出力する。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
図１８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位Ｖ１ｉｎとＶ２ｉｎをＶ１とＶ２にそれぞれ与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
図１９は、図１５（Ａ）に示す半導体装置を複数用いて形成される半導体装置の回路図の例である。図１９に示す半導体装置は、ｍ×ｎビットの記憶容量を有している。
図１９に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の第２の信号線Ｓ２と、ｎ本のビット線ＢＬ、ｎ本のソース線ＳＬ、及びｎ本の第１の信号線Ｓ１と、複数のメモリセル１１００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４、といった周辺回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（例えば、図１５（Ａ）に示される構成）が適用される。
つまり、各メモリセル１１００は、第１のトランジスタ１６０、第２のトランジスタ１６２、容量素子１６４をそれぞれ有している。第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、接続され、ソース線ＳＬと、第１のトランジスタ１６０のソース電極とは、接続され、ビット線ＢＬと、第１のトランジスタ１６０のドレイン電極とは、接続され、第１の信号線Ｓ１と、第２のトランジスタ１６２のソース電極またはドレイン電極の他方とは、接続され、第２の信号線Ｓ２と、第２のトランジスタ１６２のゲート電極とは、接続され、ワード線ＷＬと、容量素子１６４の電極の他方とは、接続されている。
また、メモリセル１１００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されている。例えば、ｉ行ｊ列のメモリセル１１００（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、第１の信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）、第２の信号線Ｓ２（ｉ）、にそれぞれ接続されている。
ソース線ＳＬ及びビット線ＢＬは、第１の駆動回路１１１１と接続されており、第１の信号線Ｓ１は、第２の駆動回路１１１２と接続されており、第２の信号線Ｓ２は、第３の駆動回路１１１３と接続されており、ワード線ＷＬは、第４の駆動回路１１１４と接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有するデコーダを用いても良い。
次に、図２０に示すタイミングチャートを用いて、図１９に示す半導体装置の書き込み動作および読み出し動作について説明する。
ここでは、簡単のため、２行×２列の半導体装置の動作について説明することとするが、開示する発明はこれに限定されない。
図２０は、図１９に示す半導体装置の動作を説明するための図である。図２０において、Ｓ１（１）およびＳ１（２）は、それぞれ第１の信号線Ｓ１の電位、Ｓ２（１）およびＳ２（２）は、それぞれ第２の信号線Ｓ２の電位、ＢＬ（１）およびＢＬ（２）は、それぞれビット線ＢＬの電位、ＷＬ（１）およびＷＬ（２）は、ワード線ＷＬの電位、ＳＬ（１）およびＳＬ（２）は、それぞれソース線ＳＬの電位に相当する。
まず、１行目のメモリセル（１，１）、およびメモリセル（１，２）への書き込み、１行目のメモリセル（１，１）、およびメモリセル（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
はじめに、書き込みについて説明する。１行目書き込み期間において、１行目の第２の信号線Ｓ２（１）に電位ＶＨを与え、１行目の第２のトランジスタ１６２をオン状態とする。また、２行目の第２の信号線Ｓ２（２）に０Ｖを与え、２行目の第２のトランジスタ１６２をオフ状態とする。
次に、１列目の第１の信号線Ｓ１（１）に電位Ｖ２、２列目の第１の信号線Ｓ１（２）に電位０Ｖを与える。
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタ１６０のしきい値電圧より高い電位とする。そして、１行目の第２の信号線Ｓ２（１）の電位を０Ｖとして、１行目の第２のトランジスタ１６２をオフ状態とすることで、書き込みを終了する。
なお、ワード線ＷＬ（１）、ＷＬ（２）は０Ｖとしておく。また、１列目の第１の信号線Ｓ１（１）の電位を変化させる前に１行目の第２の信号線Ｓ２（１）を０Ｖとする。書き込み後の、ワード線ＷＬに接続される端子を制御ゲート電極、第１のトランジスタ１６０のソース電極をソース電極、第２のトランジスタ１６２のドレイン電極をドレイン電極、とそれぞれ見なした記憶素子のしきい値は、データ”０”ではＶｗ０、データ”１”ではＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタ１６０のソース電極とドレイン電極の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、Ｖｗ０＞０＞Ｖｗ１とする。
次に、読み出しについて説明する。１行目の読み出し期間において、１行目のワード線ＷＬ（１）に０Ｖを与え、２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を０Ｖとすると、１行目において、データ”０”が保持されているメモリセル（１，２）の第１のトランジスタ１６０はオフ状態、データ”１”が保持されているメモリセル（１，１）の第１のトランジスタ１６０はオン状態となる。ＷＬ（２）を電位ＶＬとすると、２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタ１６０はオフ状態となる。
次に、１列目のソース線ＳＬ（１）、２列目のソース線ＳＬ（２）に電位０Ｖを与える。
その結果、ビット線ＢＬ（１）−ソース線ＳＬ（１）間はメモリセル（１，１）の第１のトランジスタがオン状態であるため低抵抗となり、ビット線ＢＬ（２）−ソース線ＳＬ（２）間はメモリセル（１，２）の第１のトランジスタ１６０がオフ状態であるため、高抵抗となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の抵抗の違いから、データを読み出すことができる。
また、第２の信号線Ｓ２（１）には０Ｖを、第２の信号線Ｓ２（２）には電位ＶＬを与え、第２のトランジスタ１６２を全てオフ状態としておく。１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、第２の信号線Ｓ２（１）を０Ｖとすることで１行目の第２のトランジスタ１６２を全てオフ状態とすることができる。一方、２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタ１６２がオン状態となることを防止するために、第２の信号線Ｓ２（２）をワード線ＷＬ（２）と同じ低電位とする。以上により、第２のトランジスタ１６２を全てオフ状態とすることができる。
次に、読み出し回路として、図２１に示す回路を用いる場合の出力電位について説明する。ビット線ＢＬ（１）−ソース線ＳＬ（１）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線ＢＬ（２）−ソース線ＳＬ（２）間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
動作電圧は、例えば、ＶＤＤ＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
以上、本実施の形態において示すように、メモリセルを複数設けることで、半導体装置の記憶容量を増加させることができる。なお、メモリセルの数や配置、配線の数や配置、駆動回路の数や配置、などは適宜設計することができるから、上述の構成に限定されるものではない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１および実施の形態２とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図２２乃至図２４を参照して説明する。なお、本実施の形態において説明するトランジスタ２６０は、先の実施の形態における回路図中のトランジスタ１６０として、トランジスタ２６２は、先の実施の形態における回路図中のトランジスタ１６２として、容量素子２６４は、先の実施の形態における回路図中の容量素子１６４として用いることが可能である。
〈半導体装置の断面構成および平面構成〉
図２２は、上記半導体装置の構成の一例である。図２２（Ａ）には、半導体装置の断面を、図２２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２２（Ａ）は、図２２（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図２２（Ｂ）の平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極２５４や、配線２５６など、構成要素の一部を省略している。図２２（Ａ）および図２２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ２６０を有し、上部に酸化物半導体を用いたトランジスタ２６２を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ２６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２２に示される半導体装置は、トランジスタ２６２および容量素子２６４が、トランジスタ２６０と重畳するように設けられている。図２２（Ｂ）に示すような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、トランジスタ２６０におけるサイドウォール絶縁層の有無である。つまり、図２２に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域１１４（例えば、図２参照）が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層を設ける場合と比較して、作製工程を簡略化することが可能である。
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ２６０における層間絶縁層である。つまり、図２２に示される半導体装置では、水素を含む層間絶縁層２２５がトランジスタ２６０の金属化合物領域２２４と接する。水素を含む層間絶縁層２２５を金属化合物領域２２４と接するように設けることで、トランジスタ２６０に対して水素を供給しトランジスタ２６０の特性を向上させることが可能である。このような層間絶縁層２２５としては、例えば、プラズマＣＶＤ法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層２２６として、水素濃度が低い絶縁層を適用することで、トランジスタ２６２の特性を悪化させるおそれがある水素の、トランジスタ２６２への混入を防ぐことが可能である。このような層間絶縁層２２６としては、例えば、水素の非存在下でのスパッタ法により形成された窒化シリコン層などがある。このような構成を採用することにより、トランジスタ２６０とトランジスタ２６２の特性を十分に高めることが可能できる。なお、図２２において、基板２００は実施の形態１の基板１００に、素子分離絶縁層２０６は実施の形態１の素子分離絶縁層１０６に、ゲート絶縁層２０８は実施の形態１のゲート絶縁層１０８に、ゲート電極２１０は実施の形態１のゲート電極１１０に、チャネル形成領域２１６は実施の形態１のチャネル形成領域１１６に、高濃度不純物領域２２０は実施の形態１の高濃度不純物領域１２０に、金属化合物領域２２４は実施の形態１の金属化合物領域１２４に、それぞれ対応する。
図２２に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ２６２において、絶縁層２４３ａおよび絶縁層２４３ｂが酸化物半導体層２４４とソース電極またはドレイン電極２４２ａの間、および酸化物半導体層２４４とソース電極またはドレイン電極２４２ｂの間に設けられている点である。このように、絶縁層２４３ａおよび絶縁層２４３ｂを設けることにより、ゲート電極２４８ａと、ソース電極またはドレイン電極２４２ａ（または、ゲート電極２４８ａと、ソース電極またはドレイン電極２４２ｂ）が形成するいわゆるゲート容量を低減し、トランジスタ２６２の動作速度を向上させることができる。
なお、実施の形態１と同様、下部のトランジスタ２６０と上部のトランジスタ２６２は、ゲート電極２１０上にソース電極またはドレイン電極２４２ａが直接形成されることで電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比較して、集積度が向上する。また、作製工程が簡略化される。
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点のいずれか一のみを有する構成を採用しても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ２６０を形成した後の工程、上部のトランジスタ２６２の作製方法について図２３および図２４を参照して説明する。下部のトランジスタ２６０については、実施の形態１で示した方法と同様の方法で作製することができる。詳細については、実施の形態１の記載を参酌できる。なお、本実施の形態では、容量素子２６４が、設けられているものとする。また、本実施の形態では、トランジスタ２６０を覆うように層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８、の三種類の層間絶縁層が形成されるものとする。また、本実施の形態では、トランジスタ２６０の作製工程において、実施の形態１におけるソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成しないが、ソース電極またはドレイン電極１３０ａおよびソース電極またはドレイン電極１３０ｂが形成されていない状態であっても、便宜上、トランジスタ２６０と呼ぶことにする。
まず、実施の形態１に示す方法で下部のトランジスタ２６０を形成した後、トランジスタ２６０のゲート電極２１０の上面より上部を除去する。当該除去工程には、ＣＭＰ（化学的機械的研磨）などの研磨処理を適用すればよい。これにより、ゲート電極２１０上面より上の、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８は除去される。なお、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、ゲート電極２１０、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８上に導電層を形成し、当該導電層を選択的にエッチングして、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを形成する（図２３（Ａ）参照）。ここで、ソース電極またはドレイン電極２４２ａは、ゲート電極２１０と直接接続されるように形成する。
ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを形成するための導電層は、実施の形態１で示したソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの材料と同様の材料を用いて形成することができる。また、導電層のエッチングについても、実施の形態１で示した方法と同様の方法を用いて行うことができる。詳細については、実施の形態１の記載を参酌することができる。
次に、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを覆うように絶縁層を形成し、当該絶縁層を選択的にエッチングして、ソース電極またはドレイン電極２４２ａ上に絶縁層２４３ａを、ソース電極またはドレイン電極２４２ｂ上に絶縁層２４３ｂを、それぞれ形成する（図２３（Ｂ）参照）。
当該絶縁層２４３ａ、絶縁層２４３ｂを設けることにより、後に形成されるゲート電極２４８ａと、ソース電極またはドレイン電極２４２ａ、および、ソース電極またはドレイン電極２４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを覆うように酸化物半導体層２４４を形成し、酸化物半導体層２４４上にゲート絶縁層２４６を形成する（図２３（Ｃ）参照）。
酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４０の材料、方法により形成することができる。また、酸化物半導体層２４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。詳細については、実施の形態１の記載を参酌することができる。
ゲート絶縁層２４６は、実施の形態１で示したゲート絶縁層１３８の材料、方法により形成することができる。また、ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態１の記載を参酌することができる。
次に、ゲート絶縁層２４６上において、トランジスタ２６２のチャネル形成領域となる領域と重畳する領域にゲート電極２４８ａを形成し、ソース電極またはドレイン電極２４２ａと重畳する領域に電極２４８ｂを形成する（図２３（Ｄ）参照）。
ゲート電極２４８ａおよび電極２４８ｂは、ゲート絶縁層２４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極２４８ａおよび電極２４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極２４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層２４６、ゲート電極２４８ａ、および電極２４８ｂ上に、層間絶縁層２５０および層間絶縁層２５２を形成する（図２４（Ａ）参照）。層間絶縁層２５０および層間絶縁層２５２は、実施の形態１で示した保護絶縁層１４４および層間絶縁層１４６の材料、方法により形成することができる。詳細については、実施の形態１の記載を参酌することができる。
なお、上記層間絶縁層２５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層２５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層２５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層２５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
次に、層間絶縁層２２５、層間絶縁層２２６、層間絶縁層２２８、酸化物半導体層２４４、ゲート絶縁層２４６、層間絶縁層２５０、層間絶縁層２５２を選択的にエッチングして、トランジスタ２６０の金属化合物領域２２４にまで達する開口を形成する（図２４（Ｂ）参照）。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用いても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
そして、上記開口に埋め込むように、ソース電極またはドレイン電極２５４を形成する。そして、ソース電極またはドレイン電極２５４と接続する配線２５６を形成する（図２４（Ｃ）参照）。
ソース電極またはドレイン電極２５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域２２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線２５６は、ソース電極またはドレイン電極２５４に接する導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極２４２ａなどの場合と同様である。
以上により、トランジスタ２６０、トランジスタ２６２および容量素子２６４を有する半導体装置が完成する。
本実施の形態で示す半導体装置は、トランジスタ２６２および容量素子２６４が、トランジスタ２６０と重畳する構成を備えていること、トランジスタ２６０がサイドウォール絶縁層を有しないこと、ゲート電極２１０上にソース電極またはドレイン電極２４２ａが直接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化されている。
また、本実施の形態で示す半導体装置は、層間絶縁層２２５として、水素を含む絶縁層を適用し、層間絶縁層２２６として、水素濃度の低い絶縁層を適用することで、トランジスタ２６０およびトランジスタ２６２の特性が高められている。また、絶縁層２４３ａおよび絶縁層２４３ｂを有することで、いわゆるゲート容量が低減され、トランジスタ２６２の動作速度が向上している。
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図１０を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図１０（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。
図１０（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。
図１０（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、当該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１０（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１０（Ｃ）では表示部３２７）に画像を表示することができる。
また、図１０（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
図１０（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。
表示パネル３４２はタッチパネル機能を備えており、図１０（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１０（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。
図１０（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２５に示す。図２５において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、薄膜トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図２６を参照して説明する。
図２６に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２７に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込む、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２ａ〜８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを１ｐＦ、容量素子８０２ｃを３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２８に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２８より、時間の経過にしたがって、電位が変化している様子が確認できる。
図２９には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２９は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２９から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図３０に示す。図３０は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３０から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図３１を参照して説明する。
調査に用いた半導体装置は、図１５（Ａ）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１５（Ａ）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
メモリウィンドウ幅とは、記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノードＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
図３１に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図３１において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図３１から、１×１０９回の書き込み前後において、メモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が劣化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１×１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２００ 基板
２０６ 素子分離絶縁層
２０８ ゲート絶縁層
２１０ ゲート電極
２１６ チャネル形成領域
２２０ 高濃度不純物領域
２２４ 金属化合物領域
２２５ 層間絶縁層
２２６ 層間絶縁層
２２８ 層間絶縁層
２４２ａ ソース電極またはドレイン電極
２４２ｂ ソース電極またはドレイン電極
２４３ａ 絶縁層
２４３ｂ 絶縁層
２４４ 酸化物半導体層
２４６ ゲート絶縁層
２４８ａ ゲート電極
２４８ｂ 電極
２５０ 層間絶縁層
２５２ 層間絶縁層
２５４ ソース電極またはドレイン電極
２５６ 配線
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４００ メモリセル
８００ 測定系
８０２ 容量素子
８０２ａ 容量素子
８０２ｂ 容量素子
８０２ｃ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ メモリセル
１１１１ 駆動回路
１１１２ 駆動回路
１１１３ 駆動回路
１１１４ 駆動回路
１２００ メモリセル
１２１１ 駆動回路
１２１２ 駆動回路
１２１３ 駆動回路
１２１４ 駆動回路

Claims (8)

  1. 第１乃至第８の配線と、
    第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のトランジスタの単位チャネル幅あたりのオフ電流は、温度が２５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１０ｚＡ／μｍ以下であることを特徴とする半導体装置。
  2. 第１乃至第８の配線と、
    第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のチャネル形成領域は、ｃ軸が前記第２の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第２のトランジスタの単位チャネル幅あたりのオフ電流は、温度が２５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１０ｚＡ／μｍ以下であることを特徴とする半導体装置。
  3. 第１乃至第８の配線と、
    第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のトランジスタの単位チャネル幅あたりのオフ電流は、温度が８５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
  4. 第１乃至第８の配線と、
    第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のチャネル形成領域は、ｃ軸が前記第２の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第２のトランジスタの単位チャネル幅あたりのオフ電流は、温度が８５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
  5. 第１乃至第１０の配線と、
    第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
    第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
    前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第４のトランジスタは、第４のチャネル形成領域を有し、
    前記第５のトランジスタは、第５のチャネル形成領域を有し、
    前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のトランジスタ及び前記第５のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が２５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１０ｚＡ／μｍ以下であることを特徴とする半導体装置。
  6. 第１乃至第１０の配線と、
    第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
    第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
    前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
    前記第４のトランジスタは、第４のチャネル形成領域を含む第３の半導体層を有し、
    前記第５のトランジスタは、第５のチャネル形成領域を含む第５の半導体層を有し、
    前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のチャネル形成領域は、ｃ軸が前記第２の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第５のチャネル形成領域は、ｃ軸が前記第５の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第２のトランジスタ及び前記第５のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が２５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１０ｚＡ／μｍ以下であることを特徴とする半導体装置。
  7. 第１乃至第１０の配線と、
    第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
    第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
    前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第４のトランジスタは、第４のチャネル形成領域を有し、
    前記第５のトランジスタは、第５のチャネル形成領域を有し、
    前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のトランジスタ及び前記第５のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が８５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
  8. 第１乃至第１０の配線と、
    第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
    第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
    第３のトランジスタ及びセンスアンプを有する回路と、を有し、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
    前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
    前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
    前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
    前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
    前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
    前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
    前記第７の配線は、バイアス電位を供給することができる機能を有し、
    前記第８の配線は、参照電位を供給することができる機能を有し、
    前記第１のトランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
    前記第４のトランジスタは、第４のチャネル形成領域を含む第３の半導体層を有し、
    前記第５のトランジスタは、第５のチャネル形成領域を含む第５の半導体層を有し、
    前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第２のチャネル形成領域は、ｃ軸が前記第２の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第５のチャネル形成領域は、ｃ軸が前記第５の半導体層の表面に垂直な方向になるように配向した結晶領域を有し、
    前記第２のトランジスタ及び前記第５のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、温度が８５℃、ソースとドレイン間の電圧が３．１Ｖである環境下において、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
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