CN109643713A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109643713A
CN109643713A CN201780054066.0A CN201780054066A CN109643713A CN 109643713 A CN109643713 A CN 109643713A CN 201780054066 A CN201780054066 A CN 201780054066A CN 109643713 A CN109643713 A CN 109643713A
Authority
CN
China
Prior art keywords
transistor
mentioned
voltage
layer
memory transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780054066.0A
Other languages
English (en)
Inventor
山本薰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN109643713A publication Critical patent/CN109643713A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Abstract

半导体装置是具有多个存储单元(MC1、MC2)的半导体装置，多个存储单元(MC1、MC2)各自具有：存储晶体管(10M)，其具有氧化物半导体层(17M)作为活性层；以及第1选择晶体管(10S)，其具有结晶质硅层(13S)作为活性层，以串联的方式连接到存储晶体管(10M)。

Description

半导体装置
技术领域
本发明涉及具备存储晶体管的半导体装置。
背景技术
作为能利用于只读存储器(ROM)的存储元件，以往以来，提出了具有晶体管结构的元件(以下，称为“存储晶体管”。)。
本申请的申请人在专利文献1～4提出了与以往相比能降低功耗的新型存储晶体管以及具备其的非易失性存储装置、液晶显示装置。在该新型存储晶体管中，活性层使用金属氧化物半导体(以下，称为“氧化物半导体”。)，利用由漏极电流产生的焦耳热，能与栅极电压无关地，不可逆地变化为表现出欧姆电阻特性的电阻体状态。为了参考，将专利文献1～4的公开内容全部援引到本说明书中。
此外，在本说明书中，将使该存储晶体管的氧化物半导体变化为电阻体状态的动作称为“写入”。另外，该存储晶体管在写入后，氧化物半导体变为电阻体，因此不作为晶体管进行动作，但是在本说明书中，在变化为电阻体后也称为“存储晶体管”。同样地，在变化为电阻体后也使用构成晶体管结构的栅极电极、源极电极、漏极电极、活性层、沟道区域等称呼。
现有技术文献
专利文献
专利文献1：国际公开第2013/080784号(美国专利第9209196号说明书)
专利文献2：国际公开第2014/061633号(美国专利第9312264号说明书)
专利文献3：国际公开第2015/072196号
专利文献4：国际公开第2015/075985号
发明内容
发明要解决的问题
然而，当由存储晶体管和以串联的方式连接到存储晶体管的选择晶体管构成存储单元时，有时在写入时选择晶体管的氧化物半导体会发生劣化。若为了对此进行防止，而如专利文献2记载的那样，使用写入用的选择晶体管和读出用的选择晶体管作为选择晶体管，则也会有如下问题：需要制作大的晶体管作为写入用的选择晶体管，存储单元变大。
本发明是为了解决上述问题而完成的，其目的在于提供一种与以往相比能高集成化的、具备具有由氧化物半导体形成的活性层的存储晶体管的半导体装置。
用于解决问题的方案
本发明的某实施方式的半导体装置是具有多个存储单元的半导体装置，上述多个存储单元各自具有：存储晶体管，其具有氧化物半导体层作为活性层；以及第1选择晶体管，其具有结晶质硅层作为活性层，以串联的方式连接到上述存储晶体管。例如，上述半导体装置是上述多个存储单元配置为矩阵状的非易失性存储装置。
在某实施方式中，上述多个存储单元各自还具有第2选择晶体管，上述第2选择晶体管具有结晶质硅层作为活性层，以串联的方式连接到上述存储晶体管。第1选择晶体管和第2选择晶体管以并联的方式连接。
在某实施方式中，上述多个存储单元各自所具有的晶体管仅是上述存储晶体管和上述第1选择晶体管。
在某实施方式中，上述半导体装置是有源矩阵基板，具备：显示区域，其具有多个像素电极；以及像素晶体管，其分别电连接到上述多个像素电极中的对应的像素电极；以及周边区域，其配置在上述显示区域以外的区域，具有多个电路，上述多个电路包含具有上述多个存储单元的存储电路，上述像素晶体管的活性层包含与上述存储晶体管的上述氧化物半导体层由相同氧化物半导体膜形成的半导体层。上述有源矩阵基板例如用于液晶显示面板或有机EL显示面板。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述氧化物半导体层包含结晶质In-Ga-Zn-O系半导体。
在某实施方式中，上述存储晶体管的上述活性层具有层叠结构。上述像素晶体管也可以具有层叠结构。
在某实施方式中，上述存储晶体管是沟道蚀刻型。
发明效果
根据本发明的实施方式，能提供一种与以往相比能高集成化的、具备具有由氧化物半导体形成的活性层的存储晶体管的半导体装置。
附图说明
图1的(a)和(b)是示意性地示出本发明的实施方式的半导体装置具有的存储单元MC1和MC2的构成的图。
图2是存储晶体管10M和选择晶体管10S的示意性截面图。
图3的(a)和(b)是存储单元MC2的等价电路图，图3的(a)示出写入时，(b)示出读出时。
图4是将施加到存储晶体管Qm的各端子的电压Vdp、Vgp、Vsp的电压波形的一例分为4种情形而示意性地示出的图。
图5的(a)是示出氧化物半导体TFT的写入前和写入后的电压-电流特性的坐标图，图5的(b)是示出具有In-Ga-Zn-O系的半导体层的TFT、具有多晶硅(LTPS)层的TFT和具有非晶硅层的TFT的电压-电流特性的坐标图。
图6是本发明的实施方式的非易失性存储装置120的电路框图。
图7是本发明的实施方式的有源矩阵基板100的整体的示意性俯视图。
图8是有源矩阵基板100的示意性截面图。
具体实施方式
以下，参照附图说明本发明的实施方式的具有多个存储单元的半导体装置。
图1的(a)和(b)中示意性地示出本发明的实施方式的半导体装置具有的存储单元的构成。
图1的(a)所示的存储单元MC1具有：存储晶体管10M，其具有氧化物半导体层作为活性层；以及选择晶体管10S，其具有结晶质硅层作为活性层，以串联的方式连接到存储晶体管10M。存储单元MC1具有的晶体管仅是存储晶体管10M和选择晶体管10S。
而且，图1的(b)所示的存储单元MC2具有：存储晶体管10M，其具有氧化物半导体层作为活性层；第1选择晶体管10S1，其具有结晶质硅层作为活性层，以串联的方式连接到存储晶体管10M；以及第2选择晶体管10S2，其具有结晶质硅层作为活性层，以串联的方式连接到存储晶体管10M。第1选择晶体管10S1和第2选择晶体管10S2以并联的方式连接。第1选择晶体管10S1例如是写入用的选择晶体管，第2选择晶体管10S2例如是读出用的选择晶体管。本发明的实施方式的半导体装置例如是多个存储单元MC1或多个存储单元MC2配置为矩阵状的非易失性存储装置(参照图6)。
后面参照图3和图4描述供应到图1所示的存储单元MC1和MC2的各电压(Vdp、Vdr、Vss、Vgpm、Vgrm、Vgps1、Vgrs1、Vgps2、Vgrs2)以及存储单元MC1和MC2的动作。示出各电压的记号的下标内，“p”表示写入时，“r”表示读出时，“m”、“s1”、“s2”表示存储单元MC2具有的3个晶体管。此外，存储单元MC1的选择晶体管10S在写入时作为存储单元MC2的第1选择晶体管10S1发挥功能，在读出时作为存储单元MC2的第2选择晶体管10S2发挥功能，因此，供应到第1选择晶体管10S1的栅极的电压记为Vgps1和Vgrs2。
图2中示出存储晶体管10M和选择晶体管10S的示意性截面图。在此，说明形成在基板12上的存储单元MC1。即，在此例示的半导体装置具备：基板12；存储晶体管10M，其形成在基板12上；以及选择晶体管10S。各晶体管是薄膜晶体管(TFT)。有时将具有氧化物半导体层作为活性层的TFT称为氧化物半导体TFT，将具有结晶质硅层作为活性层的TFT称为结晶质硅TFT。
基板12例如是玻璃基板，也可以在基板12上形成基底膜(未图示)。在形成有基底膜的情况下，选择晶体管10S和存储晶体管10M等电路要素形成在基底膜上。基底膜不作特别限定，但是为无机绝缘膜，例如是氮化硅(SiNx)膜、氧化硅(SiOx)膜或者以氮化硅膜为下层而以氧化硅膜为上层的层叠膜。
存储晶体管10M具有：栅极电极15M；氧化物半导体层17M；栅极绝缘膜(第2绝缘膜)14，其配置在栅极电极15M与氧化物半导体层17M之间；以及源极电极18sM和漏极电极18dM，其电连接到氧化物半导体层17M。当从基板12的法线方向观看时，氧化物半导体层17M的至少一部分以隔着栅极绝缘膜(第1绝缘层)14与栅极电极15M重叠的方式配置。也可以是，源极电极18sM与氧化物半导体层17M的一部分接触，漏极电极18dM与氧化物半导体层17M的另一部分接触。栅极电极15M配置在氧化物半导体层17M的基板12侧，存储晶体管10M是底栅型TFT。
将氧化物半导体层17M中的与源极电极18sM接触(或电连接)的区域称为“源极接触区域17sM”，与漏极电极18dM接触(或电连接)的区域称为“漏极接触区域17dM”。当从基板12的法线方向观看时，氧化物半导体层17M中的与栅极电极15M隔着栅极绝缘膜14重叠且位于源极接触区域17sM与漏极接触区域17dM之间的区域为沟道区域17cM。在源极电极18sM以及漏极电极18dM与氧化物半导体层17M的上表面接触的情况下，当从基板12的法线方向观看时，氧化物半导体层17M中的位于源极电极18sM与漏极电极18dM之间的区域为沟道区域17cM。当从基板12的法线方向观看时，源极电极18sM和漏极电极18dM分别具有与栅极电极15M和氧化物半导体层17M这两者重叠的部分。
氧化物半导体层17M所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。结晶质氧化物半导体可举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。
氧化物半导体层17M也可以具有2层以上的层叠结构。在氧化物半导体层17M具有层叠结构的情况下，氧化物半导体层17M可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含晶体结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层17M具有包含上层和下层的2层结构的情况下，优选上层所包含的氧化物半导体的能隙大于下层所包含的氧化物半导体的能隙。但是，在这些层的能隙差比较小的情况下，下层的氧化物半导体的能隙也可以大于上层的氧化物半导体的能隙。
非晶质氧化物半导体和上述各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等已记载在例如特开2014-007399号公报中。为了参考，将特开2014-007399号公报公开内容全部引用到本说明书中。
氧化物半导体层17M例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层17M例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体为In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)不作特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层17M能由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质。结晶质In-Ga-Zn-O系的半导体优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的晶体结构例如已公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的公开内容全部引用到本说明书中。
氧化物半导体层17M也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层17M也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体等。
漏极电极18dM例如优选由熔点为1200℃以上的金属形成，进一步优选由熔点为1600℃以上的金属形成。作为这种金属，能例示Ti(钛，熔点：1667℃)、Mo(钼，熔点：2623℃)、Cr(铬，熔点：1857℃)、W(钨，熔点：3380℃)、Ta(钽，熔点：2996℃)或其合金。此外，也可以在熔点为1200℃以上的金属层之上层叠熔点小于1200℃的金属层。例如能使用Al(铝，熔点：660℃)、Cu(铜，熔点：1083℃)等。能使用主要包含上述金属的金属氮化物层、金属硅化物层等来代替上述金属层。源极电极18sM也可以与漏极电极18dM由共同的导电膜形成。电极具有这种层叠结构的存储晶体管已记载在专利文献3中。
存储晶体管10M是能从漏极电流Ids依赖于栅极电压Vgs的状态(称为“半导体状态”。)不可逆地变化为漏极电流Ids不依赖于栅极电压Vgs的状态(称为“电阻体状态”。)的非易失性存储元件。漏极电流Ids是在存储晶体管10M的源极电极18sM与漏极电极18dM之间(源极-漏极间)流过的电流，栅极电压Vgs是栅极电极15M与源极电极18sM之间(栅极-源极间)的电压。
上述的状态变化例如是通过对半导体状态(初始状态)的存储晶体管10M的源极-漏极间施加规定的写入电压Vds，对栅极-源极间施加规定的栅极电压而产生的。通过施加写入电压Vds，在氧化物半导体层17M中的形成沟道的部分(沟道区域)17cM流过电流(写入电流)，产生焦耳热。利用该焦耳热，氧化物半导体层17M中的沟道区域17cM被低电阻化。其结果是，成为不依赖于栅极电压Vgs而表现出欧姆电阻特性的电阻体状态。产生氧化物半导体的低电阻化的理由目前正在阐明中，但认为是由于利用焦耳热而氧化物半导体中所包含的氧扩散到沟道区域17cM的外部，从而沟道区域17cM中的氧缺损增加而产生载流子电子。此外，能产生这种状态变化的存储晶体管已记载在专利文献1～4中。
在此例示的n沟道型存储晶体管的情况下，漏极电流Ids的流动方向的上游侧为漏极，下游侧为源极。在本说明书中，“源极电极”是指电连接到活性层(在此为氧化物半导体层17M)的源极侧的电极，也可以是配线(源极配线)的一部分。典型地，“源极电极”不仅包含与活性层的源极侧直接接触的接触部，也包含位于其附近的部分。例如，在源极配线的一部分电连接到活性层的情况下，“源极电极”包含源极配线中的位于存储晶体管形成区域的部分。或者，“源极电极”能包含源极配线中的从与活性层接触的接触部至连接到其它元件或其它配线为止的部分。同样地，“漏极电极”是指与活性层(在此为氧化物半导体层17M)的漏极侧电连接的电极，也可以是配线的一部分。“漏极电极”不仅包含与活性层的漏极侧直接接触的接触部，也包含位于其附近的部分。在配线的一部分电连接到活性层的漏极侧的情况下，“漏极电极”包含该配线中的位于存储晶体管形成区域内的部分。例如，能包含配线中的从与活性层接触的接触部至连接到其它元件或其它配线为止的部分。
选择晶体管10S具有：结晶质硅层(例如低温多晶硅层)13，其形成在基板12上；第1绝缘层14，其覆盖结晶质硅层13S；以及栅极电极15S，其设置在第1绝缘层14上。如图所示，第1绝缘层14延伸设置到形成存储晶体管10M的区域，存储晶体管10M的栅极电极15M在第1绝缘层14上是与选择晶体管10S的栅极电极15S由相同导电膜形成的。
第1绝缘层14中的位于结晶质硅层13S与栅极电极15S之间的部分作为选择晶体管10S的栅极绝缘膜发挥功能。结晶质硅层13S具有：形成沟道的区域(活性区域)13cS；以及源极区域13sS和漏极区域13dS，其分别位于活性区域的两侧。在该例子中，结晶质硅层13S中的隔着第1绝缘层14与栅极电极15S重叠的部分为活性区域13cS。选择晶体管10S还具有分别连接到源极区域13sS和漏极区域13dS的源极电极18sS和漏极电极18dS。源极电极18sS和漏极电极18dS也可以设置在覆盖栅极电极15S和结晶质硅层13S的层间绝缘膜(在此为第2绝缘层16)上，在形成于层间绝缘膜的接触孔内与结晶质硅层13S连接。这样，选择晶体管10S是顶栅型的TFT。图1的(b)的存储单元MC2具有的选择晶体管10S1和10S2分别具有与选择晶体管10S相同的结构。
在此，“结晶质硅”除了包含多晶硅之外还包含微晶硅(μC-Si)等至少部分地被结晶化的硅。多晶硅例如是低温多晶硅(LTPS)。众所周知，低温多晶硅是通过对沉积在基板上的非晶硅照射激光使其熔融结晶化(激光退火)而形成的。
本发明的实施方式的半导体装置具有的存储单元MC1使用结晶质硅TFT作为选择晶体管10S。本发明的实施方式的半导体装置具有的MC2使用结晶质硅TFT作为2个选择晶体管10S1和10S2之中至少写入用的选择晶体管(例如，选择晶体管10S1)。
结晶质硅TFT的电流驱动能力(导通电流的大小)比氧化物半导体TFT的电流驱动能力大约20倍(例如参照图5的(b))。因此，在写入时构成选择晶体管的活性层的半导体(以往是氧化物半导体)不劣化。另外，在使用写入用的选择晶体管和读出用的选择晶体管的情况下，无需增大写入用的选择晶体管。
以下，参照图3和图4说明本发明的实施方式的半导体装置具有的存储单元MC2的动作。由于在专利文献2中已详细说明过，因此在此说明典型的动作例。
图3的(a)和(b)是存储单元MC2的等价电路图，图3的(a)示出写入时，图3的(b)示出读出时。晶体管Qm与存储晶体管10M对应，晶体管Q1、Q2分别与选择晶体管10S1、10S2对应。
如图3所示，存储单元MC2包括存储晶体管Qm、第1选择晶体管Q1以及第2选择晶体管Q2。第1选择晶体管Q1和第2选择晶体管Q2以并联的方式连接。晶体管Qm、Q1以及Q2均是n沟道型的(TFT)。存储单元MC2具备3个节点N0、N1、N2、3个控制节点NC0、NC1及NC2、以及1个内部节点N3。存储晶体管Qm的源极与第1选择晶体管Q1及第2选择晶体管Q2的各漏极相互连接而形成内部节点N3。存储晶体管Qm的漏极形成节点N0，第1选择晶体管Q1的源极形成节点N1，第2选择晶体管Q2的源极形成节点N2。另外，晶体管Qm、Q1以及Q2的各栅极按顺序形成控制节点NC0、NC1、NC2。
第1选择晶体管Q1作为对成为写入动作的对象的存储单元MC2进行选择的选择晶体管，在写入动作时成为导通状态，在读出动作时成为截止状态。另一方面，第2选择晶体管Q2作为对成为读出动作的对象的存储单元MC2进行选择的选择晶体管，在读出动作时成为导通状态，在写入动作时成为截止状态。
晶体管Qm在其制造后的初始状态下，表现出能进行与源极电极、漏极电极、栅极电极的电压施加状态相应的晶体管动作的半导体状态，但是通过使源极电极与漏极电极之间流过规定值以上的电流密度的电流，而利用在沟道区域产生的焦耳热，表现出作为导电体的欧姆导电特性(电阻特性)，变化为失去作为晶体管的电流控制性的电阻体状态。
在此，将使存储晶体管Qm的状态从半导体状态向电阻体状态转变的动作称为写入动作，将判断存储晶体管Qm的状态是半导体状态还是电阻体状态的动作称为读出动作。
另外，在以下的说明中，处于半导体状态的晶体管Qm的导通状态和截止状态由栅极-源极间电压控制，导通状态意味着漏极-源极间的导通状态(流过与施加电压相应的电流的状态)，截止状态意味着漏极-源极间的非导通状态(不流过与施加电压相应的电流的状态)。此外，即使是导通状态，如果在漏极-源极间不施加电压，则也会不流过电流。另外，即使是截止状态，也允许在漏极-源极间流过比在导通状态下流过的电流例如小了几个数量级以上的微小电流。
接下来，说明对单体的存储晶体管Qm的写入动作。在以下的说明中，将在写入时施加到存储晶体管Qm的源极(内部节点N3)的电压设为Vsp，施加到存储晶体管Qm的漏极(节点N0)的电压设为Vdp，施加到存储晶体管Qm的栅极(控制节点NC0)的电压设为Vgdp，说明施加规定的基准电压Vss作为施加到Qm的源极的Vsp的情况。
图4中将施加到存储晶体管Qm的各端子的电压Vdp、Vgp、Vsp的电压波形的一例分为4种情形而示意性地示出。将写入漏极电压Vdp的施加期间与写入栅极电压Vgp的施加期间重复的期间设为写入期间Tpp。
在上述4种情形中均是，对存储晶体管Qm的漏极-源极间施加电压Vdsp(＝Vdp-Vsp)，对存储晶体管Qm的栅极-源极间施加电压Vgsp(＝Vgp-Vsp)，半导体状态的存储晶体管Qm变为导通状态，在写入期间Tpp中，在漏极-源极间流过写入电流Idsp。
当在存储晶体管Qm的漏极-源极间流过写入电流Idsp时，由写入电流Idsp与漏极-源极间的电压Vdsp(＝Vdp-Vsp)的乘积表示的写入功率Pw(＝Vdsp×Idsp)在氧化物半导体层17M的沟道区域17cM被消耗，产生与写入功率Pw相应的焦耳热，沟道区域17cM被加热。其结果是，引起沟道区域17cM的组成变化，存储晶体管Qm从半导体状态变化为电阻体状态。
此外，上述写入功率Pw被设定为使沟道区域17cM的温度例如成为200℃以上且900℃以下。如果在200℃以上且900℃以下的范围内，则沟道区域17cM不会由于焦耳热而被熔断，另外，也不会由于构成氧化物半导体层17M的元素的电迁移而发生断线，而氧化物半导体层17M的化学组成比发生变化。写入电流Idsp例如以使每沟道宽度W的电流密度为20～1000μA/μm的范围的方式根据在沟道区域流过的电流密度进行设定。另外，写入期间Tpp例如在10μ秒～500m秒的范围内以满足上述条件的方式进行设定。
而且，通过在预先已使基板温度上升的状态下施加写入电压Vdsp，能削减温度上升所需的功率，能加速向写入所需的温度的到达速度，更高速地进行写入。另外，能以更低电压的写入电压进行写入。
接下来，说明对单体的存储晶体管Qm的读出动作。在以下的说明中，施加规定的基准电压Vsr作为施加到Qm的源极的Vsp，将规定的读出漏极电压Vdr施加到存储晶体管Qm的漏极(节点N0)，将规定的读出栅极电压Vgr施加到存储晶体管Qm的栅极(控制节点NC0)。由此，对存储晶体管Qm的漏极-源极间施加电压Vdsr(＝Vdr-Vsr)，对存储晶体管Qm的栅极-源极间施加电压Vgsr(＝Vgr-Vsr)。在此，将电压Vgsr(＝Vgr-Vsr)设定为比存储晶体管Qm在写入动作前的半导体状态下的阈值电压Vthm低的电压。其结果是，在存储晶体管Qm为半导体状态的情况下，存储晶体管Qm成为截止状态，即使对漏极-源极间施加电压Vdsr(＝Vdr-Vsr)也不会流过读出电流Idsr，或者即使流过也是非常微小的值。与此相对，在存储晶体管Qm为电阻体状态的情况下，不管读出栅极电压Vgr如何，存储晶体管Qm的漏极-源极间的电流电压特性都呈现欧姆电阻特性，因此在漏极-源极间流过与电压Vdsr(＝Vdr-Vsr)和电阻特性相应的读出电流Idsr。因此，通过探测在存储晶体管Qm的漏极-源极间流过的读出电流Idsr的有无或者大小，能容易地判断存储晶体管Qm是半导体状态还是电阻体状态。
通过如以上所示对存储晶体管Qm进行写入动作和读出动作，存储晶体管Qm例如能用作将逻辑值“0”和“1”分别分配给半导体状态和电阻体状态且非易失性地存储二进制信息的存储元件。
图3的(a)示出写入动作时的对存储单元MC2的第1电压施加状态。第1电压施加状态示出如下状态：写入漏极电压Vdp被施加到存储晶体管Qm的漏极(节点N0)，写入栅极电压Vgpm被施加到存储晶体管Qm的栅极(控制节点NC0)，基准电压Vss被施加到第1选择晶体管Q1和第2选择晶体管Q2的源极(节点N1、N2)，写入栅极电压Vgps1被施加到第1选择晶体管的栅极(控制节点NC1)，读出栅极电压Vgps2被施加到第2选择晶体管的栅极(控制节点NC2)，存储晶体管Qm的源极(内部节点N3)成为电压Vn3。在此，将基准电压Vss设为接地电压(0V)，设为Vdp＞Vn3＞0V，Vgpm＞Vn3+Vthm，Vgps1＞Vth1，Vgps2＜Vth2。此外，Vthm是存储晶体管的阈值电压，Vth1是第1选择晶体管Q1的阈值电压，Vth2是第2选择晶体管Q2的阈值电压。
由于对存储单元MC2的写入动作时的第2选择晶体管Q2的栅极(控制节点NC2)被施加电压比阈值电压Vth2低的读出栅极电压Vgps2，因此其被控制为截止状态。例如，在Vth2＞0V的情况下，成为Vgps2＝Vss(0V)。其结果是，在第2选择晶体管Q2的漏极-源极间在写入动作中不会流过电流，因此不会产生该电流所引起的晶体管特性的劣化，能提前避免该特性劣化对读出动作造成的影响。
此外，通过不使第2选择晶体管Q2的漏极-源极间流过电流，能避免上述晶体管特性的劣化，因此例如即使第2选择晶体管Q2为导通状态，通过不对第2选择晶体管Q2的源极(节点N2)施加基准电压Vss(接地电压)而将其设为浮动状态，也能在漏极-源极间不流过电流，能得到同样的效果。不过，通过在写入动作时将第2选择晶体管Q2控制为截止状态，能使节点N2成为任意的电压施加状态，例如，能使其与节点N1为相同电位，而且，也能将该节点N1、N2短路而使两者成为1个节点。而且，在使用多个存储单元MC2构成存储单元阵列的情况下，即使采用将节点N2连接到共同的信号线的电路构成，通过在写入动作时将第2选择晶体管Q2控制为截止状态，成为写入动作的对象的选择存储单元与并非写入动作的对象的非选择存储单元的各内部节点N3间也会由于各自的截止状态的第2选择晶体管Q2而不导通，因此能避免非选择存储单元的存储晶体管Qm被误写入。
图3的(b)中示出对读出动作时的存储单元MC2的第2电压施加状态。第2电压施加状态示出如下状态：读出漏极电压Vdr被施加到存储晶体管Qm的漏极(节点N0)，读出栅极电压Vgrm被施加到存储晶体管Qm的栅极(控制节点NC0)，基准电压Vss被施加到第1选择晶体管Q1和第2选择晶体管Q2的源极(节点N1、N2)，读出栅极电压Vgrs1被施加到第1选择晶体管的栅极(控制节点NC1)，读出栅极电压Vgrs2被施加到第2选择晶体管的栅极(控制节点NC2)，存储晶体管Qm的源极(内部节点N3)成为电压Vn3。在此，将基准电压Vss作为接地电压(0V)，设为Vdr＞Vn3≥0V，Vgrm＜Vn3+Vthm，Vgrs1＜Vth1，Vgrs2＞Vth2。
在第2电压施加状态下，与对单体的存储晶体管Qm的读出动作同样，在存储晶体管Qm为半导体状态的情况下，存储晶体管Qm成为截止状态，在电阻体状态的情况下，不管读出栅极电压Vgrm如何，存储晶体管Qm的漏极-源极间的电流电压特性都呈现欧姆电阻特性。如上所述，第1选择晶体管Q1是截止状态，第2选择晶体管是导通状态。第1选择晶体管和第2选择晶体管的导通截止是与写入动作时反过来的。
以上的结果是，在存储晶体管Qm为半导体状态且为截止状态的情况下，存储单元MC2的内部节点N3的电压Vn3由于导通状态的第2选择晶体管Q2而变为基准电压Vss，在节点N0与节点N2间不流过读出电流Idsr。另一方面，在存储晶体管Qm为电阻体状态并表现出电阻特性的情况下，当将电阻体状态的电阻值设为Rm时，会在存储晶体管Qm中流过以Idsr＝(Vdr-Vn3)/Rm得出的读出电流Idsr。另外，在第2选择晶体管Q2的漏极-源极间也流过与上述的读出电流Idsr相同的电流。
根据以上，在存储晶体管Qm为半导体状态且为截止状态的情况下，不会流过读出电流Idsr，内部节点N3的电压Vn3变为基准电压Vss，在存储晶体管Qm为电阻体状态并表现出电阻特性的情况下，会流过读出电流Idsr，内部节点N3的电压Vn3成为从读出漏极电压Vdr减去存储晶体管Qm的电压降(Idsr×Rm)而得到的电压。因此，例如，通过在节点N0探测读出电流Idsr的电流值，或者通过探测内部节点N3的电压，能判断存储晶体管Qm是半导体状态还是电阻体状态。图1的(a)和(b)示出检测内部节点N3的电压的例子(Vout)。
若如以往那样，第1选择晶体管(写入用的选择晶体管)Q1使用氧化物半导体TFT，则在向存储晶体管Qm写入时，会在第1选择晶体管Q1中流过写入电流Idsp，由于氧化物半导体的自热劣化现象，有时会发生氧化物半导体TFT的阈值电压的上升和伴随于此的导通电流的降低。例如，如图5的(a)所示，通过写入而阈值电压改变约10V左右。为了保证写入性能，到写入结束为止，需要不降低写入电流(不限速)。
例如，当具有图5的(a)所示的特性的TFT的写入所需的电流设为100μA时，在写入前在Vgs＝20V时能得到100μA以上的电流，而在写入后在Vgs＝20V时仅能得到20μA左右的电流。为了到写入结束为止均能得到100μA以上的电流，需要使写入后(劣化后)的电流能力为5倍以上，因此需要使TFT的沟道宽度W为5倍以上。这样，优选第1选择晶体管Q1的沟道宽度W的大小为存储晶体管Qm的沟道宽度W的5倍以上。
在本发明的实施方式的半导体装置中，至少写入用的第1选择晶体管Q1使用结晶质硅TFT(例如，多晶硅TFT)。由图5的(b)所示的坐标图可知，多晶硅TFT与氧化物半导体TFT相比，电流驱动能力(Id的大小)为约20倍以上。因此，即使将第1选择晶体管Q1的沟道宽度W设为与存储晶体管Qm的沟道宽度W为相同程度，也能得到足够的电流驱动能力。另外，结晶质硅TFT也不会产生由于在沟道区域中流过的电流所引起的劣化。
当使用结晶质硅TFT作为选择晶体管时，不需要如存储单元MC2那样将选择晶体管设置写入用和读出用这2个，能如图1的(a)所示的存储单元MC1那样，用1个选择晶体管10S兼作写入用的选择晶体管和读出用选择晶体管。
本发明的实施方式的半导体装置例如是将多个上述的存储单元配置为矩阵状的非易失性存储装置。
图6示出本发明的实施方式的非易失性存储装置120的电路框图。
非易失性存储装置120具备存储单元阵列121、控制电路122、电压产生电路123、位线解码器124、字线解码器125、存储栅极控制电路126以及感测放大电路127。
存储单元阵列121具有配置为矩阵状的多个存储单元MC2。存储单元阵列121是将存储单元MC2在列方向上排列m个，在行方向上排列n个而构成的，还具备：在行方向上延伸的m条存储栅极线MGL1～MGLm(相当于第1控制线)、在行方向上延伸的m条第1字线WPL1～WPLm(相当于第2控制线)、在行方向上延伸的m条第2字线WRL1～WRLm(相当于第3控制线)、在列方向上延伸的n条位线BL1～BLn(相当于数据信号线)、以及基准电压线VSL。此外，m和n分别是2以上的整数。
存储栅极线MGL1～MGLm各自共同连接到配置在对应的行的n个存储单元MC2的存储晶体管Qm的各栅极(控制节点NC0)。第1字线WPL1～WPLm各自共同连接到配置在对应的行的n个存储单元MC2的第1选择晶体管Q1的各栅极(控制节点NC1)。第2字线WRL1～WRLm各自共同连接到配置在对应的行的n个存储单元MC2的第2选择晶体管Q2的各栅极(控制节点NC2)。位线BL1～BLn各自共同连接到配置在对应的列的m个存储单元MC2的存储晶体管Qm的各漏极(节点N0)。基准电压线VSL共同连接到全部的存储单元MC2的第1选择晶体管Q1和第2选择晶体管Q2的各源极(节点N1、N2)。在本实施方式中，通过写入动作和读出动作始终对基准电压线VSL供应基准电压Vss(例如，接地电压(0V))。
存储单元阵列121能进行上述的第1电压施加状态下的写入和第2电压施加状态下的读出。即，在第1电压施加状态和第2电压施加状态下，通过对与成为各动作的对象的存储单元MC2的存储晶体管Qm的漏极(节点N0)连接的位线BL(位线BL1～BLn的总称)施加写入漏极电压Vdp或者读出漏极电压Vdr，能进行写入或读出。
控制电路122进行存储单元阵列121内的存储单元MC2的写入动作和读出动作的控制。具体地说，控制电路122基于从地址线(未图示)输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制电压产生电路123、位线解码器124、字线解码器125、存储栅极控制电路126以及感测放大电路127。
电压产生电路123产生在写入动作和读出动作中为了选择动作对象的存储单元MC2而需要的选择栅极电压和用于施加到不被设为动作对象的未选择的存储单元MC2的非选择栅极电压，并将其供应到字线解码器125和存储栅极控制电路26。另外，产生被选为动作对象的存储单元MC2的写入和读出所需要的位线电压，并将其供应到位线解码器124。
选择栅极电压相当于上面参照图3的(a)描述的写入动作时的栅极电压Vgpm、Vgps1、Vgps2和上面参照图3的(b)描述的读出动作时的栅极电压Vgrm、Vgrs1、Vgrs2。另外，位线电压相当于在第1实施方式中说明的写入动作时的写入漏极电压Vdp和在读出动作时的读出漏极电压Vdr。
施加到各控制节点NC0～NC2的写入动作时的非选择栅极电压能直接挪用施加到各控制节点NC0～NC2的读出动作时的选择栅极电压Vgrm、Vgrs1、Vgrs2。施加到控制节点NC0的读出动作时的非选择栅极电压能直接使用施加到控制节点NC0的读出动作时的选择栅极电压Vgrm。即，在读出动作时，对全部的控制节点NC0施加相同的读出栅极电压Vgrm。施加到控制节点NC1、NC2的读出动作时的非选择栅极电压能直接挪用施加到控制节点NC1、NC2的写入动作时的选择栅极电压Vgps1、Vgps2。此外，在写入动作时，也可以对全部的控制节点NC0施加相同的写入栅极电压Vgpm。
当在写入动作时和读出动作时，指定了动作对象的存储单元MC2的地址时，位线解码器124选择与该地址对应的1条或多条位线BL，对所选择的位线BL施加写入漏极电压Vdp或读出漏极电压Vdr。此外，对未选择的位线BL施加非选择位线电压(例如，基准电压Vss)。
当在写入动作时和读出动作时，指定了各动作对象的存储单元的地址时，字线解码器125根据动作的种类，进行与该地址对应的写入动作用的第1字线WPL和读出动作用的第2字线WRL的选择和非选择。具体地说，在写入动作时，对所选择的1条第1字线WPL施加上述的写入栅极电压Vgps1作为选择第1字线电压，对剩余的(m-1)条未选择的第1字线WPL施加上述的读出栅极电压Vgrs1作为非选择第1字线电压，对全部的第2字线WRL施加上述的写入栅极电压Vgps2作为非选择第2字线电压。另外，在读出动作时，对所选择的1条第2字线WRL施加上述的读出栅极电压Vgrs2作为选择第2字线电压，对剩余的(m-1)条未选择的第2字线WRL施加上述的写入栅极电压Vgps2作为非选择第2字线电压，对全部的第1字线WPL施加上述的读出栅极电压Vgrs1作为非选择第1字线电压。
当在写入动作时，指定了写入动作对象的存储单元的地址时，存储栅极控制电路126选择与该地址对应的1条存储栅极线MGL，对所选择的存储栅极线MGL施加上述的写入栅极电压Vgpm作为选择存储栅极线电压，对剩余的(m-1)条未选择的存储栅极线MGL施加上述的读出栅极电压Vgrm作为非选择存储栅极线电压。此外，也可以在写入动作时，对全部的存储栅极线MGL施加上述的写入栅极电压Vgpm。另外，存储栅极控制电路126在读出动作时，对全部的存储栅极线MGL施加上述的读出栅极电压Vgrm。
感测放大电路127通过位线解码器124探测从所选择的位线BL流到所选择的存储单元MC2的读出电流Idsr，判断所选择的存储单元MC2的存储晶体管Qm是半导体状态还是电阻体状态。感测放大电路127构成为具备与被选择的位线BL的条数数目相同的感测放大器。此外，构成感测放大电路127的感测放大器也可以不是直接探测读出电流Idsr的电流感应式的感测放大器，而是探测根据读出电流Idsr而变化的位线BL或位线解码器124等的读出电流Idsr的电流路径上的节点电压的电压感应式的感测放大器。而且，感测放大电路127也可以是按每列独立地设置基准电压线VSL，连接到该列单位的基准电压线VSL的电路构成，来代替经由位线解码器124而与选择的位线BL连接的电路构成。
根据图6所示的电路构成，在写入动作时，所选择的存储单元MC2成为第1电压施加状态，该存储单元MC2内的存储晶体管Q1从半导体状态转变到电阻体状态。在非选择行的存储单元MC2中，作为非选择第1字线电压的读出栅极电压Vgrs1(Vgrs1＜Vth1或Vgrs1＜Vn3+Vth1)被施加到第1选择晶体管Q1的栅极，作为非选择第2字线电压的读出栅极电压Vgps2(Vgps2＜Vth2或Vgps2＜Vn3+Vth2)被施加到第2选择晶体管Q2的栅极，第1选择晶体管Q1和第2选择晶体管Q2这两者成为截止状态，不会在存储晶体管Q1中流过写入电流Idsp，存储晶体管Q1的半导体状态或电阻体状态被原样维持。而且，在非选择列的存储单元MC2中，与基准电压线VSL相同的基准电压Vss被施加到非选择的位线BL，因此即使是选择行，也不会在存储晶体管Q1中流过写入电流Idsp，存储晶体管Q1的半导体状态或电阻体状态被原样维持。
而且，根据图6所示的电路构成，在读出动作时，所选择的存储单元MC2成为第2电压施加状态，如果该存储单元MC2内的存储晶体管Q1是半导体状态，则读出电流Idsr不会从所选择的位线BL流到存储单元MC2，如果是电阻体状态，则读出电流Idsr会从所选择的位线BL流到存储单元MC2。在非选择行的存储单元MC2中，作为非选择第1字线电压的读出栅极电压Vgrs1(Vgrs1＜Vth1或Vgrs1＜Vn3+Vth1)被施加到第1选择晶体管Q1的栅极，作为非选择第2字线电压的读出栅极电压Vgps2(Vgps2＜Vth2或Vgps2＜Vn3+Vth2)被施加到第2选择晶体管Q2的栅极，第1选择晶体管Q1和第2选择晶体管Q2这两者成为截止状态，无论存储晶体管Q1的状态如何，都不会从选择的位线BL经由非选择行的存储单元MC2流过读出电流Idsr。而且，在非选择列的存储单元MC2中，与基准电压线VSL相同的基准电压Vss被施加到未选择的位线BL，因此即使是在选择行，也不会在存储晶体管Q1中流过读出电流Idsr。另外，在本实施方式中，即使在未选择的位线BL中流过某种电流，由于未选择的位线BL与感测放大电路127间是分离的，因此也不会由感测放大电路127探测出在未选择的位线BL中流过的电流。
此外，控制电路122、电压产生电路123、位线解码器124、字线解码器125、存储栅极控制电路126以及感测放大电路127的详细的电路构成、设备结构以及制造方法能使用公知的电路构成实现，能使用公知的半导体制造技术制作。
由于存储单元MC2能以低电流/低电压写入，因而非易失性存储装置120是低功耗的，并易于小型化。当然，能使用图1的(a)所示的存储单元MC1代替存储单元MC2来构成非易失性存储装置。
本发明的实施方式的半导体装置例如是有源矩阵基板。有源矩阵基板例如用于液晶显示面板或有机EL显示面板。参照图7和图8说明用于液晶显示面板的有源矩阵基板100。
有源矩阵基板100例如像特开2010-3910号公报公开的那样，使用氧化物半导体TFT作为像素用TFT，具备结晶质硅TFT作为电路用TFT。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作像素TFT(设置于像素的TFT)。电路用TFT使用具有比氧化物半导体TFT还高的迁移率的结晶质硅TFT。
图7示出本发明的实施方式的有源矩阵基板100(以下，称为“TFT基板100”。)的整体的示意性俯视图。图8示出TFT基板100的示意性截面图。
如图7所示，TFT基板100具有：包含多个像素的显示区域102；以及显示区域102以外的区域(非显示区域)。非显示区域包含设置驱动电路的驱动电路形成区域101。在驱动电路形成区域101中，例如设置有栅极驱动电路140、源极驱动器电路150、检查电路170。栅极驱动电路140和源极驱动器电路150分别连接着非易失性存储装置142和152。非易失性存储装置142中例如存储有栅极驱动电路140的冗余救济信息等栅极驱动电路140的驱动所需要的构成参数的信息。非易失性存储装置152中例如存储有源极驱动器电路150的冗余救济信息等源极驱动器电路150的驱动所需要的构成参数的信息。非易失性存储装置142和152是上述的实施方式的非易失性存储装置。
在显示区域102形成有：在行方向上延伸的多个栅极总线(未图示)；以及在列方向上延伸的多个源极总线S。虽然未图示，但是各像素例如由栅极总线和源极总线S规定。栅极总线分别连接到栅极驱动电路140的各端子，源极总线S连接到源极驱动器电路150的各端子。此外，也可以仅将栅极驱动电路140单片地形成于TFT基板100，并安装驱动器IC作为源极驱动器电路150。
如图8所示，在TFT基板100中，在驱动电路形成区域101形成有第1TFT10A作为电路用TFT，在显示区域102的各像素形成有第2TFT10B作为像素用TFT。
TFT基板100具备：基板12；以及第1TFT10A和第2TFT10B，其形成在基板12上。基板12例如是玻璃基板，也可以在基板12上形成基底膜(未图示)。在形成有基底膜的情况下，第1TFT10A和第2TFT10B等电路要素形成在基底膜上。基底膜不作特别限定，但是为无机绝缘膜，例如是氮化硅(SiNx)膜、氧化硅(SiOx)膜或者以氮化硅膜为下层而以氧化硅膜为上层的层叠膜。
第1TFT10A具有主要包含结晶质硅的活性区域。第2TFT10B具有主要包含氧化物半导体的活性区域。第1TFT10A和第2TFT10B一体地形成在基板12上。
非易失性存储装置142和152具有图2所示的存储晶体管10M和选择晶体管10S。具有氧化物半导体层17M的存储晶体管10M与作为具有氧化物半导体层17B的像素TFT的第2TFT10B由同一工艺形成。另外，具有结晶质硅层13S的选择晶体管10S与作为具有结晶质硅层13A的电路TFT的第1TFT10A由同一工艺形成。即，氧化物半导体层17M和氧化物半导体层17B由相同氧化物半导体膜形成，结晶质硅层13S和结晶质硅层13A由相同结晶质硅膜形成。另外，第1绝缘层14、第2绝缘层16以及第3绝缘层19在存储晶体管10M和选择晶体管10S以及第1TFT10A和第2TFT10B中可以是共同的。
因此，即使在具备具有结晶质硅层13A的第1TFT10A和具有氧化物半导体层17B的第2TFT10B的有源矩阵基板中设置非易失性存储装置142和152，也能抑制制造工序增加。
以下，参照图8说明有源矩阵基板100的第1TFT10A和第2TFT10B的结构。
第1TFT10A具有：结晶质硅层(例如低温多晶硅层)13A，其形成在基板12上；第1绝缘层14，其覆盖结晶质硅层13A；以及栅极电极15A，其设置在第1绝缘层14上。第1绝缘层14中的位于结晶质硅层13A与栅极电极15A之间的部分作为第1TFT10A的栅极绝缘膜发挥功能。结晶质硅层13A具有：形成沟道的区域(活性区域)13cA；以及源极区域13sA和漏极区域13dA，其分别位于活性区域的两侧。在该例子中，结晶质硅层13A中的隔着第1绝缘层14与栅极电极15A重叠的部分为活性区域13cA。第1TFT10A还具有分别连接到源极区域13sA和漏极区域13dA的源极电极18sA和漏极电极18dA。源极电极18sA和漏极电极18dA也可以设置在覆盖栅极电极15A和结晶质硅层13A的层间绝缘膜(在此为第2绝缘层16)上，在形成于层间绝缘膜的接触孔内与结晶质硅层13A连接。这样，第1TFT10A是顶栅型的TFT。
第2TFT10B是底栅型TFT，具有：栅极电极15B；第2绝缘层16，其覆盖栅极电极15B；以及氧化物半导体层17B，其配置在第2绝缘层16上。在此，栅极电极15B设置在形成于基板12上的第1绝缘层14之上。作为第1TFT10A的栅极绝缘膜的第1绝缘层14延伸设置到形成第2TFT10B的区域。栅极电极15B与第1TFT10A的栅极电极15A由相同导电膜形成。
第2绝缘层16中的位于栅极电极15B与氧化物半导体层17B之间的部分作为第2TFT10B的栅极绝缘膜发挥功能。也可以将第2绝缘层16例如设为供氢性的下层(例如，氮化硅(SiNx)层)和供氧性的上层(例如，氧化硅(SiOx)层)的2层结构。
氧化物半导体层17B具有：形成沟道的区域(活性区域)17cB；以及源极接触区域17sB和漏极接触区域17dB，其分别位于活性区域的两侧。在该例子中，氧化物半导体层17B中的隔着第2绝缘层16与栅极电极15B重叠的部分为活性区域17cB。另外，第2TFT10B还具有分别连接到源极接触区域17sB和漏极接触区域17dB的源极电极18sB和漏极电极18dB。
TFT10A、10B由第3绝缘层19和第4绝缘层20覆盖。在第4绝缘层20上按顺序形成有共用电极21、第5绝缘层22以及像素电极23。像素电极23具有狭缝(未图示)。狭缝也可以设置有多个。共用电极21和像素电极23由透明导电层形成。作为透明导电层，例如，能由ITO(铟锡氧化物)、IZO(铟锌氧化物，“IZO”是注册商标)、ZnO(氧化锌)等形成。
像素电极23在形成于第3绝缘层19、第4绝缘层20以及第5绝缘层22的开口部19a、20a、22a内连接到漏极电极18dB。共用电极21设置为多个像素共用，连接到未图示的共用配线和/或共用电极端子部，并被供应共用电压(Vcom)。
在上述的实施方式中，例示了沟道蚀刻型的TFT作为氧化物半导体TFT，但是也能使用蚀刻阻挡型的TFT。在沟道蚀刻型的TFT中，例如图8所示，在沟道区域上没有形成蚀刻阻挡层，源极和漏极电极的沟道侧的端部下表面以与氧化物半导体层的上表面接触的方式配置。沟道蚀刻型的TFT例如通过在氧化物半导体层上形成源极/漏极电极用的导电膜并进行源极漏极分离而形成。在源极漏极分离工序中，有时沟道区域的表面部分会被蚀刻。
另一方面，在沟道区域上形成蚀刻阻挡层的TFT(蚀刻阻挡型TFT)中，源极和漏极电极的沟道侧的端部下表面例如位于蚀刻阻挡层上。蚀刻阻挡型的TFT例如通过在形成覆盖氧化物半导体层中的成为沟道区域的部分的蚀刻阻挡层后，在氧化物半导体层和蚀刻阻挡层上形成源极/漏极电极用的导电膜并进行源极漏极分离而形成。蚀刻阻挡型TFT例如已记载于专利文献1和2中。
工业上的可利用性
本发明广泛用于具备存储晶体管的半导体装置中。
附图标记说明
10A、10B：TFT
10M：存储晶体管
10S、10S1、10S2：选择晶体管
10S1：第1选择晶体管
12：基板
13A、13S：结晶质硅层
13cA、13cS：活性区域
13dA、13dS：漏极区域
13sA、13sS：源极区域
14：第1绝缘层
15A、15B、15M、15S：栅极电极
16：第2绝缘层
17B、17M：氧化物半导体层
17cB、17cM：沟道区域(活性区域)
17dB、17dM：漏极接触区域
17sB、17sM：源极接触区域
18dA、18dB、18dM、18dS：漏极电极
18sA、18sB、18sM、18sS：源极电极
19：第3绝缘层
19a：开口部
20：第4绝缘层
20a：开口部
21：共用电极
22：第5绝缘层
22a：开口部
23：像素电极
26：存储栅极控制电路
100：有源矩阵基板(TFT基板)
100：TFT基板
101：驱动电路形成区域
102：显示区域
120：非易失性存储装置
121：存储单元阵列
122：控制电路
123：电压产生电路
124：位线解码器
125：字线解码器
126：存储栅极控制电路
127：感测放大电路
140：栅极驱动电路
142：非易失性存储装置
150：源极驱动电路
152：非易失性存储装置
170：检查电路
BL：位线
BL1：位线
MC1、MC2：存储单元
MGL、MGL1：存储栅极线
N0、N1、N2、N3：节点
NC0、NC1、NC2：控制节点
Q1、Q2：选择晶体管
Qm：存储晶体管
S：源极总线
WPL：字线。

Claims (8)

1.一种半导体装置，具有多个存储单元，其特征在于，
上述多个存储单元各自具有：
存储晶体管，其具有氧化物半导体层作为活性层；以及
第1选择晶体管，其具有结晶质硅层作为活性层，以串联的方式连接到上述存储晶体管。
2.根据权利要求1所述的半导体装置，
上述多个存储单元各自还具有第2选择晶体管，上述第2选择晶体管具有结晶质硅层作为活性层，以串联的方式连接到上述存储晶体管。
3.根据权利要求1所述的半导体装置，
上述多个存储单元各自所具有的晶体管仅是上述存储晶体管和上述第1选择晶体管。
4.根据权利要求1至3中的任意一项所述的半导体装置，
上述半导体装置是有源矩阵基板，具备：
显示区域，其具有多个像素电极；以及像素晶体管，其分别电连接到上述多个像素电极中的对应的像素电极；以及
周边区域，其配置在上述显示区域以外的区域，具有多个电路，
上述多个电路包含具有上述多个存储单元的存储电路，
上述像素晶体管的活性层包含与上述存储晶体管的上述氧化物半导体层由相同氧化物半导体膜形成的半导体层。
5.根据权利要求1至4中的任意一项所述的半导体装置，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
6.根据权利要求1至4中的任意一项所述的半导体装置，
上述氧化物半导体层包含结晶质In-Ga-Zn-O系半导体。
7.根据权利要求1至6中的任意一项所述的半导体装置，
上述存储晶体管的上述活性层具有层叠结构。
8.根据权利要求1至7中的任意一项所述的半导体装置，
上述存储晶体管是沟道蚀刻型。
CN201780054066.0A 2016-09-05 2017-08-28 半导体装置 Pending CN109643713A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016173024 2016-09-05
JP2016-173024 2016-09-05
PCT/JP2017/030781 WO2018043425A1 (ja) 2016-09-05 2017-08-28 半導体装置

Publications (1)

Publication Number Publication Date
CN109643713A true CN109643713A (zh) 2019-04-16

Family

ID=61301544

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780054066.0A Pending CN109643713A (zh) 2016-09-05 2017-08-28 半导体装置

Country Status (3)

Country Link
US (1) US20190228828A1 (zh)
CN (1) CN109643713A (zh)
WO (1) WO2018043425A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230164225A (ko) * 2018-02-01 2023-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11605438B2 (en) 2020-11-16 2023-03-14 Ememory Technology Inc. Memory device for improving weak-program or stuck bit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
CN102598246A (zh) * 2009-10-29 2012-07-18 株式会社半导体能源研究所 半导体器件
CN104380473A (zh) * 2012-05-31 2015-02-25 株式会社半导体能源研究所 半导体装置
US20150243668A1 (en) * 2012-10-19 2015-08-27 Sharp Kabushiki Kaisha Non-volatile memory device
CN105765720A (zh) * 2013-11-18 2016-07-13 夏普株式会社 半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153351A (ja) * 2006-12-15 2008-07-03 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置、及び電子機器
US9209196B2 (en) * 2011-11-30 2015-12-08 Sharp Kabushiki Kaisha Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device
US9917209B2 (en) * 2015-07-03 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including step of forming trench over semiconductor
US10371129B2 (en) * 2016-02-26 2019-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and sensor system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
CN102598246A (zh) * 2009-10-29 2012-07-18 株式会社半导体能源研究所 半导体器件
CN104380473A (zh) * 2012-05-31 2015-02-25 株式会社半导体能源研究所 半导体装置
US20150243668A1 (en) * 2012-10-19 2015-08-27 Sharp Kabushiki Kaisha Non-volatile memory device
CN105765720A (zh) * 2013-11-18 2016-07-13 夏普株式会社 半导体装置

Also Published As

Publication number Publication date
US20190228828A1 (en) 2019-07-25
WO2018043425A1 (ja) 2018-03-08

Similar Documents

Publication Publication Date Title
US9502133B2 (en) Semiconductor device
US9607996B2 (en) Semiconductor device
US9209196B2 (en) Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device
US8279654B2 (en) Resistance change memory device and operation method of the same
US9312264B2 (en) Non-volatile memory device
CN105765662B (zh) 半导体装置及其写入方法
US20150206977A1 (en) Metal oxide transistor
CN207116004U (zh) 存储器装置和电子设备
CN109473071A (zh) 有源矩阵基板和多路分配电路
US9754978B2 (en) Semiconductor device with U-shaped active portion
CN109643713A (zh) 半导体装置
JP2019165052A (ja) 半導体記憶装置
JP2014179481A (ja) 半導体装置および電子機器
CN102986023B (zh) 薄膜晶体管存储器和具备该存储器的显示装置
CN106133841B (zh) 单次可编程记忆体、电子系统、操作单次可编程记忆体方法及编程单次可编程记忆体方法
US8379431B2 (en) Semiconductor memory device and writing method thereof
US10355003B2 (en) Anti-fuses memory cell and memory apparatus
JP2010067295A (ja) 記憶装置およびその制御方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190416

WD01 Invention patent application deemed withdrawn after publication