JP2008153351A - 電気光学装置の製造方法、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】電気光学装置を構成する基板上に直接不揮発性メモリを形成することができ、しかも良好に動作する高信頼性のものを得る、電気光学装置の製造方法、電気光学装置、及び電子機器を提供する。
【解決手段】不揮発性メモリ１１０ａ，１１０ｂを構成する半導体層を形成するとともに、画素部及び駆動回路の少なくとも一方のスイッチング素子を構成する半導体層を形成する。半導体層を覆って第１の絶縁膜３５とフローティングゲート電極３６とを順に形成し、フローティングゲート電極３６を覆って第２の絶縁膜３７を形成する。第２の絶縁膜３７上にゲート電極３８を形成する。ゲート電極３８及びフローティングゲート電極３６をマスクにして絶縁膜１８をエッチングした後、第３の絶縁膜４０を形成する。そして、第３の絶縁膜４０を介し、フローティングゲート電極３６上にコントロールゲート電極６０を形成し、電気光学装置を製造する。
【選択図】図３

Description

本発明は、電気光学装置の製造方法、電気光学装置、及び電子機器に関するものである。

例えば、液晶装置等の電気光学装置は、複数の画素がマトリクス状に配置され、薄膜トランジスタ（ＴＦＴ）で構成された画素部と、該画素部を駆動する、走査ドライバやデータドライバ等の駆動回路とを備えたものである。また、近年では、電気光学装置の多機能化、高機能化に伴い、電気光学装置に記憶装置としてのメモリが搭載されるようになってきている。このようなメモリとして、電気的なデータの読み出し、書き込み及び消去を可能とする不揮発性メモリ、例えばＥＥＰＲＯＭがある。

上記ＥＥＰＲＯＭは、第１の絶縁膜を介して、半導体層上に設けられたフローティングゲート電極と、該フローティングゲート電極を覆って設けられる第２の絶縁膜と、該第２の絶縁膜上に設けられたコントロールゲートと、を具備したメモリセルを複数備え、選択トランジスタにより前記各メモリセルが選択されることで、データの書き込み、読み出し、消去を可能としている。前記第１の絶縁膜は、トンネル絶縁膜と呼ばれるもので、該トンネル絶縁膜中を電流が流れることで前記フローティングゲート電極に電子を蓄積させることができる。

従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電気光学装置の十分な小型化を図ることができなかった。そこで、ＳＯＩ技術を用いてＴＦＴを形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、装置の小型化を図った技術が知られている（例えば、特許文献１参照）。
特開２００１−３２６２８９号公報

ところで、トンネル絶縁膜として機能する第１の絶縁膜は、トンネル電流が良好に流れる膜厚に設定する必要がある。しかしながら、上記特許文献１に開示された工程では、メモリセルを構成するトンネル絶縁膜と、画素部、及び駆動回路に含まれるＴＦＴを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のＴＦＴにおいても、ゲート絶縁膜を透過するトンネル電流が流れてしまい、これによって動作不良が生じるおそれがあり、信頼性のあるものを得ることができなかった。

本発明はこのような事情に鑑みてなされたものであって、電気光学装置を構成する基板上に直接不揮発性メモリを形成することができ、しかも良好に動作する信頼性の高いものを得る、電気光学装置の製造方法、電気光学装置、及び電子機器を提供することを目的としている。

本発明の電気光学装置の製造方法によれば、複数の画素がマトリクス状に配置された画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、前記基板上に半導体膜を形成する工程と、該半導体膜をパターニングし、前記不揮発性メモリを構成する半導体層を形成するとともに、前記画素部、及び前記駆動回路の少なくとも一方のスイッチング素子を構成する半導体層を形成する工程と、該半導体層を覆う第１の絶縁膜を前記基板上に形成する工程と、該第１の絶縁膜上にフローティングゲート電極を形成し、該フローティングゲート電極を覆うように前記基板上に前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記画素部及び前記駆動回路の少なくとも一方におけるゲート電極を形成する工程と、該ゲート電極、及び前記フローティングゲート電極をマスクに用いて、前記絶縁膜をエッチングする工程と、前記フローティングゲート電極及び前記ゲート電極を覆って、第３の絶縁膜を形成する工程と、前記第３の絶縁膜を介し、前記フローティングゲート電極上にコントロールゲート電極を形成する工程と、を有することを特徴とする。

本発明の電気光学装置の製造方法によれば、不揮発性メモリのトンネル絶縁膜が第１の絶縁膜によって構成され、前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子のゲート絶縁膜が前記第２の絶縁膜によって形成されるようになる。よって、ゲート絶縁膜は前記トンネル絶縁膜の膜厚に比べて大きいので、ゲート絶縁膜中にトンネル電流が流れることに起因する不具合が生じることがなくなる。このように画素部、及び駆動回路の少なくとも一方、並びに不揮発性メモリを同一基板上に確実に形成することにより、良好な動作を得る信頼性の高い電気光学装置を提供できる。

また、上記電気光学装置の製造方法においては、前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いるのが好ましい。
この構成によれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成されるので、安価で耐熱性の低いガラス等を電気光学装置用基板として用いることができ、基板材料の選択幅が拡がるとともに低コスト化を図ることができる。

また、上記電気光学装置の製造方法においては、前記第２の絶縁膜を形成するに際し、前記フローティングゲート電極をマスクに用いて、該フローティングゲートの下部以外に形成されている前記第１の絶縁膜を除去するのが好ましい。
この構成によれば、前記画素部及び前記駆動回路におけるゲート絶縁膜を前記第２の絶縁膜のみで構成することができ、従来のゲート絶縁膜を形成する際の成膜条件を適用することができる。

また、上記電気光学装置の製造方法においては、前記不揮発性メモリが選択トランジスタを有する場合、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成するのが好ましい。
この構成によれば、選択トランジスタを備えた、所謂ＥＥＰＲＯＭと呼ばれる不揮発性メモリを同一基板上に良好に形成することができる。

本発明の電気光学装置は、複数の画素がマトリクス状に配置された画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置において、前記画素部、及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、前記不揮発性メモリは、第１の絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記フローティングゲート電極を覆い、かつ前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜と、該第２の絶縁膜上に設けられたコントロールゲート電極と、を有するメモリセルを備え、前記画素部、及び前記駆動回路の少なくとも一方におけるスイッチング素子のゲート絶縁膜は、前記第１の絶縁膜及び前記第２の絶縁膜の積層構造、或いは前記第２の絶縁膜の単層構造からなることを特徴とする。

本発明の電気光学装置によれば、不揮発性メモリは第１の絶縁膜からトンネル絶縁膜が構成され、前記画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子のゲート絶縁膜が前記第２の絶縁膜あるいは第１、第２の積層構造から構成される。すなわち、ゲート絶縁膜は前記トンネル絶縁膜の膜厚に比べて大きいので、ゲート絶縁膜中にトンネル電流が流れることに起因する不具合が生じることがない。このように、画素部、及び駆動回路の少なくとも一方におけるスイッチング素子、並びに不揮発性メモリが同一基板上に形成されることで、良好な動作が得られる信頼性の高いものとなる。

また、上記電気光学装置においては、前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなるのが好ましい。
この構成によれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を電気光学装置用基板として採用でき、基板材料の選択幅が拡がるとともに低コスト化が図られたものとなる。

本発明の電子機器は、上記の電気光学装置を備えることを特徴とする。

本発明の電子機器によれば、信頼性が高く、同一基板上に不揮発性メモリが形成された電気光学装置を備えているので、電子機器自体も高信頼性かつ高性能なものとなる。

以下、本発明の一実施形態について図面を参照して説明する。なお、以下に説明する実施形態は、本発明の一部の態様を示すものであり、本発明を限定するものではない。また、以下の説明に用いる各図面では、各層や各部材を図面上で認識可能な程度の大きさとする。

（電気光学装置）
次に、本発明の電気光学装置の一実施形態として、液晶装置の例を挙げて説明する。本実施形態の液晶装置はアクティブマトリクス方式の液晶パネルであって、ＴＦＴアレイ基板と対向基板との間に液晶層を挟持したものである。そして、前記ＴＦＴアレイ基板に設けられたスイッチング素子（ＴＦＴ素子）は、本発明の電気光学装置の製造方法を用いることで構成されたものである。

図１は本発明の電気光学装置の一例である液晶装置の概略構成平面図、図２は液晶装置を構成するマトリクス状に形成された複数の画素部の等価回路図である。

（液晶装置の全体構成）
本実施形態の液晶装置１の構成は、図１に示すように、ＴＦＴアレイ基板１０上に、シール材５２が対向基板２０の縁に沿うように設けられており、その内側に並行して額縁としての遮光膜５３（周辺見切り）が設けられている。シール材５２の外側の領域には、データ線駆動回路（駆動回路）２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路（駆動回路）１０４がこの一辺に隣接する１辺に沿って設けられている。

前記遮光膜５３に囲まれた領域には、画素部が構成されている。この画素部は、複数の画素Ｇがマトリクス状に配置されることで構成されており、後述するように各画素Ｇには画素電極と当該画素電極をスイッチング制御するための画素ＴＦＴ（スイッチング素子）３０とが形成されている（図２参照）。そして、この画素ＴＦＴ３０は前記データ線駆動回路２０１、及び前記走査線駆動回路１０４によって駆動されるようになっている。

また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図１に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０がシール材５２によりＴＦＴアレイ基板１０に固着されており、ＴＦＴアレイ基板１０と対向基板２０との間に液晶層が封入されている。また、図１に示すシール材５２に設けられた開口部は液晶注入口５２ａであり、封止材２５によって封止されている。

（ＴＦＴアレイ基板の構成）
図２に示すように、各画素Ｇには夫々、画素電極９と当該画素電極９をスイッチング制御するための画素ＴＦＴ３０とが形成されている。画素ＴＦＴ３０のソース領域には、前記データ線駆動回路２０１からの画像信号を供給するデータ線６ａが電気的に接続され、前記画素ＴＦＴ３０のドレイン領域に前記画素電極９が電気的に接続されている。画素電極９は、スイッチング素子である画素ＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号が所定のタイミングで書き込まれる。画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、対向基板２０に形成された共通電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が設けられている。

ところで、本実施形態に係る液晶装置１は、図１に示したようにデータ線駆動回路（駆動回路）２０１および外部回路接続端子２０２が設けられたＴＦＴアレイ基板１０の一辺に対向する辺にメモリコントローラ回路１１２、ＳＲＡＭ１１３、及び不揮発性メモリ１１０が設けられている。なお、本実施形態においてメモリコントローラ回路１１２とは、ＳＲＡＭ１１３および不揮発性メモリ１１０に画像データを格納したり読み出したりという動作を制御するための制御回路である。ＳＲＡＭ１１３は高速なデータの書き込みを行うために設けられている。なお、ＳＲＡＭ１１３の代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にＳＲＡＭ１１３を設けなくてもよい。

本実施形態に係る液晶装置１は、後述する製造方法により、前記画素Ｇに設けられた画素ＴＦＴ３０とともに、前記不揮発性メモリ１１０の一部を構成するスイッチング素子がＴＦＴアレイ基板１０上に直接形成されたものとなっている。
この画素ＴＦＴ３０は、後述する本発明の一実施形態に係る製造方法により形成されたもので、前記不揮発性メモリ１１０の一部を構成するメモリセルを形成するとともにＴＦＴアレイ基板１０上に形成されたものである。

（不揮発性メモリ）
図３（ａ）は不揮発性メモリ１１０の等価回路を示す図であり、図３（ｂ）は、前記不揮発性メモリ１１０の概略構成を示す図である。なお、不揮発性メモリ１１０は複数のメモリセルによって構成されているが、図３（ａ）においては簡単のため、２つのメモリセルのみを図示している。また、図３（ｂ）においては、図３（ａ）中に示される一つのメモリセルの概略構成を示している。本実施形態では、前記不揮発性メモリ１１０として、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を採用した。ＥＥＰＲＯＭの特徴は、書き込み、読み出し、および消去が全て１ビット毎に可能である点にある。

本実施形態に係る不揮発性メモリ１１０は、図３（ａ）に示すように、各メモリセル１１０ａ，１１０ｂに選択ＴＦＴ１１１ａ、１１１ｂが直列に配置された回路構成となっている。このような構造を有する不揮発性メモリはＮＯＲ型フル機能ＥＥＰＲＯＭと呼ばれる。なお、本実施形態では、メモリセル１１０ａ，１１０ｂおよび選択ＴＦＴ１１１ａ、１１１ｂがいずれもｎチャネル型ＴＦＴの場合について説明する。

図３（ｂ）に示すように、メモリセル１１０ａは、半導体層３３上に、第１の絶縁膜３５、フローティングゲート電極３６、第２の絶縁膜４０、及びコントロールゲート電極６０が順に積層されたトランジスタ構造からなるものである。また、低温ポリシリコンから構成される半導体層３３には、高濃度ｎ型不純物領域３３ａ，３３ｄ３３ｅ，３３ｈ、及び低濃度ｎ型不純物領域３３ｂ，３３ｃ，３３ｆ，３３ｇが形成されている。そして、同図中右側の領域には選択ＴＦＴ１１１ａが形成されている。この選択ＴＦＴ１１１ａは前記第１の絶縁膜３５、及び第２の絶縁膜３７の積層構造からなるゲート絶縁膜１８上にゲート電極３０８が設けられた従来の薄膜トランジスタ構造からなるものである。

（不揮発性メモリの動作方法）
続いて、本実施形態に係る液晶装置１の動作方法について説明する。なお、以下では、本実施形態に係る液晶装置１が備える不揮発性メモリ１１０の動作方法を主体に説明する。メモリセル１１０ａは、フローティングゲート電極３６への電荷（主に電子）の注入と放出によってメモリ機能を実現する。つまり、フローティングゲート電極３６に電荷が蓄積された場合と、蓄積されていない場合におけるしきい値電圧の違いを利用して、１ビットのデータを記憶する。
メモリセル１１０ａへのデータの書き込みと読み出しは、図３（ａ）に示したように、選択ＴＦＴ１１１ａについてオン状態となるように選択線Ｖの電位を設定する。データの書き込みを行う場合、ソース線ＳａをＧＮＤに落し、ビット線Ｂａ、ワード線Ｗ、および選択線Ｖにそれぞれ正の高電圧（例えば２０Ｖ）を印加する。その結果、インパクトイオン化によるホットエレクトロンがフローティングゲート電極３６に蓄積され書き込みが行われる。

また、データの読み出しを行う場合、ソース線ＳａをＧＮＤに落し、ワード線Ｗに所定の電圧（例えば５Ｖ）を印加する。また、選択ＴＦＴ１１１ａをオンの状態にするために、選択線Ｖに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル１１０ａの状態に応じて、メモリセルに記憶されているデータをビット線Ｂａから読み出すことが可能となる。

一方、データの消去を行う場合、ソース線Ｓａおよびワード線ＷをＧＮＤに落す。そして、選択線Ｖおよびビット線Ｂａに正の高電圧（例えば２０Ｖ）を印加すると、メモリセル１１０ａのフローティングゲート電極３６に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、記憶されていたデータが消去される。なお、同じ列の他のメモリセル１１０ｂについては、選択ＴＦＴ１１１ｂをオフ状態とすることにより、データの消去が行われない。その結果、メモリセル１１０ａにおいてのみデータの消去が行われる。なお、上述した動作において、非選択の選択線Ｖは全て０Ｖとすればよい。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。

図４は、液晶装置１のブロック図を示すものである。図４に示すように、液晶装置１は、画像信号、クロック信号若しくは同期信号等がＦＰＣ（フレキシブルプリント基板）１１７を経由して入力されるようになっている。なお、前記ＦＰＣ１１７は、上記外部回路接続端子２０２に接続される。また、外部回路接続端子２０２は、図示されない配線によってメモリコントローラ回路１１２に電気的に接続され、これによって画像信号、クロック信号若しくは同期信号等をメモリコントローラ回路１１２に入力することができる。

本実施形態の液晶装置１において、例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１１３に格納（記憶）され、その画像信号はメモリコントローラ回路１１２によって順次画素Ｇに入力され表示される。ＳＲＡＭ１１３には少なくとも画素Ｇに表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路１１２により、必要に応じて、ＳＲＡＭ１１３に格納された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に格納された画像信号を画素ＴＦＴ３０に入力し、これによって画素電極９と対向電極との間に電圧を印加し、液晶層５０を配向させることにより、画像表示を行うことが可能となる。

なお、ＳＲＡＭ１１３および不揮発性メモリ１１０に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／ＤコンバータをＴＦＴアレイ基板１０上に形成することが望ましい。

本実施形態に係る液晶装置１では、画素Ｇに表示された画像を常にＳＲＡＭ１１３に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ１１３に記憶された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に記憶された画像信号を画素Ｇへ入力することによって、例えば画像の録画および再生といった動作を容易に行うことができる。

（液晶装置の製造方法）
次に、本発明の電気光学装置の製造方法の一実施形態として、上記液晶装置１を製造する工程について図面を参照して説明する。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、前記ＴＦＴアレイ基板１０上に設けられた不揮発性メモリ１１０を構成するＴＦＴ（メモリセル、選択ＴＦＴ）及び画素Ｇを構成する画素ＴＦＴ３０を同一基板上に形成する。以下の図面中において、メモリセルＴＦＴ形成領域とは、上記液晶装置１におけるメモリセル１１０ａが形成される領域に対応する断面図であり、選択トランジスタ形成領域（選択ＴＦＴ形成領域）とは、前記メモリセル１１０ａに直列に接続された選択ＴＦＴ１１１ａが形成される領域に対応する断面図である。

はじめに、図５（ａ）に示すように、ＴＦＴアレイ基板１０を構成する基板本体１０Ａとして、ガラス基板を用意し、硫酸洗浄を行う。そして、基板温度が約１５０℃から約４５０℃の温度条件下で、基板本体１０Ａの表面にプラズマＣＶＤ法によりシリコン酸化膜（ＳｉＯ_２）からなる下地保護膜３１を形成する。このときの原料ガスとしては、例えばＴＥＯＳ（テトラエトキシシラン）と酸素、あるいはジシランとアンモニアとを用いることができる。

次に、基板本体１０Ａを外気に曝すことなく、基板温度が約１５０℃から約４５０℃の温度条件下で、同じくプラズマＣＶＤ法により基板本体１０Ａの全面に厚さが５０ｎｍ〜７５ｎｍのアモルファスシリコン膜３２ａを形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。さらに前記アモルファスシリコン膜３２ａ上に酸化シリコン膜を形成し、前記アモルファスシリコン膜３２ａにチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。

そして、図５（ｂ）に示すように、前記基板本体１０Ａをレーザーアニール装置のチャンバー内へ移し、アモルファスシリコン膜３２ａにレーザ光を照射し、アモルファスシリコン膜３２ａを結晶化することでポリシリコン膜（半導体膜）３２に変える。

次に、図５（ｃ）に示すように、ポリシリコン膜３２の表面にフォトリソグラフィー法を用いてレジストマスクＭを形成し、このレジストマスクＭを用いてポリシリコン膜３２をパターニングし、図５（ｄ）に示すようにポリシリコン膜３２を島状（パターン状）にする。そして、レジストマスクＭを除去し、前記不揮発性メモリ１１０、及び液晶装置１の画素Ｇにおけるスイッチング素子（画素ＴＦＴ３０）における半導体層３３，３４が形成される。

続いて、図５（ｅ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、前記各半導体層３３，３４を覆って、酸化シリコンからなる第１の絶縁膜３５を基板本体１０Ａ上に形成する。この第１の絶縁膜３５は、不揮発性メモリ１１０においてトンネル絶縁膜をなすものであり、その膜厚としては１０〜２０ｎｍ程度に設定するのが好ましい。

次に、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、前記第１の絶縁膜３５上にフローティングゲート形成材料としてＡｌを成膜する。膜厚としては、１００ｎｍ以下、特に５０ｎｍ程度に設定するのが望ましい。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。フローティングゲート形成材料としては上記Ａｌ以外にも公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。また、前記フローティングゲート形成材料を成膜するに際し、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。そして、フォトリソグラフィ法を用いて前記フローティングゲート形成材料をパターニングすることで、図６（ａ）に示すように、前記第１の絶縁膜３５上にフローティングゲート電極３６が形成される。

次に、図６（ｂ）に示すように、フローティングゲート電極３６を覆うように前記基板本体１０Ａ上に例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、酸化シリコンからなる第２の絶縁膜３７を形成する。ここで、本実施形態では、前記フローティングゲート電極３６を除く領域に第１の絶縁膜３５と第２の絶縁膜３７とが積層されたものとなっている。なお、前記第２の絶縁膜３７の膜厚としては、第１の絶縁膜３５及び第２の絶縁膜３７の積層体の膜厚が７５０Å（７５ｎｍ）程度になるように設定するのが好ましい。すなわち、例えば前記第１の絶縁膜３５を１０ｎｍの膜厚で形成した場合には、第２の絶縁膜３７の膜厚を６５０Åに設定するのが望ましい。

次に、図６（ｃ）に示すように、前記半導体層３３，３４に不純物注入を行い、メモリセル１１０ａのＮチャネル高濃度ソース領域３３ａ、Ｎチャネル高濃度ドレイン領域３３ｄ、メモリスイッチング用のＮチャネル高濃度ソース領域３３ｅ、Ｎチャネル高濃度ドレイン領域３３ｈ、及び画素ＴＦＴのＮチャンネル高濃度ソース領域３４ａ、Ｎチャンネル高濃度ドレイン領域３４ｄを形成する。具体的には、前記フローティングゲート電極３６及び後述する工程により形成される画素ＴＦＴ３０のゲート電極よりも幅の広いレジストマスクＭ１を用い、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量にて）ドープする。そして、アッシングによりレジストマスクＭ１を剥離し、スクラブ洗浄（ブラシ洗浄）を行う。

次に、図６（ｄ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、ゲート電極の形成材料を成膜する。本実施形態では、ＴｉＮとＡｌとＴｉとを順に積層することによりゲート電極を形成する。そして、前記形成材料をパターニングすることで、前記第２の絶縁膜３７上に画素ＴＦＴ３０を構成するゲート電極３９が形成される。本実施形態に係る不揮発性メモリは、上述したようにメモリセル１１０ａに直列に選択ＴＦＴ１１１ａが設けられた構成となっている。そこで、前記画素部における画素ＴＦＴ３０のゲート電極３９を形成するとともに、前記選択ＴＦＴ１１１ａを構成するゲート電極３８も同一工程にて基板上に形成している。

次に、図６（ｅ）に示すように、前記半導体層３３，３４に不純物注入を行い、メモリセル１１０ａのＮチャネル低濃度ソース領域３３ｂ、Ｎチャネル低濃度ドレイン領域３３ｃ、メモリスイッチング用のＮチャネル低濃度ソース領域３３ｆ、Ｎチャネル低濃度ドレイン領域３３ｇ、及び画素ＴＦＴ３０のＮチャンネル低濃度ソース領域３４ｂ、Ｎチャンネル低濃度ドレイン領域３４ｃを形成する。具体的には、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０^１２／ｃｍ^２のドーズ量にて）ドープする。

次に、図７（ａ）に示すように、前記ゲート電極３８，３９、及び前記フローティングゲート電極３６をマスクに用いて、前記絶縁膜（第１の絶縁膜３５、第２の絶縁膜３７）をエッチングする。このとき、前記ゲート電極３８，３９、及び前記フローティングゲート電極３６の下部以外の絶縁膜が除去され、半導体層３３，３４が露出する。これにより、前記フローティングゲート電極３６の下部には、第１の絶縁膜３５によりトンネル絶縁膜が構成される。また、前記ゲート電極３８，３９の下部には、第１の絶縁膜３５及び第２の絶縁膜３７の積層構造からなるゲート絶縁膜１８が構成される。

次に、図７（ｂ）に示すように、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いて、ＳｉＯ_２、ＳｉＮ等からなる第３の絶縁膜４０を形成する。この第３の絶縁膜４０は、前記メモリセル１１０ａにおけるゲート絶縁膜をなすものであり、その膜厚としては数十ｎｍ程度とするのが好ましい。なお、前記第３の絶縁膜４０としては、酸化膜、窒化膜、酸化膜の３積層構造からなるものを採用してもよい。

次に、例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、前記第３の絶縁膜４０上にコントロールゲート電極の形成材料として前記フローティングゲート電極３６の形成材料と同じＡｌを成膜する。なお、コントロールゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。フローティングゲート形成材料としては上記Ａｌ以外にも上記フローティングゲート電極３６と同様に公知の導電膜を用いることができる。また、前記コントロールゲート電極の形成材料を成膜するに際し、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。そして、フォトリソグラフィ法を用いて前記コントロールゲート電極の形成材料をパターニングすることで、図７（ｃ）に示すように、前記第３の絶縁膜４０上にコントロールゲート電極６０が形成される。続いて、前記コントロールゲート電極６０を覆うＰチャネル領域不純物注入の為のカバー絶縁膜６１を前記第３の絶縁膜４０上に形成する。

続いて、図７（ｅ）に示すように、前記カバー絶縁膜６１を覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜６２を形成する。この層間絶縁膜６２の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、ポリシリコン膜安定化のための水素化処理を行う（ダングリングボンド低減）。

続いて、図８（ａ）に示すように、前記層間絶縁膜６２の所定領域にコンタクトホールを設け、該コンタクトホールを介して、前記不揮発性メモリ１１０の選択ＴＦＴ１１１ａにおける高濃度ソース領域に接続するソース電極６３、及び前記画素ＴＦＴ３０の高濃度ドレイン領域に接続するドレイン電極６４を形成する。なお、ソース電極６３及びドレイン電極６４は、ＴｉＮとＡｌとＴｉが順に積層された積層構造から構成される。

続いて、図８（ｂ）に示すように、前記ソース電極６３及び前記ドレイン電極６４を覆うように例えばＣＶＤ法により、ＳｉＯ_２からなるパッシベーション膜６５を形成する。
次に、図８（ｃ）に示すように、前記パッシベーション膜６５を覆って、アクリルからなる平坦化膜６６を形成し、前記パッシベーション膜６５に前記ドレイン電極６４を露出するコンタクトホールをドライエッチングによって形成する。そして、コンタクトホールを介して、前記ドレイン電極６４に接続するＩＴＯからなる画素電極９を形成する。なお、画素ＴＦＴ３０を構成するその他の配線、前記不揮発性メモリを構成する、選択線、ビット線、ワード線等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。

（第２実施形態）
以下、上記液晶装置１を製造する方法の第２実施形態について説明する。本実施形態では、上述した第１実施形態に係る製造方法における図６以降の工程が異なっている。具体的に本実施形態では、図９（ａ）に示すように、フローティングゲート電極３６をパターニングする際に、前記フローティングゲート電極３６の下部以外の前記第１の絶縁膜３５を除去している。

続いて、図９（ｂ）に示すように、フローティングゲート電極３６を覆うように前記基板本体１０Ａ上に例えばＴＥＯＳ−ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、酸化シリコンからなる第２の絶縁膜３７を形成する。ここで、本実施形態では、上記実施形態と異なり、前記フローティングゲート電極３６の下部にのみ第１の絶縁膜３５が形成されたものとなっている。すなわち、前記第２の絶縁膜３７は、フローティングゲート電極３６とともに半導体層３３，３４、及び下地保護膜３１の一部を覆った状態に形成される。前記第２の絶縁膜３７の膜厚としては、７５０Å（７５ｎｍ）程度になるように設定するのが好ましい。すなわち、上記実施形態と異なり、第２の絶縁膜３７単層のみによってゲート電極３８，３９におけるゲート絶縁膜を構成することができ、従来のゲート絶縁膜を形成する際の成膜条件の適用が可能となる。なお、以下の工程については、上記実施形態と同様であることからその詳細な説明については省略する。

よって、本実施形態に係る製造方法により、図９（ｃ）に示す液晶装置１´が得られる。液晶装置１´は、上記実施形態に係る液晶装置１と異なり、画素ＴＦＴ３０、及び選択ＴＦＴ１１１ａにおけるゲート絶縁膜が第２の絶縁膜３７の１層のみによって構成される点において上記実施形態の構造と異なっている。

なお、本発明に係る製造方法を用いて、図示されない領域に前記画素ＴＦＴ３０を駆動させるデータ線駆動回路２０１、及び走査線駆動回路１０４を構成するＣＭＯＳ回路を形成してもよい。ＣＭＯＳ回路はＮチャンネルのトランジスタに加え、Ｐチャンネルのトランジスタを基板上に形成する必要がある。そのため、上記実施形態の形成工程（Ｎチャンネルのトランジスタ）に加え、Ｂ（ホウ素）などのIII族元素のドーパントをドープすることで、Ｐチャンネルのトランジスタを形成する必要がある。

なお、上記実施形態では、画素ＴＦＴ３０と、前記不揮発性メモリ１１０の一部を構成するスイッチング素子とを基板本体１０Ａ上に一体に形成したが、本発明はこれに限定されることはない。例えば、不揮発性メモリ１１０だけでなく、画素部を駆動する駆動回路１０４、２０１、ＳＲＡＭ１１３、およびメモリコントローラ回路１１２を構成するＴＦＴについても同一工程により形成するようにしてもよい。この場合、より液晶装置１の製造コストの低減を図ることができる。

また、上記各実施形態では、電気光学装置として液晶装置（液晶パネル）を例に挙げて説明したが、これに限られることは無く、他の電気光学装置、例えば有機ＥＬ装置や、無機ＥＬ装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、フィールドエミッションディスプレイ装置等においても、本発明の適用が可能である。

（電子機器）
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。
図１０は、携帯電話６００の全体構成を示す斜視図である。
携帯電話６００は、筺体６０１、複数の操作ボタンが設けられた操作部６０２、画像や動画、文字等を表示する表示部６０３を有する。表示部６０３には、本発明に係る液晶装置１が搭載される。
このように、不揮発性メモリを備えた信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能な電子機器（携帯電話）６００を得ることができる。

また、本発明の電子機器として、上記携帯電話の他に投射型液晶表示装置（液晶プロジェクタ）を例示することができる。図１１に示すように、投射型液晶表示装置１１００は、前記液晶装置１を含む液晶モジュール３個を、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。

この投射型液晶表示装置１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。

上記投射型液晶表示装置によれば、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして上記本発明の液晶装置１が用いられているので、高信頼性でかつ高機能なものとなる。

なお、電子機器としては、上記携帯電話６００、投射型液晶表示装置１１００以外にも、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。

電気光学装置の一実施形態に係る液晶装置の概略構成平面図である。 マトリクス状に形成された複数の画素の等価回路図である。 （ａ），（ｂ）は不揮発性メモリの等価回路及び概略構成を示す図である。 液晶装置のブロック図である。 液晶装置の製造工程を示す図である。 図５に続く、液晶装置の製造工程を示す図である。 図６に続く、液晶装置の製造工程を示す図である。 図７に続く、液晶装置の製造工程を示す図である。 図８に続く、液晶装置の製造工程を示す図である。 携帯電話の概略構成を示す図である。 投射型液晶表示装置の概略構成を示す図である。

符号の説明

Ｇ…画素、１…液晶装置（電気光学装置）、１０Ａ…基板本体（基板）、１８…絶縁膜、３０…画素ＴＦＴ（スイッチング素子）、３２…ポリシリコン膜、３２ａ…アモルファスシリコン膜、３３…半導体層、３４…半導体層、３５…第１の絶縁膜、３６…フローティングゲート電極、３７…第２の絶縁膜、３８…ゲート電極、３９…ゲート電極、４０…、第３の絶縁膜、６０…コントロールゲート電極、１０４…走査線駆動回路（駆動回路）、１１０…不揮発性メモリ、１１１ａ，１１１ｂ…選択ＴＦＴ（選択トランジスタ）、２０２…データ線駆動回路（駆動回路）、６００…携帯電話（電子機器）、１１００…投射型液晶表示装置（電子機器）

Claims (7)

1. 複数の画素がマトリクス状に配置された画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、
   前記基板上に半導体膜を形成する工程と、
   該半導体膜をパターニングし、前記不揮発性メモリを構成する半導体層を形成するとともに、前記画素部、及び前記駆動回路の少なくとも一方のスイッチング素子を構成する半導体層を形成する工程と、
   該半導体層を覆う第１の絶縁膜を前記基板上に形成する工程と、
   該第１の絶縁膜上にフローティングゲート電極を形成し、該フローティングゲート電極を覆うように前記基板上に前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上に前記画素部及び前記駆動回路の少なくとも一方におけるゲート電極を形成する工程と、
   該ゲート電極、及び前記フローティングゲート電極をマスクに用いて、前記絶縁膜をエッチングする工程と、
   前記フローティングゲート電極及び前記ゲート電極を覆って、第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜を介し、前記フローティングゲート電極上にコントロールゲート電極を形成する工程と、を有することを特徴とする電気光学装置の製造方法。
2. 前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記半導体膜として用いることを特徴とする請求項１に記載の電気光学装置の製造方法。
3. 前記第２の絶縁膜を形成するに際し、前記フローティングゲート電極をマスクに用いて、該フローティングゲートの下部以外に形成されている前記第１の絶縁膜を除去することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
4. 前記不揮発性メモリが選択トランジスタを有する場合、前記画素部及び前記駆動回路の少なくとも一方のゲート電極を形成するとともに、前記選択トランジスタを構成するゲート電極を形成することを特徴とする請求項１〜３のいずれか一項に記載の電気光学装置の製造方法。
5. 複数の画素がマトリクス状に配置された画素部と、該画素部を駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置において、
   前記画素部、及び前記駆動回路の少なくとも一方におけるスイッチング素子は、前記不揮発性メモリとともに前記基板上に形成されてなり、
   前記不揮発性メモリは、第１の絶縁膜を介して半導体層上に設けられたフローティングゲート電極と、前記フローティングゲート電極を覆い、かつ前記第１の絶縁膜よりも膜厚の大きい第２の絶縁膜と、該第２の絶縁膜上に設けられたコントロールゲート電極と、を有するメモリセルを備え、
   前記画素部、及び前記駆動回路の少なくとも一方におけるスイッチング素子のゲート絶縁膜は、前記第１の絶縁膜及び前記第２の絶縁膜の積層構造、或いは前記第２の絶縁膜の単層構造からなることを特徴とする電気光学装置。
6. 前記半導体層は、前記基板上に形成したアモルファスシリコン膜を低温プロセスにより結晶化させた低温ポリシリコン膜からなることを特徴とする請求項５に記載の電気光学装置。
7. 請求項５又は６に記載の電気光学装置を備えることを特徴とする電子機器。

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