KR20050105113A - 반도체장치 제작방법 - Google Patents

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KR20050105113A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 개구율을 얻으면서 충분한 보유 용량(Cs)을 확보하고, 또한 동시에, 용량 배선의 부하(화소 기입 전류)를 시간적으로 분산시켜 효과적으로 줄임으로써 높은 표시품질을 가지는 액정표시장치를 제공한다. 게이트 전극과 다른 층에 주사선을 형성하여, 용량 배선이 신호선과 평행하게 배치되도록 한다. 각 화소는 각각 독립된 용량 배선에 유전체를 통해 접속되어 있기 때문에, 인접 화소의 기입 전류로 인한 용량 배선의 전위 변동을 회피할 수 있어, 양호한 표시 화상을 얻을 수 있다.

Description

반도체장치 제작방법{A method of manufacturing a semiconductor device}
본 발명은 박막트랜지스터(이하, TFT라 한다)로 구성되는 회로를 가지는 반도체장치 및 그의 제작방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널로 대표되는 전기광학장치, 및 그러한 전기광학장치를 부품으로서 탑재한 전자장치에 관한 것이다.
본 명세서에서, 반도체장치란 반도체 특성을 이용하여 기능하는 장치 전반을 가리키고, 전기광학장치, 반도체 회로, 및 전자장치는 모두 반도체장치이다.
최근, 절연 표면을 가진 기판상에 형성된 반도체 박막(수 ㎚ 내지 수 백 ㎚ 정도의 두께를 가짐)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막트랜지스터는 IC 또는 전기광학장치와 같은 전자장치에 널리 응용되고, 특히, 액정표시장치의 스위칭 소자로서의 개발이 급속하게 진행되고 있다.
액정표시장치에서 고품질의 화상을 얻기 위해, 매트릭스 형태로 배치된 각 화소 전극에 접속되는 스위칭 소자로서 TFT를 이용한 액티브 매트릭스형 액정표시장치가 많은 주목을 받고 있다.
액티브 매트릭스형 액정표시장치에서 양호한 품질의 표시를 행하기 위해서는, TFT에 접속된 각 화소 전극에서 화상 신호의 전위가 다음번 기입(write-in) 시까지 보유되도록 할 필요가 있다. 일반적으로는, 각 화소에 보유 용량(Cs)을 설치하여, 화상 신호의 전위를 보유하고 있다.
상기한 보유 용량(Cs)의 구조 및 형성 방법에 대한 여러가지 제안이 있었으나, 제작공정의 신뢰성 및 단순성의 관점에서, 화소를 구성하는 절연막들 중 TFT의 게이트 절연막이 최고 품질의 절연막이기 때문에 보유 용량(Cs)의 유전체로서 이용되는 것이 바람직하다. 종래에는, 도 9에 도시된 바와 같이, 먼저, 상부 전극이 되는 용량 배선을 주사선을 이용하여 형성한 다음, 그 상부 전극(용량 배선), 유전체 층(게이트 절연막), 및 하부 전극(반도체막)을 사용하여 보유 용량(Cs)을 구성하는 일이 행해졌다.
또한, 표시 성능의 면에서, 보다 큰 보유 용량을 화소에 제공할 뿐만 아니라 화소의 개구율을 더 높게 하는 것이 요구된다. 각 화소가 높은 개구율을 가지면, 백라이트의 광 이용 효율이 향상된다. 따라서, 소정의 표시 휘도를 얻기 위한 백라이트의 용량이 억제될 수 있으므로, 표시장치의 저소비전력화 및 소형화가 달성될 수 있다.
또한, 각 화소에 큰 보유 용량을 제공함으로써, 각 화소의 표시 데이터 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 표시장치를 점 순차 구동하는 경우, 각 신호선의 구동회로 측에도 신호 보유 용량(샘플 홀드 용량)이 필요하게 되지만, 각 화소에 큰 보유 용량을 제공하면, 샘플 홀드 용량이 차지하는 면적이 작게 될 수 있으므로, 표시장치가 소형화될 수 있다.
그러한 요구는, 액정표시장치의 소형화 및 고정세화(高精細化)(화소 수의 증가)에 수반하는 각 표시 화소의 피치(pitch)의 미세화를 진행시키는데 있어 큰 문제가 된다.
또한, 상기한 종래의 화소 구성에서는, 높은 개구율과 큰 보유 용량을 양립시키는 것이 어렵다는 추가적인 문제도 있다.
아래 표 1의 디자인 룰(design rule)에 따라 19.2 ㎛평방의 화소 크기로 실시한 종래의 화소 구성의 예가 도 9에 도시되어 있다.
[표 1]
Si 층: 최소 크기 = 0.8 ㎛, 최소 간격 = 1.5 ㎛
게이트 전극: 최소 크기 = 1.0 ㎛, 최소 간격 = 1.5 ㎛
주사선: 최소 크기 = 1.5 ㎛, 최소 간격 = 1.5 ㎛
신호선과 Si 층과의 콘택트 홀: 최소 크기 = 1 ㎛평방
콘택트 홀과 Si 층과의 마진(margin): 1.0 ㎛
콘택트 홀과 주사선(게이트 전극)과의 간격: 최소 간격 = 1.3 ㎛
신호선: 최소 크기 = 1.5 ㎛, 최소 간격 = 1.5 ㎛
콘택트 홀과 신호선과의 마진: 1.3 ㎛
화소 크기: 19.2 ㎛평방
화소 TFT: L = 1.5 ㎛, W = 0.8 ㎛, 단일 게이트
주사선: 배선폭 최소 크기 = 1.0 ㎛
주사선: Si 층 겹침부에서의 배선폭 최소 크기 = 1.5 ㎛
용량 배선: 최소 크기 = 2.0 ㎛
종래의 화소 구성의 특징은, 2개의 배선, 즉, 주사선과 용량 배선을 각각 연속적으로 형성하는 관계로, 2개의 배선(주사선 및 용량 배선)이 서로 평행하게 배치된다는 점이다. 도 9에서, 부호 10은 반도체막, 11은 주사선, 12는 신호선, 13은 전극, 14는 용량 배선을 나타낸다. 도 9는 화소의 간략화된 상면도이므로, 전극(13)에 접속되는 화소 전극과, 전극(13)에 이르는 콘택트 홀은 도 9에 도시되지 않았다.
따라서, 상부 전극(용량 배선), 유전체 층(게이트 절연막), 및 하부 전극(반도체막)으로 보유 용량을 구성한 경우, 화소의 회로 구성에 필요한 모든 회로 요소(화소 TFT, 보유 용량, 콘택트 홀 등)는 게이트 절연막과 관련된 것이 되기 때문에, 이들 소자가 각 화소내에 대략 평면적으로 배치된다.
따라서, 규정된 화소 크기 내에서 각 화소의 높은 개구율과 큰 보유 용량 모두를 얻기 위해서는, 화소의 회로 구성에 필요한 회로 요소들을 효율적으로 레이아웃하는 것이 불가결하다. 즉, 모든 회로 요소들이 게이트 절연막과 관련되어 있다는 사실로부터, 게이트 절연막의 이용 효율을 향상시키는 것이 불가결하다고 말할 수 있다.
따라서, 상기한 관점에서, 도 9의 화소의 회로 구성 예에서의 평면 레이아웃 효율이 도 10에 도시되어 있다. 도 10에서, 부호 21은 단일 화소 영역, 22는 화소 개구 영역, 23은 보유 용량 영역, 24는 A 영역, 25는 TFT의 일부 및 콘택트 영역을 나타낸다.
도 10에 도시된 바와 같이, 216.7 ㎛2(58.8%의 개구율)의 화소 개구 영역(22)의 면적에 관하여, 그 면적은 64.2 ㎛2의 보유 용량 영역(23)의 면적, 42.2 ㎛2의 TFT의 일부 및 콘택트 영역의 면적, 및 34.1 ㎛2의 A 영역(24)의 면적으로 이루어져 있다.
A 영역(24)은, TFT의 게이트 전극으로 기능하는 영역을 상호 접속하는 배선부와, 주사선, 및 용량 배선이 서로 평행하게 배치되어 있다는 것에 기인하는, 주사선과 용량 배선 사이의 분리 영역이다. A 영역의 게이트 절연막은 그의 본래의 기능을 수행하지 못하여, 레이아웃 효율을 감소시키는 원인이 된다.
또한, 상기 구조의 경우, 용량 배선 저항에 대한 요구가 엄격하게 되는 문제가 있다.
통상의 액정표시장치 구동에서는, 각 주사선에 접속된 다수의 화소에의 화상 신호 전위의 기입은 주사선 방향으로 연속적으로(점 순차 구동의 경우) 또는 모두 동시에(선 순차 구동의 경우) 행해진다.
상기한 바와 같은 화소 구성에서는 용량 배선과 주사선이 서로 평행하게 배치되어 있는 관계로, 각 주사선에 접속된 다수의 화소가 공통의 용량 배선에 접속되어 있기 때문에, 해당하는 용량 배선에는 화소 기입 전류에 대응하는 대향 전류가 다수의 화소에 대하여 연속적으로 또는 동시에 흐르게 된다. 용량 배선의 전위 변동으로 인한 표시 품질의 저하를 회피하기 위해서는, 용량 배선 저항을 충분히 저하시킬 필요가 있다.
그러나, 용량 배선의 저항을 감소시키기 위해 배선의 폭을 넓히는 것은 보유 용량이 차지하는 면적이 확대되는 동시에, 화소의 개구율이 감소된다는 것을 의미한다.
본 발명은 상기한 문제들에 대하여 설계 측면에서 해결책을 제공하는 것이고, 따라서, 본 발명의 목적은, 높은 개구율을 얻으면서 충분한 보유 용량(Cs)을 확보하고, 또한 동시에, 용량 배선의 부하(화소 기입 전류)를 시간적으로 분산시켜 그 부하를 효과적으로 줄임으로써 높은 표시품질을 가지는 액정표시장치와 같은 표시장치를 제공하는데 있다.
본 발명의 일 실시형태에 따르면,
절연 표면 상에 형성된 반도체막;
상기 반도체막 상에 형성된 제1 절연막(게이트 절연막);
상기 제1 절연막 상에 형성된 게이트 전극 및 제1 배선(용량 배선);
상기 게이트 전극 및 제1 배선 상에 형성된 제2 절연막;
상기 제2 절연막 상에 형성되고 상기 게이트 전극에 접속된 제2 배선(주사선); 및
상기 제2 배선 상에 형성된 제3 절연막을 포함하고;
상기 제1 배선과 상기 제2 배선이 상기 제2 절연막을 사이에 두고 겹쳐 있고, 상기 제1 배선과 상기 제2 배선이 상기 제2 절연막을 사이에 두고 겹쳐 있는 영역에는. 상기 제2 절연막을 유전체로 하는 보유 용량이 형성되는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명의 다른 구성에 따르면,
절연 표면 상에 형성된 반도체막;
상기 반도체막 상에 형성된 제1 절연막(게이트 절연막);
상기 제1 절연막 상에 형성된 게이트 전극 및 제1 배선(용량 배선);
상기 게이트 전극 및 제1 배선 상에 형성된 제2 절연막;
상기 제2 절연막 상에 형성되고 상기 게이트 전극에 접속된 제2 배선(주사선); 및
상기 제2 배선 상에 형성된 제3 절연막을 포함하고;
상기 제1 배선과 상기 반도체막이 상기 제1 절연막을 사이에 두고 겹쳐 있고, 상기 제1 배선과 상기 반도체막이 상기 제1 절연막을 사이에 두고 겹쳐 있는 영역에는, 상기 제1 절연막을 유전체로 하는 보유 용량이 형성되는 것을 특징으로 하는 반도체장치가 제공된다.
또한, 본 발명의 상기 구성에서, 상기 제1 배선과 상기 제2 배선이 상기 제2 절연막을 사이에 두고 겹쳐 있고, 상기 제1 배선과 상기 제2 배선이 상기 제2 절연막을 사이에 두고 겹쳐 있는 영역에는, 상기 제2 절연막을 유전체로 하는 보유 용량이 형성되는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 반도체막 중, 상기 제1 절연막을 사이에 두고 상기 제1 배선과 겹치는 영역에는, p형 또는 n형 도전형을 부여하는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 제1 배선과 상기 제2 배선이 서로 교차하는 방향으로 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 반도체막에 접속되는 제3 배선(신호선)이 상기 제3 절연막 상에 제공되어 있고, 상기 반도체막 중, 상기 제3 배선에 접속되는 영역이 소스 영역 또는 드레인 영역인 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 반도체막에 전기적으로 접속되는 화소 전극이 제공되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 제1 배선이 상기 제3 배선에 평행한 방향으로 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 게이트 전극이 상기 주사선과 다른 층에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 각 구성에서, 상기 게이트 전극이 섬 형상으로 패터닝되어 있는 것을 특징으로 한다.
또한, 본 발명의 다른 양태에 따르면,
기판 상에 섬 형상의 반도체막을 형성하는 공정;
상기 섬 형상의 반도체막 상에 제1 절연막(게이트 절연막)을 형성하는 공정;
섬 형상의 게이트 전극 및 용량 배선을 형성하는 공정;
상기 게이트 전극 및 용량 배선을 덮는 제2 절연막을 형성하는 공정;
상기 제2 절연막을 선택적으로 에칭하여, 상기 게이트 전극에 도달하는 제1 콘택트 홀을 형성하는 공정;
상기 제2 절연막 상에 상기 게이트 전극에 접속되는 주사선을 형성하는 공정;
상기 주사선 상에 제3 절연막을 형성하는 공정;
상기 제3 절연막을 선택적으로 에칭하여, 상기 반도체막에 도달하는 제2 콘택트 홀을 형성하는 공정; 및
상기 반도체막에 전기적으로 접속되는 신호선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법 제공된다.
본 발명의 상기 제작방법에서, 상기 반도체막 상에 상기 제1 절연막을 형성한 후에, 상기 주사선과 겹치는 상기 제2 절연막을 부분적으로 얇게 하는 것이 바람직하다.
또한, 본 발명의 또 다른 양태에 따르면, 보유 용량을 형성하는 배선들이 데이터 신호선에 평행한 방향 및 게이트(주사)선에 수직인 방향으로 연장하여 있다. 이 특징은 주사선의 전위 변동으로 인한 영향이 억제될 수 있다는 점에서 유리하다.
이하, 본 발명의 바람직한 실시형태에 대하여 설명한다.
본 발명은, 개구율을 향상시키는 동시에 보유 용량을 증대시키기 위해, 게이트 전극과 다른 층에 주사선이 형성되고, 이 주사선을 상부 전극으로 하여 보유 용량이 형성되는 것을 특징으로 한다.
본 발명의 바람직한 실시형태에 따르면, 패터닝에 의해 섬 형상으로 형성된 게이트 전극이 제2 절연막에 형성된 콘택트 홀을 통해 제2 절연막 상에 형성된 주사선에 접속되어 있다.
본 발명에서, 보유 용량은, 반도체막을 하부 전극으로 하고 제1 절연막(게이트 절연막)을 유전체로 하고 용량 배선을 상부 전극으로 하여 구성된다. 소스 영역 또는 드레인 영역과 마찬가지로, 제1 절연막을 사이에 두고 용량 배선과 겹치는 영역이 저저항화 되는 것이 바람직하다. 또한, 보유 용량은 용량 배선에 접하여 겹쳐 있는 제1 절연막의 일부를 부분적으로 얇게 함으로써 증대될 수도 있다.
또한, 본 발명에 따르면, 도 1에 도시된 바와 같이, 게이트 전극(104) 위의 상부 층에 주사선(107)을 형성하고, 게이트 전극에 접하는 제2 절연막(106)을 유전체로 하여 용량을 형성한다. 이 용량은, 용량 배선(105)을 하부 전극으로 하고 제2 절연막(106)을 유전체로 하고 주사선(107)을 상부 전극으로 하여 구성된다.
본 발명은, 도 3(A)에 도시된 바와 같이, 용량 배선(105)이 신호선(109, 111)과 평행하게 되도록 배치되어 있다는 점에서 종래 기술(용량 배선이 주사선과 평행하게 배치되어 있는)과 다르다. 따라서, 구동 방식에서 각 주사선에 대응하는 화소들에 화상 신호의 연속적인 기입이 행해지더라도, 각 화소가 각각의 독립된 용량 배선에 접속되어 있으므로, 인접 화소의 기입 전류로 인한 용량 배선의 전위 변동이 회피되기 때문에, 양호한 화상 표시가 얻어질 수 있다.
또한, 상기와 동일한 이유로 용량 배선 저항에 요구되는 성능이 완화되므로, 용량 배선의 배치, 크기, 및 막 두께의 설계 자유도가 높게 된다. 또한, 용량 배선용 재료의 선택 범위가 넓어지기 때문에, 설계 및 제작 상의 복잡도가 감소되어, 보다 높은 생산수율을 달성할 수 있다.
이하, 상기 구성으로 된 본 발명의 실시예들을 상세히 설명한다.
[실시예 1]
이하, 본 실시예를 점 순차 구동의 투사(投寫)형 액정표시장치를 예로 들어 설명한다.
TFT를 스위칭 소자로서 이용하는 액티브 매트릭스형 액정표시장치는 매트릭스 형태로 배치된 화소 전극들을 가진 기판(TFT 기판)과, 액정 층을 사이에 두고 TFT 기판에 대향하여 배치되고 표면에 대향 전극이 형성되어 있는 대향 기판으로 구성된다. 2개의 기판 사이의 간격은 스페이서 등을 통해 소정 간격으로 제어되고, 액정 층을 밀봉하기 위해 표시 영역의 외측 주변부에 밀봉재가 사용된다.
도 1은 본 실시예에 따른 액정표시장치의 단면 구조를 개략적으로 나타내는 도면이다. 도 1에서, 부호 101은 기판(TFT 기판), 102는 반도체막, 103은 게이트 절연막(제1 절연막), 104는 게이트 전극, 105는 용량 배선, 106은 제2 절연막, 107은 주사선, 108은 제3 절연막, 109 및 111은 신호선 또는 그 신호선으로부터 분기된 전극을 나타낸다. 부호 110은 화소 전극에 접속되는 전극을 나타낸다.
본 명세서에서, 전극은 배선의 일부이고, 다른 배선과의 전기적 접속을 행하는 장소 또는 반도체층과 교차하는 장소를 나타낸다. 따라서, 설명의 편의상, 배선과 전극이라는 용어가 구분되어 사용되지만, 배선은 전극의 의미에 항상 포함되는 것으로 한다.
본 명세서에서는, TFT(스위칭 소자)를 부호 102∼110로 나타낸 부분으로 정의하고 있다. 또한, 부호 109 및 110은 배선으로부터 분기된 전극 또는 배선일 수도 있다.
또한, 부호 112는 TFT를 덮는 제4 절연막, 113은 TFT의 광 열화(劣化)를 방지하기 위한 차광막, 114는 제5 절연막, 115는 TFT에 접속된 화소 전극, 116은 액정 층(117)을 배향시키기 위한 배향막을 나타낸다.
또한, 도 1에서는, 대향 기판(120)상에 대향 전극(119)과 배향막(118)이 형성되어 있고, 필요에 따라, 차광막 및 컬러 필터가 제공될 수도 있다. 도면에는 도시되지 않았지만, 화소의 박막트랜지스터와 동시에 구동회로의 박막트랜지스터를 제작하는 것이 유리하다.
기판(TFT 기판)(101)은, 도 2에 도시된 바와 같이, 표시 영역(201)과, 그 표시 영역 주변에 형성된 주사선 구동회로(202) 및 신호선 구동회로(203)를 포함한다.
주사선 구동회로(202)는 주사 신호를 순차적으로 전송하는 시프트 레지스터로 주로 구성되어 있다. 신호선 구동회로(203)는 시프트 레지스터와, 그 시프트 레지스터의 출력에 기초하여 입력되는 화상 신호를 샘플링한 후 화상 신호를 보유하고 신호선을 구동하는 샘플 홀드 회로로 주로 구성되어 있다.
표시 영역(201)에는, 주사선 구동회로(202)에 접속되고 소정 간격으로 서로 평행하게 배치되어 있는 다수의 주사선(게이트 배선)(207)과, 신호선 구동회로(203)에 접속되고 소정 간격으로 서로 평행하게 배치되어 있는 다수의 신호선(208)이 교차하여 배치되어 있다. 각 교차점에 TFT가 배치되는 것과 함께, 주사선과 신호선에 의해 구획되는 각 영역에 화소 전극이 배치되어 있다. 따라서, 이러한 구성으로부터, 각 화소 전극은 매트릭스 형태로 배치된다. 또한, GND(접지) 또는 고정 전위에 접속된 다수의 용량 배선(209)이 신호선(208)에 평행하게 제공되어 있다. 간략화를 위해, 도 2에는, 신호선, 주사선, 및 용량 배선의 일부 선만이 도시되어 있다.
다음에, 도 3 및 도 4를 참조하여, 도 1에 도시된 간략화된 반도체장치 제작공정을 설명한다.
먼저, 기판(101)으로서 유리 기판 이외에, 석영 기판 및 플라스틱 기판이 사용될 수도 있다. 유리 기판을 사용하는 경우에는, 유리 변형점보다 약 10∼20℃ 낮은 온도로 미리 열처리를 행할 수도 있다. 또한, 기판(101)으로부터의 불순물의 확산을 방지하기 위해, TFT가 형성될 기판(101)의 표면에 하지막(下地膜)을 형성한다. 하지막은 산화규소막, 질화규소막, 또는 산화질화규소막과 같은 절연막으로 되어 있다.
그 다음, 플라즈마 CVD법 또는 스퍼터링법과 같은 공지의 방법에 의해 반도체막(102)을 25∼80 ㎚(바람직하게는, 30∼60 ㎚)의 두께로 형성한 다음, 소망의 형태로 패터닝하여 반도체막(102)을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 비정질 규소막을 약 50 ㎚의 두께로 형성하였다. 공지의 결정화 방법에 의해 결정화 공정을 행하여, 비정질 규소막으로부터 결정성 규소막(폴리-Si)을 형성한다. 그 다음, 결정성 규소막을 섬 형상으로 패터닝한다. 본 실시예에서는, 결정성 규소막(폴리-Si)을 사용하지만, 반도체막이라면, 특별히 한정되지 않는다.
본 명세서에서, 반도체막은, 단결정 반도체막, 결정성 반도체막(폴리-Si와 같은), 비정질 반도체막(a-Si와 같은), 또는 미(微)결정 반도체막을 가리킨다. 또한, 실리콘 게르마늄 막과 같은 화합물 반도체막도 반도체막에 포함된다.
그 다음, 플라즈마 CVD법 또는 스퍼터링법과 같은 방법에 의해 형성된 규소 함유 절연막, 또는 열 산화된 반도체막(Si 막과 같은)으로 형성된 산화막을 사용하여 제1 절연막(게이트 절연막)(103)을 형성한다. 제1 절연막(103)은 필요에 따라 2층 또는 3층과 같은 다수의 층으로 된 적층 구조일 수도 있다.
그 다음, 제1 절연막(103)상에 도전막을 형성하고, 패터닝을 행하여, 게이트 전극(104) 및 용량 배선(105)을 형성한다. 게이트 전극(104) 및 용량 배선(105)은, 도전형을 부여하는 불순물 원소가 첨가된 폴리-Si, WSix (x = 2.0∼2.8), Al, Ta, W, Cr, 및 Mo과 같은 도전성 재료 및 그의 적층 구조로 약 300 ㎚의 두께로 형성된다. 또한, 게이트 전극(104) 및 용량 배선(105)은 단층으로 형성될 수 있지만, 필요에 따라, 2층 또는 3층과 같은 다수의 층으로 된 적층 구조로 형성될 수도 있다.
그후, 각각의 섬 형상 반도체막을 이용하여, 화상 신호 기입 스위치로서 기능하는 TFT를 구성하기 위해, 공지의 기술로 섬 형상 반도체막에 p형 또는 n형 도전형을 부여하는 불순물 원소(인 또는 붕소)를 선택적으로 첨가하여, 저저항의 소스 영역 및 드레인 영역과, 저저항 영역을 형성한다. 이 저저항 영역은, 불순물 원소(대표적으로는, 인 또는 붕소)가 첨가되어 있고 저저항으로 된 반도체막의 일부라는 점에서 드레인 영역과 유사하다. 불순물 원소를 선택적으로 첨가하는 공정의 순서는 특별히 한정되지 않는다. 예를 들어, 제1 절연막 및 게이트 전극의 형성 전 또는 게이트 전극의 형성 후에 불순물 원소가 첨가될 수도 있다. 또한, 회로 구성에 따라 LDD 영역 또는 오프셋 영역이 형성될 수도 있다. 간략화를 위해 도면에는 개개의 영역이 도시되지 않았다.
그리하여, 반도체막에서 소스 영역과 드레인 영역 사이에 채널 형성 영역이 형성된다. 섬 형상의 게이트 전극(104)은 제1 절연막(103)을 사이에 두고 각 화소의 채널 형성 영역 위에 배치된다. 또한, 용량 배선(105)은 저저항 영역 위에 배치된다. 또한, 용량 배선은 신호선 방향으로 각 화소에 연속적으로 배치되고, 표시 영역 밖에서 접지 또는 고정 전위에 전기적으로 접속되어 있다. 용량 배선이 제1 절연막(103)과 겹치는 영역의 막을 부분적으로 얇게 하는 공정을 추가함으로써, 보유 용량이 확대될 수 있다.
그 다음, 게이트 전극 및 용량 배선을 덮도록 제2 절연막(106)을 형성한다. 이 제2 절연막(106)에는, 플라즈마 CVD법 또는 스퍼터링법과 같은 방법에 의해 형성된 규소 함유 절연막이 사용된다. 또한, 제2 절연막(106)은 산화규소막, 산화질화규소막, 질화규소막, 또는 이들 막을 조합시킨 적층막으로 형성될 수도 있다.
그 다음, 제2 절연막(106)에 선택적 에칭을 행하여, 섬 형상의 게이트 전극에 도달하는 제1 콘택트 홀을 형성한다.
그 다음, 제2 절연막(106)상에 도전막을 형성한 다음, 패터닝을 행하여 주사선(107)을 형성한다. 이 주사선(107)은, 제2 절연막(106)에 형성된 제1 콘택트 홀을 통해 각각의 섬 형상 게이트 전극에 접속되고, 채널 형성 영역의 주변을 차광하도록 배치된다. 주사선(107)은 WSix, W, Cr, Al 등과 같은 차광성을 가진 도전성 재료 막, 또는 WSix/폴리-Si의 적층 막을 사용하여 100 ㎚ 정도의 두께로 형성된다. 주사선(107)은 주사선 구동회로에 접속된다.
그 다음, 주사선을 덮도록 제3 절연막(108)을 형성한다. 이 제3 절연막(108)은 유기 절연재료 막, 산화규소막, 산화질화규소막, 질화규소막과 같은 막, 또는 이들 막을 조합시킨 적층막으로 형성될 수 있다.
그 다음, 제1 절연막(103), 제2 절연막(106), 및 제3 절연막(108)에 선택적 에칭을 행하여, 반도체막(소스 영역 또는 드레인 영역)에 도달하는 제2 콘택트 홀을 형성한다.
그 다음, 제3 절연막(108)상에, Al, W, Ti 및 TiN을 주성분으로 하는 막 또는 이들의 적층 구조를 가지는 도전막(막 두께: 500 ㎛)을 형성한 다음, 패터닝을 행하여, 신호선(109, 111), 및 후에 형성되는 화소 전극과의 접속을 위한 섬 형상 전극(110)을 형성한다. 신호선(109)은 반도체막에 도달하는 제2 콘택트 홀을 통해 소스 영역 또는 드레인 영역에 접속된다. 마찬가지로, 섬 형상 전극(110)은 반도체막에 도달하는 제2 콘택트 홀을 통해 소스 영역 또는 드레인 영역에 접속된다. 또한, 섬 형상 전극(110)은 신호선(109, 110)으로부터 격리되어 배치되어 있다. 그러나, 신호선(109)과 섬 형상 전극(110) 모두가 함께 소스 영역에 접속되지 않는다. 마찬가지로, 신호선(109)과 섬 형상 전극(110) 모두가 함께 드레인 영역에 접속되지 않는다.
이 단계에서의 화소의 상면도가 도 3(A)에 대응하고, 도 3(A)의 점선 A-A' 및 B-B'를 따라 취한 개략 단면 구조도가 각각 도 4(A) 및 도 4(B)에 대응한다. 각 도면에서의 동일한 부분이 동일한 부호로 나타내어져 있다.
그 다음, 신호선 및 섬 형상 전극을 덮도록 제4 절연막(112)을 형성한다. 이 제4 절연막(112)은 유기 절연재료 막, 산화규소막, 산화질화규소막, 질화규소막, 또는 이들 막을 조합시킨 적층막으로 형성될 수 있다.
이어서, 제4 절연막(112)상에, Ti, Al, W, Cr, 또는 흑색 수지와 같은 재료로 형성된 차광성을 가진 막을 형성한 다음, 소망의 형상으로 패터닝하여, 차광막(113)을 형성한다. 이 차광막(113)은 화소의 개구부를 제외한 다른 영역을 차광하도록 메시(mesh) 형상으로 배치된다.
본 실시예에서는, 차광막(113)이 전기적으로 부유(floating) 상태가 되지만, 차광막 재료로서 저저항 막이 선택되는 경우에는, 차광막을 표시부 외측의 임의의 전위로 제어하는 것도 가능하다.
그 다음, 차광막(113)상에 제5 절연막(114)을 형성한다. 이 제5 절연막(114)은 유기 절연재료 막으로 형성하는 것이 좋다. 제5 절연막(114)을 유기 절연재료 막으로 형성함으로써, 표면을 양호하게 평탄화시킬 수 있다. 또한, 유기 수지재료는 유전율이 일반적으로 낮기 때문에, 기생 용량을 감소시킬 수 있다. 그러나, 유기 수지재료는 흡습성이기 때문에, 보호막으로서는 적합하지 않다. 따라서, 제5 절연막(114)은 산화규소막, 산화질화규소막, 및 질화규소막을 조합시킨 적층 구조로 할 수도 있다.
그 다음, 제4 절연막(112) 및 제5 절연막(114)에 선택적 에칭을 행하여, 섬 형상 전극(110)에 도달하는 제3 콘택트 홀을 형성한다.
그 다음, ITO 막과 같은 투명 도전막을 형성한 다음, 패터닝하여 화소 전극(115)을 형성한다. 화소 전극(115)은 제3 콘택트 홀을 통해 섬 형상 전극(110)에 접속된다. 개개의 화소 전극이 각 화소의 개구부를 덮도록 각각 독립적으로 배치되어 있다.
상기한 제작공정을 이용하고, 표 1의 디자인 룰(design rule) 및 화소 크기에 따라 배선, 반도체막, 및 콘택트 홀 등을 배치함으로써, 화소 개구 영역(개구율: 61.5%)의 226.8 ㎛2의 면적과, 보유 용량 영역(301a, 301b)의 83.4 ㎛2의 면적이 얻어질 수 있다. 도 3(B)에는, 화소 전극과 제3 콘택트 홀의 배치가 도시되어 있다.
TFT부 및 콘택트 영역(302)의 면적은 종래 예의 것과 거의 동일하다. 종래에는 주사선/신호선 분리 영역 또는 TFT의 게이트 접속 배선 영역으로서 무용하게 사용된 면적(A 영역)이 본 구성에서는 화소 개구부 및 보유 용량부로 전환된다.
따라서, 제한된 화소 영역을 효과적으로 이용함으로써, 높은 개구율과 넓은 보유 용량 면적을 양립시키는 것이 가능하다.
따라서, 본 구성에 의하면, 구동 방식에서 각 주사선에 대응하는 화소들에 연속적으로 화상 신호의 기입이 행해지더라도, 각 화소가 각각의 독립된 용량 배선으로 형성된 보유 용량에 접속되어 있기 때문에, 인접 화소의 기입 전류로 인한 용량 배선의 전위 변동이 회피될 수 있으므로, 양호한 표시화상이 얻어질 수 있다.
또한, 상기와 동일한 이유로, 용량 배선 저항에 요구되는 성능이 완화되므로, 용량 배선의 배치, 크기, 및 막 두께의 설계 자유도가 높게 된다. 또한, 용량 배선 재료의 선택 범위가 넓어지기 때문에, 설계 및 제작에 있어서의 복잡도가 감소되어, 보다 높은 생산수율이 달성될 수 있다.
본 실시예에서는, 편의상 차광막이 제공되어 있지만, 높은 차광성을 가지는 재료를 적용함으로써, 본래 차광될 필요가 있는, 화소의 개구부 이외의 영역 및 섬 형상 Si막의 채널 형성 영역의 주변부가 주사선 및 신호선에 의해 완전히 차광될 수 있기 때문에, 차광막이 없는 구조로서 제작공정이 간략화될 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1의 구성에서 제1 절연막 상에 형성되는 주사선 형성 공정과 동시에, 각 화소에 주사선으로부터 분리된 배선으로 섬 형상 전극(제2 전극)이 추가로 형성된다. 도 5(A)는 본 실시예에 따른 화소의 상면도를 나타내고, 도 5(A)의 점선 C-C'를 따라 취한 단면도가 도 5(B)에 도시되어 있다. 본 실시예는 제2 전극의 유무만이 실시예 1과 다르므로, 동일한 부분에는 동일한 부호를 사용한다.
도 5(A) 및 도 5(B)에 도시된 바와 같이, 제2 전극(501)이 제1 절연막에 개구된 콘택트 홀을 통해 섬 형상의 Si막(102)에 형성된 소스 영역에 전기적으로 접속된다. 또한, 제2 전극(501)은 용량 배선과 겹치도록 배치되어 있다.
그러한 구성으로 함으로써, 제2 전극(501)을 상부 전극으로 하고 제1 절연막을 유전체로 하고 용량 배선을 하부 전극으로 하여 제2 보유 용량이 형성될 수 있다. 따라서, 화상 신호 보유성이 향상될 수 있다. 또한, 표시장치의 소형화가 도모될 수 있다.
또한, 본 실시예에 따라 형성된 제2 전극(501)과 용량 배선이 겹치는 영역은 평탄한 표면상에서는 제1 용량 전극 영역과 겹쳐 있다. 섬 형상의 Si막에 도달하는 콘택트 홀 영역은, 화소 전극선을 소스 영역에 접속하는 콘택트 홀 영역과 평탄한 표면상에서 겹치도록 배치되어 있기 때문에, 개구율이 감소되지 않는다.
그러한 구성으로, 본 실시예에서는, 실시예 1과 같은 화소 개구 영역(개구율: 61.5%)의 226.8 ㎛2의 면적과 제1 보유 용량의 83.4 ㎛2의 면적에 추가하여, 제2 보유 용량의 45.0 ㎛2의 면적이 얻어질 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1에서 나타낸 액티브 매트릭스형 액정표시장치의 구성을 도 6의 사시도를 참조하여 설명한다. 실시예 1의 것에 대응하는 부분에는 동일한 부호가 사용된다.
도 6에서, 액티브 매트릭스 기판은 기판(101)상에 형성된 화소부(801), 주사선 구동회로(802), 신호선 구동회로(803), 및 다른 신호 처리 회로로 구성된다. 화소부에는, 화소 전극(115)에 접속되는 화소 TFT(800), 제1 보유 용량(200), 및 제2 보유 용량(201)이 제공되어 있고, 화소부의 주변에 제공되는 구동회로는 CMOS 회로를 기본으로 하여 구성되어 있다.
또한, 용량 배선은 신호선과 평행한 방향으로 제공되어 있고, 제1 보유 용량(200)의 상부 전극 또는 제2 보유 용량(201)의 하부 전극으로서 기능한다. 또한, 용량 배선은 접지되거나 또는 고정 전위에 접속된다.
주사선 구동회로(802)로부터의 주사선(102) 및 신호선 구동회로(803)로부터의 신호선(109)이 화소부로 연장하고 화소 TFT(800)에 접속되어 있다. 또한, FPC(flexible printed circuit)(804)가 외부 입력 단자(805)에 접속되어, 화상 신호와 같은 신호들은 입력하는데 이용된다. FPC(804)는 보강 수지에 의해 견고하게 고정되어 있다. 그리고, 접속 배선(806, 807)이 각각의 구동회로에 접속되어 있다. 도면에는 도시되지 않았지만, 대향 기판(808)에는 차광막 및 투명 전극이 제공되어 있다.
또한, 본 실시예의 구성은 실시예 2의 구성과 조합될 수도 있다.
[실시예 4]
본 발명을 실시하여 형성된 CMOS 회로 및 화소 매트릭스 회로는 다양한 전기광학장치(액티브 매트릭스형 액정표시장치, 액티브 매트릭스형 EL(전계 발광) 표시장치, 및 액티브 매트릭스형 EC(일렉트로크로믹) 표시장치)에 사용될 수 있다.
즉, 본 발명은 이들 전기광학장치를 표시부로서 구비하는 모든 전자장치에 적용될 수 있다.
그러한 전자장치로서는, 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형), 헤드 장착형 표시장치(고글형 표시장치), 자동차 내비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등) 등을 들 수 있다. 이들의 몇몇 예를 도 7(A)∼도 7(F) 및 도 8(A)∼도 8(D)에 나타낸다.
도 7(A)는 본체(2001), 화상 입력부(2002), 표시부(2003), 및 키보드(2004)로 구성되는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2003)에 적용될 수 있다.
도 7(B)는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상부(受像部)(2106)로 구성되는 비디오 카메라를 나타낸다. 본 발명은 표시부(2102)에 적용될 수 있다.
도 7(C)는 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 및 표시부(2205)로 구성되는 모바일 컴퓨터를 나타낸다. 본 발명은 표시부(2205)에 적용될 수 있다.
도 7(D)는 본체(2301), 표시부(2302) 및 암(arm)부(2303)로 구성되는 고글형 표시장치를 나타낸다. 본 발명은 표시부(2302)에 적용될 수 있다.
도 7(E)는 프로그램이 기억된 기록 매체(이하, 기록 매체라 함)를 사용하고, 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 및 조작 스위치(2405)로 구성되는 플레이어를 나타낸다. 이 플레이어는 기록 매체로서 DVD(Digital Versatile Disc), 콤팩트 디스크(CD) 등을 사용하여, 음악 및 영화를 감상할 수 있고, 비디오 게임 또는 인터넷을 행할 수 있다. 본 발명은 표시부(2402)에 적용될 수 있다.
도 7(F)는 본체(2501), 표시부(2502), 접안부(接眼部)(2503), 조작 스위치(2504), 및 수상부(도시되지 않음)로 구성되는 디지털 카메라를 나타낸다. 본 발명은 표시부(2502)에 적용될 수 있다.
도 8(A)는 투사(投射)장치(2601), 스크린(2602) 등으로 구성되는 프론트형 프로젝터를 나타낸다. 본 발명은 투사장치를 구성하는 부품인 액정표시장치에 적용될 수 있다.
도 8(B)는 본체(2701), 투사장치(2702), 거울(2703), 스크린(2704) 등으로 구성되는 리어형 프로젝터를 나타낸다. 본 발명은 투사장치를 구성하는 부품인 액정표시장치에 적용될 수 있다.
도 8(C)는, 도 8(A) 및 도 8(B)에 도시된 투사장치(2601, 2702)의 구조의 일 예를 나타낸다. 각 투사장치(2601, 2702)는 광원 광학계(2801),거울(2802, 2804∼2806), 다이크로익 거울(2803), 프리즘(2807), 액정표시장치(2808), 위상차 판(2809), 및 투사 광학계(2810)로 구성된다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예에서는 3판식의 예를 나타내지만, 이것에 특별히 한정되는 것은 아니고, 예를 들어, 단판식의 광학계이어도 좋다. 또한, 실시자는 도 8(C)에서 화살표로 나타낸 광로에 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하는 필름, IR 필름과 같은 광학계를 적절히 설치할 수도 있다.
또한, 도 8(D)는 도 8(C)의 광원 광학계의 구조의 일 예를 나타낸다. 본 실시예에서는, 광원 광학계(2801)가 반사기(2811), 광원(2812, 2813, 2814), 편광 변환 소자(2815), 및 집광 렌즈(2816)로 구성된다. 도 8(D)에 도시된 광원 광학계는 일 예이고, 예시된 구성에 한정되는 것은 아니다. 예를 들어, 실시자는 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하는 필름, IR 필름과 같은 광학계를 적절히 설치할 수도 있다.
따라서, 본 발명의 적용 범위는 매우 넓고, 본 발명은 모든 분야의 전자장치에 적용될 수 있다. 또한, 본 실시예의 전자장치는 실시예 1∼실시예 3의 어떠한 조합으로 된 구성을 이용하여서도 실현될 수 있다.
본 발명에 따르면, 종래에는 주사선 내의 배선 영역 및 주사선/용량 배선 분리 영역으로서 사용되었던 영역(도 10의 A 영역에 대응하는 영역)이 보유 용량으로서 사용될 수 있다. 또한, 각 주사선에 접속되어 있는 다수의 화소가 각각 독립된 용량 배선에 접속되는 구성으로 됨으로써, 신호 기입이 각 화소와 인접 화소에 연속적으로 또는 동시에 행해지는 경우에도, 각 화소는 인접 화소의 기입 전류의 영향을 받지 않는다. 또한, 각 용량 배선의 전류 부하가 시간적으로 분산되어, 실효 부하를 감소시킬 수 있다. 따라서, 용량 배선 저항에 대한 요구가 완화된다.
따라서, 본 발명을 이용한 액정표시장치에 따르면, 높은 개구율과 각 화소 내에 충분한 표시 신호 전위 보유 용량을 가지는 액정 표시소자가 얻어진다. 따라서, 장치의 소형화와 저소비전력화를 달성하면서 양호한 표시 화상이 얻어질 수 있다.
도 1은 액티브 매트릭스형 액정표시장치의 단면 구조를 나타내는 도면.
도 2는 TFT 기판의 회로 구성을 나타내는 도면.
도 3(A) 및 도 3(B)는 화소의 상면도 및 화소 개구 영역을 나타내는 도면.
도 4(A) 및 도 4(B)는 화소의 단면도.
도 5(A) 및 도 5(B)는 화소의 상면도 및 단면도(실시예 2).
도 6은 AM-LCD의 외관을 나타내는 도면.
도 7(A)∼도 7(F)는 전자장치의 예를 나타내는 도면.
도 8(A)∼도 8(D)는 전자장치의 예를 나타내는 도면.
도 9는 종래의 화소의 상면도.
도 10은 종래의 화소 개구 영역을 나타내는 도면.

Claims (24)

  1. 기판 위에 섬 형상의 반도체막을 형성하는 공정;
    상기 섬 형상의 반도체막 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막을 사이에 두고 상기 섬 형상의 반도체막 위에 섬 형상의 게이트 전극 및 용량 배선을 형성하는 공정;
    상기 게이트 전극 및 용량 배선을 덮는 제2 절연막을 형성하는 공정;
    상기 제2 절연막을 선택적으로 에칭하여, 상기 게이트 전극에 이르는 제1 콘택트 홀을 형성하는 공정;
    상기 제2 절연막 상에 상기 게이트 전극에 접속되는 주사선을 형성하는 공정;
    상기 주사선 상에 제3 절연막을 형성하는 공정;
    상기 제3 절연막을 선택적으로 에칭하여, 상기 섬 형상의 반도체막에 이르는 제2 콘택트 홀을 형성하는 공정;
    상기 섬 형상의 반도체막에 전기적으로 접속되는 신호선을 형성하는 공정;
    상기 신호선 위에 제4 절연막을 형성하는 공정; 및
    상기 제4 절연막 위에 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제 1 항에 있어서, 상기 섬 형상의 게이트 전극 및 상기 용량 배선이, 폴리-Si, WSix (x = 2.0∼2.8), Al, Ta, Cr, 및 Mo으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  3. 제 1 항에 있어서, 상기 제2 절연막이, 산화규소, 신화질화규소, 및 질화규소로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  4. 제 1 항에 있어서, 상기 주사선이, W, Cr, 및 Al으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  5. 제 1 항에 있어서, 상기 화소 전극이 투광성인 것을 특징으로 하는 반도체장치 제작방법.
  6. 기판 위에 반도체막을 형성하는 공정;
    상기 반도체막 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막 상에 제1 도전막을 형성하는 공정;
    상기 제1 도전막을 패터닝하여, 상기 반도체막 위에 섬 형상의 게이트 전극 및 용량 배선을 형성하는 공정;
    상기 게이트 전극 및 용량 배선을 덮는 제2 절연막을 형성하는 공정;
    상기 제2 절연막을 선택적으로 에칭하여, 상기 게이트 전극에 이르는 제1 콘택트 홀을 형성하는 공정;
    상기 제2 절연막 상에 상기 게이트 전극에 접속되는 주사선을 형성하는 공정;
    상기 주사선 상에 제3 절연막을 형성하는 공정;
    상기 반도체막에 전기적으로 접속되는 신호선을 형성하는 공정;
    상기 신호선 위에 제4 절연막을 형성하는 공정; 및
    상기 제4 절연막 위에 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제 6 항에 있어서, 상기 제1 도전막이, 폴리-Si, WSix (x = 2.0∼2.8), Al, Ta, Cr, 및 Mo으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  8. 제 6 항에 있어서, 상기 제2 절연막이, 산화규소, 신화질화규소, 및 질화규소로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  9. 제 6 항에 있어서, 상기 주사선이, W, Cr, 및 Al으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  10. 제 6 항에 있어서, 상기 화소 전극이 투광성인 것을 특징으로 하는 반도체장치 제작방법.
  11. 박막트랜지스터의 채널 영역이 될 제1 반도체 영역과, 용량 전극이 될 제2 반도체 영역 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막 상에 제1 도전막을 형성하는 공정;
    상기 제1 도전막을 패터닝하여, 상기 제1 반도체 영역 위의 섬 형상의 게이트 전극과 상기 제2 반도체 영역 위의 용량 배선을 형성하는 공정;
    상기 게이트 전극 및 용량 배선을 덮는 제2 절연막을 형성하는 공정;
    상기 제2 절연막을 선택적으로 에칭하여, 상기 게이트 전극에 이르는 제1 콘택트 홀을 형성하는 공정;
    상기 제2 절연막 상에 상기 게이트 전극에 접속되는 주사선을 형성하는 공정;
    상기 주사선 상에 제3 절연막을 형성하는 공정;
    상기 반도체막에 전기적으로 접속되는 신호선을 형성하는 공정;
    상기 신호선 위에 제4 절연막을 형성하는 공정; 및
    상기 제4 절연막 위에 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제 11 항에 있어서, 상기 제1 반도체 영역과 상기 제2 반도체 영역이 서로 인접하여 있는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 11 항에 있어서, 상기 제2 반도체 영역에 N형과 P형 중 어느 한 도전형을 부여하기 위해 상기 제2 반도체 영역에 불순물을 첨가하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  14. 제 11 항에 있어서, 상기 제1 도전막이, 폴리-Si, WSix (x = 2.0∼2.8), Al, Ta, Cr, 및 Mo으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  15. 제 11 항에 있어서, 상기 제2 절연막이, 산화규소, 신화질화규소, 및 질화규소로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  16. 제 11 항에 있어서, 상기 주사선이, W, Cr, 및 Al으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 11 항에 있어서, 상기 화소 전극이 투광성인 것을 특징으로 하는 반도체장치 제작방법.
  18. 박막트랜지스터의 채널 영역이 될 제1 반도체 영역과, 용량 전극이 될 제2 반도체 영역 상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막 상에 제1 도전막을 형성하는 공정;
    상기 제1 도전막을 패터닝하여, 상기 제1 반도체 영역 위의 섬 형상의 게이트 전극과 상기 제2 반도체 영역 위의 용량 배선을 형성하는 공정;
    상기 게이트 전극 및 용량 배선을 덮는 제2 절연막을 형성하는 공정;
    상기 제2 절연막을 선택적으로 에칭하여, 상기 게이트 전극에 이르는 제1 콘택트 홀을 형성하는 공정;
    상기 제2 절연막 상에 상기 게이트 전극에 접속되는 주사선을 형성하는 공정;
    상기 주사선 상에 제3 절연막을 형성하는 공정; 및
    상기 반도체막에 전기적으로 접속되는 신호선을 형성하는 공정을 포함하고;
    상기 신호선이 상기 용량 배선과 평행하게 연장하여 있는 것을 특징으로 하는 반도체장치 제작방법.
  19. 제 18 항에 있어서, 상기 신호선 위에 제4 절연막을 형성하는 공정과,
    상기 제4 절연막 위에 화소 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  20. 제 18 항에 있어서, 상기 제1 반도체 영역과 상기 제2 반도체 영역이 서로 인접하여 있는 것을 특징으로 하는 반도체장치 제작방법.
  21. 제 18 항에 있어서, 상기 제2 반도체 영역에 N형과 P형 중 어느 한 도전형을 부여하기 위해 상기 제2 반도체 영역에 불순물을 첨가하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 18 항에 있어서, 상기 제1 도전막이, 폴리-Si, WSix (x = 2.0∼2.8), Al, Ta, Cr, 및 Mo으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 18 항에 있어서, 상기 제2 절연막이, 산화규소, 신화질화규소, 및 질화규소로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 18 항에 있어서, 상기 주사선이, W, Cr, 및 Al으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
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