CN1325984C - 液晶显示器的薄膜晶体管阵列板 - Google Patents

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Abstract

在液晶显示器的制造方法中，减小用于存储电容的绝缘层的厚度以增大存储容值并以稳定的方式维持孔径比。用于液晶显示器的薄膜晶体管阵列板包括绝缘基板和栅极线组件以及形成在绝缘基板上的存储电容线组件。栅极线组件具有栅极线和栅极电极。栅极绝缘层覆盖栅极线组件和存储电容线组件。半导体图案形成在栅极绝缘层上。数据线组件和存储电容导体图案形成在覆盖有半导体图案的栅极绝缘层上。数据线组件具有数据线、源极电极和漏极电极。存储电容导体图案与存储电容线组件部分重叠，由此形成第一存储电容。钝化层覆盖数据线组件、存储电容导体图案和半导体图案。第一和第二接触孔形成在钝化层上并暴露漏极电极和存储电容导体图案。像素电极形成在钝化层上并经第一和第二接触孔连接到漏极电极和存储电容导体图案。像素电极形成与部分存储电容线组件相连的第二存储电容。

Description

液晶显示器的薄膜晶体管阵列板
技术领域
本发明涉及一种液晶显示器的薄膜晶体管阵列板。
背景技术
通常，液晶显示器包括具有电极的两基板和夹在两基板之间的液晶层。对电极施加电压，使得液晶层中的液晶分子重新-取向，由此控制光的透射。电极可以都形成在其中一个基板上。一个基板称作“薄膜晶体管阵列板”，另一个称作“彩色滤光片基板”。
薄膜晶体管阵列板上具有多条栅极线、横越栅极线并定义像素区的数据线、形成在各个像素区并与栅极线和数据线电连接的薄膜晶体管、以及电连接到薄膜晶体管的像素电极。
在薄膜晶体管阵列板上形成存储电容，使施加到置于两基板之间的液晶上的电压保持在稳定的状态。为此目的，在与栅极线同一层上形成存储电容线组件(storage capacitor line assembly)，使得其与像素电极重叠，由此形成存储电容。同时，应该增大存储电容的静电电容量以提高显示器的亮度或使其具有快速的响应速度。在此方面需要扩大存储电容线组件的面积，但这样导致孔径或开口率降低。
发明内容
本发明的目的在于提供一种用于液晶显示器的薄膜晶体管阵列板，其包括静电电容量被增大的且具有合理孔径比的存储电容。
本发明的这个和其它目的可以通过一种用于液晶显示器的薄膜晶体管阵列板来实现，其中的存储电容线组件形成在与数据线相同的层上，或者用于存储电容的绝缘层的厚度减为最小。
根据本发明的一个方面，薄膜晶体管阵列板包括一绝缘基板，一形成在绝缘基板上并包括栅极线和栅极电极的栅极线组件。栅极绝缘层覆盖栅极线组件。在栅极绝缘层上形成一半导体图案。在覆盖有半导体图案的栅极绝缘层上形成一数据线组件。该数据线组件具有横越栅极线的数据线、连接到数据线和半导体图案的源极电极、以及面对源极电极并连接到半导体图案的漏极电极。存储电容电极线形成在相邻的数据线之间并横越栅极线。一钝化层覆盖数据线组件、存储电容电极线和半导体图案并具有暴露漏极电极的接触孔。像素电极形成在钝化层上并经接触孔连接到漏极电极。像素电极与存储电容电极线重叠。其中存储电容电极线平行于数据线并形成在与数据线相同的层上。
薄膜晶体管阵列板还可以包括一公共互连存储电容电极线的公共互连线。公共互连线可以由与像素电极或栅极线相同的材料形成，同时该公共互连线以绝缘的方式横越数据线。
钝化层具有暴露存储电容电极线的多个接触孔，且公共互连线经这些接触孔连接到存储电容电极线。子互连线可以连接到存储电容电极线。存储电容电极线和子互连线由相同材料形成。
栅极衬垫(gate pads)形成在栅极线的一侧端部，且数据衬垫形成在数据线的一侧端部。第一接触孔形成在钝化层和栅极绝缘层处并暴露栅极衬垫，且第二接触孔形成在钝化层处并暴露数据衬垫。子栅极衬垫和子数据衬垫经第一和第二接触孔连接到栅极衬垫和数据衬垫。
除上述结构的薄膜晶体管阵列板外，液晶显示器包括一面对薄膜晶体管阵列板的对向基板(counter substrate)和一夹在薄膜晶体管阵列板与对向基板之间的液晶层。液晶显示器具有存储电容，该存储电容的静电电容量大于具有液晶层的液晶电容的静电电容量90％及以上。
附图说明
通过结合附图对本发明进行的详细描述，对本发明将有更全面的理解，本发明的优点也将变得更加清晰，附图中相同的标记表示相同或类似的部件，其中：
图1是根据本发明第一优选实施例的薄膜晶体管阵列板的平面图；
图2和图3是沿图1中II-II’线和III-III’线的薄膜晶体管阵列板的截面图；
图4是图1所示薄膜晶体管阵列板上栅极线、数据线和存储电容电极线的布线图；
图5A示意制造图1中薄膜晶体管阵列板的第一步骤；
图5B和图5C是沿图5A中Vb-Vb’线和Vc-Vc’线的薄膜晶体管阵列板的截面图；
图6A示意图5A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图6B和6C是沿图6A中VIb-VIb’线和VIc-VIc’线的薄膜晶体管阵列板的截面图；
图7A示意图6A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图7B和7C是沿图7A中VIIb-VIIb’线和VIIc-VIIc’线的薄膜晶体管阵列板的截面图；
图8是根据本发明第二优选实施例的薄膜晶体管阵列板的平面图；
图9是沿图8中IX-IX’线的薄膜晶体管阵列板的截面图；
图10A示意制造图8中薄膜晶体管阵列板的第一步骤；
图10B是沿图10A中Xb-Xb’线的薄膜晶体管阵列板的截面图；
图11A示意图10A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图11B是沿图11A中XIb-XIb’线的薄膜晶体管阵列板的截面图；
图12A示意图11A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图12B是沿图12A中XIIb-XIIb’线的薄膜晶体管阵列板的截面图；
图13A示意图12A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图13B是沿图13A中XIIIb-XIIIb’线的薄膜晶体管阵列板的截面图；
图14是根据本发明第三优选实施例的薄膜晶体管阵列板的平面图；
图15是沿图14中XV-XV’线的薄膜晶体管阵列板的截面图；
图16是根据本发明第四优选实施例的薄膜晶体管阵列板的平面图；
图17是沿图16中XVII-XVII’线的薄膜晶体管阵列板的截面图；
图18是根据本发明第五优选实施例的薄膜晶体管阵列板的平面图；
图19是沿图18中XIX-XIX’线的薄膜晶体管阵列板的截面图；
图20A示意制作图18所示薄膜晶体管阵列板的第一步骤；
图20B是沿图20A中XXb-XX’b线的薄膜晶体管阵列板的截面图；
图21A示意图20A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图21B是沿图21A中XXIb-XX’Ib线的薄膜晶体管阵列板的截面图；
图22A示意图21A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图22B是沿图22A中XXIIb-XXIIb’线的薄膜晶体管阵列板的截面图；
图23A示意图22A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图23B是沿图23A中XXIIIb-XXIIIb’线的薄膜晶体管阵列板的截面图；
图24A示意图23A中所示步骤之后的制造薄膜晶体管阵列板的步骤；
图24B是沿图24A中XXIVb-XXIVb’线的薄膜晶体管阵列板的截面图；
图25是根据本发明第六优选实施例的薄膜晶体管阵列板的平面图；
图26是沿图25中XXVI-XXVI’线的薄膜晶体管阵列板的截面图；
图27是根据本发明第七优选实施例的薄膜晶体管阵列板的平面图；
图28是沿图27中XXVIII-XXVIII’线的薄膜晶体管阵列板的截面图；
图29表示液晶显示器的响应速度的波形曲线。
具体实施方式
下面参考附图详细描述本发明的优选实施例。
图1是根据本发明第一优选实施例的薄膜晶体管阵列板的平面图，图2和图3是沿图1中II-II’线和III-III’线的薄膜晶体管阵列板的截面图。
在绝缘基板10上用一种导体材料如铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼形成厚度为1000-3500的栅极线组件。栅极线组件包括沿水平方向行进的栅极线22，连接到栅极线22一侧端并同时电连接外驱动电路(未示出)的栅极衬垫24，和成为栅极线22的一部分并与其它电极部件形成薄膜晶体管的栅极电极26。
栅极线组件可以有多层结构，其中一层由低电阻金属材料形成，其它层由与其它材料具有良好接触特性的材料形成。
在绝缘基板10上用氮化硅或氧化硅形成厚度为2500-4500的栅极绝缘层30，该栅极绝缘层30覆盖栅极线组件。
在栅极绝缘层30上用非晶硅形成厚度为800-1500的半导体图案42，该半导体图案与栅极电极26重叠。在半导体图案42上用掺杂高浓度n型杂质的非晶硅形成厚度为500-800的欧姆接触图案55和56。
用铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼在欧姆接触图案55和56以及栅极绝缘层30上形成厚度为500-3500的数据线组件和存储电容电极线69。数据线组件包括在垂直方向行进、同时横越栅极线22以定义像素区的数据线62，连接到数据线62的一侧端、同时电接触外驱动电路的数据衬垫64，连接到数据线62并延伸到欧姆接触图案55之上的源极电极65，和面对源极电极65并位于另一欧姆接触图案56之上的漏极电极66。漏极电极66延伸到像素区内的栅极绝缘层30之上。
存储电容电极线69位于与数据线组件相同的平面并在垂直方向行进，使得其与数据线62交替分布。存储电容电极线69与像素电极82重叠，由此形成存储电容。
数据线组件可以有一种多层结构，其中至少一层由低电阻金属材料形成。
钝化层70覆盖数据线组件、存储电容电极线69和半导体图案42，并具有大约500-2000的厚度。钝化层70由一种绝缘材料形成，如氮化硅和氧化硅。
第一和第二接触孔72和74形成在钝化层70上并暴露漏极电极66和数据衬垫64。第三接触孔76形成在钝化层70上并暴露栅极衬垫24和栅极绝缘层30。另外，第四接触孔79形成在钝化层70上并暴露位于数据衬垫64侧边的存储电容电极线69的端部。
像素电极82形成在钝化层70上以接收图象信号并与对向基板上的公共电极(未示出)一起产生电场。像素电极82经第一接触孔72电连接到漏极电极66。
像素电极82与存储电容电极线69重叠并插入钝化层70以形成存储电容。因为设置在像素电极82和存储电容电极线69之间的钝化层70具有较薄的厚度，所以所得的存储电容具有很大的静电电容，甚至当存储电容电极线69具有很窄的宽度时也是如此。
子数据衬垫84和子栅极衬垫86形成在钝化层70上并经第二和第三接触孔74和76连接到数据衬垫64和栅极衬垫24。另外，公共互连线88形成在显示区的外边并平行于栅极线22延伸。该显示区指像素区的总和。公共互连线88经第四接触孔79互连所有的存储电容电极线69。
像素电极82、子数据衬垫84、子栅极衬垫86和公共互连线88由一种透明导体材料如ITO和IZO形成在同一平面上。
公共互连线88可以在栅极线组件形成过程中由与栅极线组件相同的材料形成。在此情况下，多个接触孔形成在栅极绝缘层30上并暴露公共互连线88。多个存储电容电极线69经形成在栅极绝缘层30上的接触孔接触公共互连线88。
图4是图1所示薄膜晶体管阵列板上栅极线、数据线和存储电容电极线的配置图。
如图4所示，多条栅极线22在沿水平方向彼此平行地延伸，并且多条数据线62沿垂直方向彼此平行地延伸。数据线62横越栅极线22并定义像素区。显示区110是指像素区的总和。
作为数据衬垫的数据线62的一侧端部电连接到数据驱动电路300以从其接收数据信号。类似地，作为栅极衬垫的栅极线22的一例端部电连接到栅极驱动电路(未示出)以从其接收栅极信号。
存储电容电极线69与数据线62交替分布。存储电容电极线69通过位于显示区110之外的子互连线61彼此连接。优选地存储电容电极线69和子互连线61由相同的材料形成，同时公共互连。
公共互连线88位于数据驱动电路一侧的存储电容电极线69的端部，同时与所有的存储电容电极线69互连。优选地公共互连线88由与像素电极82或栅极线组件相同的材料形成。这样防止公共互连线88与连接到显示区110之外的数据驱动电路300的数据线62的一部分短路。
存储电容电极线69电连接到数据驱动电路300以从其接收公共电极电压。
下面参考图5A～7C以及图1～4解释薄膜晶体管阵列板的制造方法。
如图5A～5C所示，在绝缘基板10上沉积一栅极线组件层，并通过光刻法构图，由此形成一栅极线组件。栅极线组件包括栅极线22、栅极衬垫24和栅极电极26。
之后，将一基于绝缘材料如氮化硅的栅极绝缘层30沉积到绝缘基板10上，使得其覆盖栅极线组件。
在栅极绝缘层30上依次沉积一非晶硅层和一导电型掺杂非晶硅层，并且通过光刻法构图，由此形成一半导体图案42和一欧姆接触图案52。
如图6A～6C所示，在基板的整个表面上沉积一金属层，并通过光刻法构图，由此形成一数据线组件和存储电容电极线69。数据线组件包括数据线62、数据衬垫64、源极电极65和漏极电极66。存储电容电极线69与数据线62交替分布。
利用源极电极65和漏极电极66作为掩模来蚀刻欧姆接触图案52，由此将欧姆接触图案52分成与源极电极65接触的第一部分55和与漏极电极66接触的第二部分56。
如图7A～7C所示，钝化层70覆盖数据线组件、存储电容电极线69和半导体图案42。钝化层70由氮化硅形成并具有较薄的厚度。考虑到待形成的存储电容的静电电容量，优选以适当的方式控制钝化层70的厚度。
钝化层70和栅极绝缘层30通过光刻法构图，由此形成第一至第四接触孔72、74、76和79。
如图1～3所示，在衬底10的整个表面上沉积一基于ITO或IZO的透明导电层。
该透明导电层通过光刻法构图，由此形成像素电极82、子数据衬垫84、子栅极衬垫86和公共互连线88。像素电极82经第一接触孔72连接到漏极电极66。子数据衬垫84和子栅极衬垫86经第二和第三接触孔74和76连接到数据衬垫64和栅极衬垫24。公共互连线88经第四接触孔79互连所有的存储电容电极线69。
公共互连线88可以由与栅极线组件相同的材料形成。为此目的，在形成栅极线组件的过程中形成公共互连线，随后形成栅极绝缘层30。然后在栅极绝缘层30上形成暴露公共互连线的多个接触孔。在形成数据线组件的过程中形成存储电容电极线69。在此过程中，存储电容电极线69经接触孔连接到公共互连线。
如上所述，存储电容电极线形成在与数据线相同的平面上，使得其与像素电极重叠同时插入厚度较薄的钝化层，由此形成存储电容。
或者，可以利用栅极绝缘层代替钝化层来形成存储电容。
图8是根据本发明第二优选实施例的薄膜晶体管阵列板的平面图；图9是沿图8中IX-IX’线的薄膜晶体管阵列板的截面图。
在绝缘层10上由一种导体材料如铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼形成厚度为1000-3500的栅极线组件和存储电容线组件。
栅极线组件包括在水平方向延伸的栅极线22、形成在栅极线22一侧端部并与外驱动电路(未示出)电接触的栅极衬垫24和成为栅极线22的一部分并与其它部件一起形成薄膜晶体管的栅极电极26。
存储电容线组件包括设置在相邻栅极线22之间的矩形存储电容电极图案28，和连接到相邻像素区中的存储电容电极图案、并沿水平方向平行于栅极线22延伸的存储电容电极线29。
栅极线组件和存储电容线组件可以有一种多层结构，其中至少一层由低电阻的金属材料形成。
在绝缘衬底10上由氮化硅或氧化硅形成厚度为2500-4500的栅极绝缘层30，该栅极绝缘层30覆盖栅极线组件和存储电容线组件。
在栅极绝缘层30上由非晶硅形成厚度为800-1500并与栅极电极26重叠的半导体图案42。由掺有高浓度n型杂质的非晶硅在半导体图案42上形成厚度为500-800的欧姆接触图案55和56。
在欧姆接触图案55和56以及栅极绝缘层30上由导体材料如铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼形成厚度为500-3500的数据线组件和存储电容导体图案68。
数据线组件包括在垂直方向延伸并横越栅极线22以定义像素区的数据线62，形成在数据线62的一侧端部并电连接到外驱动电路的数据衬垫64，连接到数据线62并延伸到欧姆接触图案55上的源极电极65，和面对源极电极65并位于另一欧姆接触图案56之上的漏极电极66。漏极电极66延伸到像素区之内的栅极绝缘层30之上。
存储电容导体图案68位于与数据线组件相同的平面并具有岛状形状，使得其与存储电容电极图案28重叠并插入栅极绝缘层30，由此形成存储电容。存储电容导体图案68电连接到后面有所描述的像素电极82以接收图象信号电压。
数据线组件和存储电容导体图案68可以有一种多层结构，其中至少一层由低电阻金属材料形成。
钝化层70覆盖数据线组件、存储电容导体图案68和半导体图案42，并具有大约500-2000的厚度。钝化层70由一种绝缘材料形成，如氮化硅和氧化硅。
第一和第二接触孔72和74形成在钝化层70上并暴露漏极电极66和数据衬垫64。第三接触孔76形成在钝化层70上并暴露栅极衬垫24和栅极绝缘层30。另外，第四接触孔78形成在钝化层70上并暴露存储电容导体图案68。
像素电极82形成在钝化层70上，使得其通过第一和第四接触孔72和78电连接到漏极电极66和存储电容导体图案68。
子数据衬垫84和子栅极衬垫86形成在钝化层70上并经第二和第三接触孔74和76连接到数据衬垫64和栅极衬垫24。
像素电极82、子数据衬垫84、子栅极衬垫86由一种透明导电材料如ITO和IZO形成。
像素电极82与存储电容线组件重叠并插入钝化层70和栅极绝缘层30，由此形成存储电容。
像素电极82连接到存储电容导体图案68。通过这种方式，存储电容导体图案68形成与存储电容电极图案28相连并插入栅极绝缘层30的另一存储电容。在此情况下，因为设置在存储电容导体图案68和存储电容电极图案28之间的栅极绝缘层30的厚度较小，所以使得得到的存储电容的静电电容量变大，甚至当与存储电容电极图案28和像素电极82的重叠相比有相同的重叠面积时也是如此。
下面参考图10A～13B以及图8和图9对薄膜晶体管阵列板的制造方法进行描述。
如图10A和10B所示，在绝缘基板10上沉积一金属层并通过光刻法构图，由此形成一栅极线组件和一存储电容线组件。栅极线组件包括栅极线22、栅极衬垫24和栅极电极26。存储电容线组件包括存储电容电极图案28和存储电容电极线29。
之后，如图11A和11B所示，将一基于绝缘材料如氮化硅的栅极绝缘层30沉积到绝缘基板10上，使得其覆盖栅极线组件和存储电容线组件。
在栅极绝缘层30上依次沉积一非晶硅层和一导电型掺杂非晶硅层，并且通过光刻法构图，由此形成一半导体图案42和一欧姆接触图案52。
如图12A和12B所示，在基板10的整个表面上沉积一金属层，并通过光刻法构图，由此形成一数据线组件和存储电容导体图案68。数据线组件包括数据线62、数据衬垫65、源极电极65和漏极电极66。存储电容导体图案68与存储电容电极图案28重叠。
利用源极电极65和漏极电极66作为掩模来蚀刻欧姆接触图案52，由此将欧姆接触图案52分成与源极电极65接触的第一部分55和与漏极电极66接触的第二部分56。
如图13A和13B所示，在具有数据线组件、存储电容导体图案68和半导体图案42的基板10的整个表面上由氮化硅或氧化硅形成一钝化层70。通过光刻法对钝化层70和栅极绝缘层30构图，由此形成第一至第四接触孔72、74、76和78。在钝化层70上形成第一接触孔72、第二接触孔74和第四接触孔78并分别暴露漏极电极66、数据衬垫64和存储电容导体图案68。另外，在钝化层70和栅极绝缘层30上形成第三接触孔76并暴露栅极衬垫24。
如图8和9所示，在衬底10的整个表面上沉积一基于ITO或IZO的透明导电层。
该透明导电层通过光刻法构图，由此形成像素电极82、子数据衬垫84、子栅极衬垫86。像素电极82经第一接触孔72和第四接触孔78连接到漏极电极66和存储电容导体图案68。子数据衬垫84和子栅极衬垫86经第二和第三接触孔74和76连接到数据衬垫64和栅极衬垫24。
在此优选实施例中，存储电容导体图案68位于相邻栅极线之间的像素区并具有岛状形状。或者，存储电容导体图案68可以形成在像素区的周围并具有条状的形状。在此情况下，用于形成与存储电容导体图案68相连的存储电容的存储电容电极图案28也可以形成为条形形状。
图14是根据本发明第三优选实施例的薄膜晶体管阵列板的平面图，图15是沿图14中XV-XV’线的薄膜晶体管阵列板的截面图。
在此优选实施例中，存储电容电极图案28位于像素区的两外围边并具有条形形状。当然，各个存储电容电极图案28连接到存储电容电极线29。
用于形成与存储电容电极图案28相连的存储电容的存储电容导体图案68与存储电容电极图案28重叠并插入栅极绝缘层30。
形成一第四接触孔78，存储电容导体图案68经第四接触孔78连接到像素电极82，从而部分地暴露存储电容导体图案68。
在此结构中，存储电容电极线29形成与像素电极82相连的存储电容并插入栅极绝缘层30和钝化层70。另外，存储电容电极图案28形成与存储电容导体图案68相连的存储电容并插入栅极绝缘层30。
通过此种结构，所得存储电容的静电电容量增大，甚至与存储电容电极图案28只和像素电极82重叠的情形相比有相同的重叠面积时也是如此。因此，相关于存储电容的孔径比增大。
另外，因为在像素电极82和数据线62之间设置条-形存储电容电极图案28或存储电容导体图案68，所以可以避免像素电极82和数据线62之间的光泄漏。
在本发明的第二和第三优选实施例中，以一种分离的方式形成存储电容线组件。或者，可以把栅极线的一部分用作存储电容电极。
图16是根据本发明第四优选实施例的薄膜晶体管阵列板的平面图，图17是沿图16中XVII-XVII’线的薄膜晶体管阵列板的截面图。
在此优选实施例中，分布在任意一个栅极线处的像素电极与部分前述栅极线重叠，以形成存储电容。即，部分栅极线用于形成所需的存储电容，但不以分离的方式形成存储电容线组件。
如图16所示，在第n条栅极线22(Gn)处的像素电极82与第(n-1)条栅极线22(Gn-1)重叠，其面积得到延伸。
存储电容导体图案68与栅极线22部分重叠并插入栅极绝缘层30。存储电容导体图案68位于与数据线组件相同的平面。在钝化层70上形成暴露存储电容导体图案68的第四接触孔78，并且在任一栅极线22处的像素电极82经第四接触孔78连接到位于前述栅极线22之上的存储电容导体图案68。
存储电容导体图案68与栅极线22重叠并插入栅极绝缘层30，由此形成存储电容。位于第(n-1)条栅极线22(Gn-1)之上的存储电容导体图案68从第n条栅极线22(Gn)处的像素电极82接收有关的信号。
在上面的结构中，与只通过重叠像素电极82和栅极线22形成存储电容的情形相比，存储电容显著增大。另外，因为不需要分离的存储电容线组件，所以可以进一步提高孔径比。
图18是根据本发明第五优选实施例的薄膜晶体管阵列板的平面图；图19是沿图18中XIX-XIX’线的薄膜晶体管阵列板的截面图。
在绝缘基板10上用一种导体材料如铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼形成厚度为1000-3500的栅极线组件和存储电容电极线27。
栅极线组件包括在水平方向行进的栅极线22，形成在栅极线22一侧端部并电连接外驱动电路(未示出)的栅极衬垫24，和成为栅极线22的一部分并与其它电极部件形成薄膜晶体管的栅极电极26。
存储电容电极线27位于相邻的栅极线22之间并沿水平方向平行于栅极线22延伸。
栅极线组件和存储电容电极线27可以有多层结构，其中至少一层由低电阻金属材料形成。
在绝缘基板10上用氮化硅或氧化硅形成厚度为2500-4500的栅极绝缘层30，该栅极绝缘层30覆盖栅极线组件和存储电容电极线27。
在栅极绝缘层30上形成第一接触孔32，该孔暴露存储电容电极线27。
在栅极绝缘层30上用非晶硅形成厚度为800-1500的半导体图案42，该图案与栅极电极26重叠。在半导体图案42上用掺杂高浓度n型杂质的非晶硅形成厚度为500-800的欧姆接触图案55和56。
用导体材料如铝、铝合金、铬、铬合金、钼、钼合金、氮化铬和氮化钼在欧姆接触图案55和56以及栅极绝缘层30上形成厚度为500-3500的数据线组件和存储电容导体图案67。
数据线组件包括在垂直方向行进、同时横越栅极线22以定义像素区的数据线62，连接到数据线62的一侧端、同时电接触外驱动电路的数据衬垫64，从数据线62突出并延伸到欧姆接触图案55之上的源极电极65，和面对源极电极65并位于另一欧姆接触图案56之上的漏极电极66。漏极电极66延伸到像素区之内的栅极绝缘层30之上。
存储电容导体图案67位于与数据线组件相同的平面并经第一接触孔32连接到存储电容电极线27。存储电容导体图案67与后面将要描述的像素电极82重叠，由此形成存储电容。存储电容导体图案67连接到存储电容电极线27以接收公共电压。
数据线组件和存储电容导体图案67可以有一种多层结构，其中至少一层由低电阻金属材料形成。
钝化层70覆盖数据线组件、存储电容导体图案67和半导体图案42，并具有大约500-2000的厚度。钝化层70由一种绝缘材料形成，如氮化硅和氧化硅。
第二和第三接触孔72和74形成在钝化层70上并暴露漏极电极66和数据衬垫64。还在钝化层70上形成第四接触孔76并暴露栅极衬垫24和栅极绝缘层30。
在钝化层70上形成像素电极82，使得其经第二接触孔72电连接到漏极电极66。
子数据衬垫84和子栅极衬垫86形成在钝化层70上并经第三和第四接触孔74和76连接到数据衬垫64和栅极衬垫24。
像素电极82、子数据衬垫84和子栅极衬垫86由一种透明导电材料如ITO和IZO形成。
像素电极82与存储电容电极线27重叠并插入钝化层70和栅极绝缘层30，由此形成存储电容。
像素电极82还与连接到存储电容电极线27的存储电容导体图案67重叠并插入钝化层70，由此形成另一存储电容。在此情况下，因为设置在像素电极82和存储电容导体图案67之间的钝化层70的厚度较小，所以甚至在与存储电容电极线27和像素电极82的重叠相比有同样的重叠面积时，所得存储电容的静电电容量也增大。因此，相关于存储电容的孔径比变大。
下面参考图20A～24B以及图18和图19对薄膜晶体管阵列板的制造方法进行描述。
如图20A和20B所示，在绝缘基板10上沉积一金属层并通过光刻法构图，由此形成一栅极线组件和存储电容电极线27。栅极线组件包括栅极线22、栅极衬垫24和栅极电极26。
之后，如图21A和21B所示，将一基于绝缘材料如氮化硅的栅极绝缘层30沉积到绝缘基板10上，使得其覆盖栅极线组件和存储电容电极线27。随后在栅极绝缘层30上依次沉积一非晶硅层40和一导电型掺杂非晶硅层50。
之后，通过光刻法对非晶硅层40和掺杂非晶硅层50和栅极绝缘层30构图，由此形成暴露存储电容电极线27的第一接触孔32。
如图22A和22B所示，通过光刻法对非晶硅层40和掺杂非晶硅层50构图，由此形成一半导体图案42和一欧姆接触图案52。
如图23A和23B所示，在基板10的整个表面上沉积一金属层，并通过光刻法构图，由此形成一数据线组件和存储电容导体图案67。数据线组件包括数据线62、数据衬垫64、源极电极65和漏极电极66。存储电容导体图案67经第一接触孔32连接到存储电容电极线27。
利用源极电极65和漏极电极66作为掩模来蚀刻欧姆接触图案52，由此将欧姆接触图案52分成与源极电极65接触的第一部分55和与漏极电极66接触的第二部分56。
如图24A和24B所示，在具有数据线组件、存储电容导体图案67和半导体图案42的基板10的整个表面上由氮化硅或氧化硅形成一钝化层70。通过光刻法对钝化层70和栅极绝缘层30构图，由此形成第二至第四接触孔72、74和76。在钝化层70上形成第二接触孔72和第三接触孔74并暴露漏极电极66和数据衬垫64。在钝化层70和栅极绝缘层30上形成第四接触孔76并暴露栅极衬垫24。
如图18和19所示，在衬底10的整个表面上沉积一基于ITO或IZO的透明导电层。
通过光刻法对该透明导电层构图，由此形成像素电极82、子数据衬垫84和子栅极衬垫86。像素电极82经第二接触孔72连接到漏极电极66。子数据衬垫84和子栅极衬垫86经第三和第四接触孔74和76连接到数据衬垫64和栅极衬垫24。
在此优选实施例中，存储电容导体图案67位于相邻栅极线之间的像素区。或者，存储电容导体图案67可以形成在像素区的周围并具有条形形状。
图25是根据本发明第六优选实施例的薄膜晶体管阵列板的平面图；图26是沿图25中XXVI-XXVI’线的薄膜晶体管阵列板的截面图。
在此优选实施例中，存储电容导体图案67位于像素区的两外围侧边并具有条形形状。存储电容导体图案67经形成在栅极绝缘层30上的第一接触孔32连接到存储电容电极线27。
存储电容电极线27形成与像素电极82相连的存储电容并插入栅极绝缘层30和钝化层70。另外，存储电容导体图案67形成与像素电极82相连的另一存储电容并插入钝化层70。
通过此种结构，存储电容的静电电容量增大，甚至与只有存储电容电极线27和像素电极82重叠相比具有相同重叠面积的情形下也是如此。因此，相对于存储电容的孔径比增大。
另外，因为在像素电极82和数据线62之间设置条形存储电容导体图案67，所以可以避免像素电极82和数据线62之间的光泄漏。
在本发明的第五和第六优选实施例中，以一种分离的方式形成存储电容线组件。或者，可以把部分栅极线用作存储电容电极。
图27是根据本发明第七优选实施例的薄膜晶体管阵列板的平面图，图28是沿图27中XXVIII-XXVIII’线的薄膜晶体管阵列板的截面图。
在此优选实施例中，分布在任意一个栅极线处的像素电极与部分前述的栅极线重叠，以形成存储电容。即，部分栅极线用于形成所需的存储电容，但不以分离的方式形成存储电容线组件。
如图27所示，在第n条栅极线22(Gn)处的像素电极82与第(n-1)条栅极线22(Gn-1)重叠，其面积得到延伸。
存储电容导体图案67与栅极线22部分重叠并插入栅极绝缘层30。存储电容导体图案67位于与数据线组件相同的平面。在钝化层70上形成暴露存储电容导体图案67的第四接触孔78。位于第(n-1)条栅极线22(Gn-1)之上的存储电容导体图案67连接到第n条栅极线22(Gn)处的像素电极82。
存储电容导体图案67与栅极线22重叠并插入栅极绝缘层30，由此形成存储电容。位于第(n-1)条栅极线22(Gn-1)上的存储电容导体图案68从第n条栅极线22(Gn)处的像素电极82接收有关的信号。
在上面的结构中，与只通过重叠像素电极82和栅极线22重叠而形成存储电容的情形相比，存储电容显著增大。另外，因为不需要分离的存储电容线组件，所以可以进一步提高孔径比。
本发明的结构非常适于与所有的液晶显示模式一起使用。尤其是在此种结构与光学补偿的双折射(OCB)模式一起使用时，产生各种优点。
因为液晶的Δε值在OCB模式的液晶显示器中较大，所以，作为灰度值(gray value)函数的初始态的介电常数和后续态的介电常数之差也较大，因此液晶电压的变化也不可避免地变得较大。
同时，如图29所示，由各种液晶显示模式测得的响应速度的波形曲线(时间-亮度)具有表现出两个台阶差的两-台阶式波形。
因为在改变总亮度从10％到90％的同时测量响应速度，所以在两-台阶(two-stepped)部分的亮度小于90％的情况下响应速度变得较慢。
OCB模式的液晶显示器展示出的特性在于在第一帧出现两-台阶式波形，并在第二帧或第三帧时维持正常的亮度。因此，在两-台阶部分处的静电电容量增至90％或以上、优选在95％或以上的情况下，可以在第一帧维持所需的正常亮度，由此产生迅速的响应速度。
表1列出了在OCB模式液晶显示器中，在存储电容的静电电容量Cst和液晶的静电电容量Clc的比例与响应速度的函数关系的波形曲线(时间-亮度)中，两-台阶部分的亮度值。
表1
Clc∶Cst     1.00∶0.70     1.00∶0.91
两-台阶部分(亮度％)     81.8％     87.3％
从表1中可以知道，随着存储电容Cst的增加，两-台阶部分的亮度约为90％。因此，通过增大存储电容使两-台阶部分的亮度超过90％可以获得快速响应速度。特别是在存储电容增大使得两-台阶部分的亮度超过95％的情况下，响应速度可以进一步提高。为了将存储电容增大到这一程度，可以将根据第一至第七优选实施例的存储电容应用到OCB模式的液晶显示器中。即，存储电容电极线形成在与数据线组件相同的平面上，使得它们与像素电极重叠并只插入钝化层。在此结构中，与存储电容电极线形成在与栅极线组件相同的平面使得它们与像素电极重叠并插入钝化层和栅极绝缘层的情形相比，存储电容和孔径比显著增大而不扩大存储电容电极线的面积。因为钝化层和栅极绝缘层中只有一个设置在存储电容电极之间，所以不需要扩大存储电容电极部件的面积。因此，可以增大存储电容而不降低孔径比。
如上所述，通过本发明的结构，可以增大存储电容而不降低孔径比，同时还提高响应速度。
虽然以上参考优选实施例对本发明进行了详细描述，但本领域的技术人员将会理解，在不脱离由权利要求限定的实质和范围的前提下可以对本发明做各种改变和替换。

Claims (16)

1.一种薄膜晶体管阵列板，包括：
一绝缘基板；
一栅极线组件，形成在该绝缘基板上并具有栅极线和栅极电极；
一栅极绝缘层，覆盖该栅极线组件；
一半导体图案，形成在该栅极绝缘层上；
一数据线组件，形成在覆盖有该半导体图案的该栅极绝缘层上，该数据线组件具有与该栅极线交叉的数据线、连接到该数据线的源极电极、以及面对该源极电极的漏极电极；
存储电容电极线，形成在相邻的数据线之间并与栅极线交叉；
一钝化层，覆盖该数据线组件、该存储电容电极线和该半导体图案并具有暴露该漏极电极的接触孔；和
像素电极，形成在该钝化层上并经该接触孔连接到该漏极电极，该像素电极与该存储电容电极线重叠，
其中存储电容电极线平行于数据线并形成在与数据线相同的层上。
2.如权利要求1所述的薄膜晶体管阵列板，还包括公共互连该存储电容电极线的公共互连线。
3.如权利要求2所述的薄膜晶体管阵列板，其中该公共互连线由与该像素电极相同的材料形成，同时该公共互连线以绝缘的方式与该数据线交叉。
4.如权利要求2所述的薄膜晶体管阵列板，其中该公共互连线由与该栅极线相同的材料形成，同时该公共互连线以绝缘的方式与数据线交叉。
5.如权利要求3所述的薄膜晶体管阵列板，其中该钝化层具有暴露该存储电容电极线的多个接触孔，该公共互连线经这些接触孔连接到该存储电容电极线。
6.如权利要求2所述的薄膜晶体管阵列板，还包括连接到该存储电容电极线的子互连线。
7.如权利要求6所述的薄膜晶体管阵列板，其中该存储电容电极线和该子互连线由相同材料形成。
8.如权利要求1所述的薄膜晶体管阵列板，还包括：
栅极衬垫，形成在该栅极线的一侧端部；
数据衬垫，形成在该数据线的一侧端部；
第一接触孔，形成在该钝化层和该栅极绝缘层处并暴露该栅极衬垫；
第二接触孔，形成在该钝化层处并暴露该数据衬垫；和
子栅极衬垫和子数据衬垫，经第一和第二接触孔连接到该栅极衬垫和该数据衬垫。
9.一种液晶显示器，包括：
如权利要求1所述的薄膜晶体管阵列板；
一对向基板，面对该薄膜晶体管阵列板；和
一液晶层，夹在该薄膜晶体管阵列板与该对向基板之间。
10.如权利要求9所述的液晶显示器，其包括具有大于该液晶层的静电电容量90％或以上的静电电容量的存储电容。
11.如权利要求10所述的液晶显示器，其中该存储电容的静电电容量大于该液晶层的静电电容量95％或以上。
12.如权利要求9所述的液晶显示器，其中该薄膜晶体管阵列板还包括一公共互连该存储电容电极线的公共互连线。
13.如权利要求12所述的液晶显示器，其中该公共互连线由与该像素电极相同的材料形成，同时该公共互连线以绝缘的方式与该数据线交叉。
14.如权利要求13所述的液晶显示器，其中该钝化层具有暴露该存储电容电极线的多个接触孔，该公共互连线经这些接触孔连接到该存储电容电极线。
15.如权利要求12所述的液晶显示器，其中该薄膜晶体管阵列板还包括一连接到该存储电容电极线的子互连线。
16.如权利要求15所述的液晶显示器，其中该存储电容电极线和该子互连线由相同材料形成。
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