JP5442754B2 - アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 Download PDF

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Description

本発明は、画素分割方式のアクティブマトリクス基板や液晶パネルに関するものである。
液晶表示装置の視野角特性を高めるための技術として、１画素に２つの画素電極（明副画素に対応する明画素電極と暗副画素に対応する暗画素電極）を設ける画素分割方式が知られている。図３６は画素分割方式の液晶パネルの一例である。この液晶パネルは、１画素に対応して２本のデータ信号線を備え、中間調表示時に明・暗画素電極それぞれに異なるデータ信号を書き込む個別書き込み型である。この個別書き込み型は、１つの画素に容量結合された２つの画素電極を設け、それらの一方のみにデータ信号を書き込む容量結合型と比較して、電気的にフローティングとなる画素電極がなく、信頼性が高い、また、明・暗副画素の輝度を正確に制御することができるといったメリットがある。
日本国公開特許公報「特開２００６−２０９１３５号公報（公開日：２００６年５月１３日）」
しかしながら、図３６の構成では、１画素行ずつ書き込みを行うため、例えば大型高精細の液晶表示装置や高速駆動（例えば、２倍速・３倍速駆動）の液晶表示装置に適用した場合に画素充電時間が足りず、表示品位が低下するという問題があった。
本発明では、個別書き込み型の液晶表示装置の画素充電時間を延ばすことを目的とする。
本アクティブマトリクス基板は、複数のデータ信号線と複数の走査信号線とを備え、各画素領域に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素領域列に対応して２本のデータ信号線が設けられ、上記画素領域列に含まれる画素領域の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素領域の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、上記画素領域列の隣接する２つの画素領域について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続されていることを特徴とする。
本アクティブマトリクス基板を備えた液晶表示装置では、走査信号線を２本ずつ選択しながら、１画素領域に設けられた複数の画素電極に個別書き込みを行うことができ、個別書き込み型の液晶表示装置の画素充電時間を延ばすことができる。
本発明によれば、個別書き込み型の液晶表示装置の画素充電時間を延ばすことができる。
実施の形態１にかかる液晶パネルの構成を示す回路図である。 図１の液晶パネルの駆動方法を示すタイミングチャートである。 水平走査期間Ｈ１の状態を説明する模式図である。 水平走査期間Ｈ２の状態を説明する模式図である。 水平走査期間Ｈ３の状態を説明する模式図である。 図１の液晶パネルの具体的構成を示す平面図である。 図６の矢視断面図である。 図１に示す液晶パネルの他の駆動方法を示すタイミングチャートである。 図８のＨ１の状態を説明する模式図である。 図８のＨ２の状態を説明する模式図である。 図８のＨ３の状態を説明する模式図である。 図１に示す液晶パネルの他の具体的構成を示す平面図である。 図１に示す液晶パネルのさらに他の駆動方法を示すタイミングチャートである。 図１３のｈ１の状態を説明する模式図である。 図１３のｈ２の状態を説明する模式図である。 図１３のｈ３の状態を説明する模式図である。 実施の形態２にかかる液晶パネルの構成を示す回路図である。 図１７の液晶パネルの駆動方法を示すタイミングチャートである。 水平走査期間Ｈ１の状態を説明する模式図である。 水平走査期間Ｈ２の状態を説明する模式図である。 水平走査期間Ｈ３の状態を説明する模式図である。 図１７の液晶パネルの具体的構成を示す平面図である。 実施の形態２にかかる液晶パネルの他の構成を示す回路図である。 図２３に示す液晶パネルの駆動方法を示すタイミングチャートである。 水平走査期間Ｈ１の状態を説明する模式図である。 水平走査期間Ｈ２の状態を説明する模式図である。 水平走査期間Ｈ３の状態を説明する模式図である。 液晶表示装置のゲートドライバの構成例を示す模式図である。 （ａ）は本液晶表示ユニットの構成を示す模式図であり、（ｂ）は本液晶表示装置の構成を示す模式図である。 本液晶表示装置の全体構成を説明するブロック図である。 本液晶表示装置の機能を説明するブロック図である。 本テレビジョン受像機の機能を説明するブロック図である。 本テレビジョン受像機の構成を示す分解斜視図である。 図６の変形例を示す平面図である。 本液晶表示装置のゲートドライバの構成を示す模式図である。 従来の液晶パネルの構成を示す模式図である。
本発明にかかる実施の形態の例を、図１〜３５を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下ではデータ信号線の延伸方向を列方向、走査信号線の延伸方向を行方向とする。ただし、本液晶表示装置（あるいはこれに用いられる液晶パネルやアクティブマトリクス基板）の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。また、アクティブマトリクス基板の１つの画素領域は、液晶パネルや液晶表示装置の１つの画素に対応している。
〔実施の形態１〕
図１は本液晶パネル５ａの一部を示す等価回路図である。液晶パネル５ａでは、各画素に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素列に対応して２本のデータ信号線が設けられ、上記画素列に含まれる画素の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、上記画素列の隣接する２つの画素について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続されている。また、各画素には、２つの画素電極が行方向に沿って並べられ、同一の画素列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されている。
例えば、列方向に並べられた画素１０１〜１０４を含む画素列に対応して２本のデータ信号線Ｓｘ・Ｓｙが設けられ、行方向に並べられた画素１０１・１０５を含む画素行とその走査方向上流側の画素行との間隙に対応して走査信号線Ｇ（ｎ−１）が設けられ、行方向に並べられた画素１０２・１０６を含む画素行と画素１０１・１０５を含む画素行との間隙に対応して走査信号線Ｇｎが設けられ、行方向に並べられた画素１０３・１０７を含む画素行と画素１０２・１０６を含む画素行との間隙に対応して走査信号線Ｇ（ｎ＋１）が設けられ、行方向に並べられた画素１０４・１０８を含む画素行と画素１０３・１０７を含む画素行との間隙に対応して走査信号線Ｇ（ｎ＋２）が設けられ、画素１０４・１０８を含む画素行とその走査方向下流側の画素行との間隙に対応して走査信号線Ｇ（ｎ＋３）が設けられ、列方向に並べられた画素１０５〜１０８を含む画素列に対応して２本のデータ信号線ＳＸ・ＳＹが設けられている。また、画素１０１・１０５を含む画素行、画素１０２・１０６を含む画素行、画素１０３・１０７を含む画素行、画素１０４・１０８を含む画素行それぞれに対応して、保持容量配線Ｃｓ（ｎ−１）、保持容量配線Ｃｓｎ、保持容量配線Ｃｓ（ｎ＋１）、保持容量配線Ｃｓ（ｎ＋２）が設けられている。
ここで、画素１０１には、２つの画素電極１７ａ・１７ｂが行方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ａのドレイン電極が画素電極１７ａに接続されるとともに、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２ｂのドレイン電極が画素電極１７ｂに接続され、かつトランジスタ１２ａのソース電極がデータ信号線Ｓｘに接続され、トランジスタ１２ｂのソース電極がデータ信号線Ｓｙに接続されている。なお、画素電極１７ａと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌａが形成されるとともに、画素電極１７ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｂが形成され、画素電極１７ａと保持容量配線Ｃｓ（ｎ−１）との間に保持容量ｃｓａが形成されるとともに、画素電極１７ｂと保持容量配線Ｃｓ（ｎ−１）との間に保持容量ｃｓｂが形成される。
また、画素１０１と列方向に隣接する画素１０２には、２つの画素電極１７ｃ・１７ｄが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｃのドレイン電極が画素電極１７ｃに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２ｄのドレイン電極が画素電極１７ｄに接続され、かつトランジスタ１２ｃのソース電極がデータ信号線Ｓｘに接続され、トランジスタ１２ｄのソース電極がデータ信号線Ｓｙに接続されている。なお、画素電極１７ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｃが形成されるとともに、画素電極１７ｄと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｄが形成され、画素電極１７ｃと保持容量配線Ｃｓｎとの間に保持容量ｃｓｃが形成されるとともに、画素電極１７ｄと保持容量配線Ｃｓｎとの間に保持容量ｃｓｄが形成される。
また、画素１０２と列方向に隣接する画素１０３には、２つの画素電極１７ｅ・１７ｆが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｅのドレイン電極が画素電極１７ｅに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｆのドレイン電極が画素電極１７ｆに接続され、かつトランジスタ１２ｅのソース電極がデータ信号線Ｓｘに接続され、トランジスタ１２ｆのソース電極がデータ信号線Ｓｙに接続されている。なお、画素電極１７ｅと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｅが形成されるとともに、画素電極１７ｆと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｆが形成され、画素電極１７ｅと保持容量配線Ｃｓ（ｎ＋１）との間に保持容量ｃｓｅが形成されるとともに、画素電極１７ｆと保持容量配線Ｃｓ（ｎ＋１）との間に保持容量ｃｓｆが形成される。
また、画素１０３と列方向に隣接する画素１０４には、２つの画素電極１７ｇ・１７ｈが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２ｇのドレイン電極が画素電極１７ｇに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｈのドレイン電極が画素電極１７ｈに接続され、かつトランジスタ１２ｇのソース電極がデータ信号線Ｓｘに接続され、トランジスタ１２ｈのソース電極がデータ信号線Ｓｙに接続されている。なお、画素電極１７ｇと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｇが形成されるとともに、画素電極１７ｈと共通電極（対向電極）ｃｏｍとの間に液晶容量Ｃｌｈが形成され、画素電極１７ｇと保持容量配線Ｃｓ（ｎ＋２）との間に保持容量ｃｓｇが形成されるとともに、画素電極１７ｈと保持容量配線Ｃｓ（ｎ＋２）との間に保持容量ｃｓｈが形成される。
また、画素１０１と行方向に隣接する画素１０５には、２つの画素電極１７Ａ・１７Ｂが行方向に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２Ａのドレイン電極が画素電極１７Ａに接続されるとともに、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２Ｂのドレイン電極が画素電極１７Ｂに接続され、かつトランジスタ１２Ａのソース電極がデータ信号線ＳＸに接続され、トランジスタ１２Ｂのソース電極がデータ信号線ＳＹに接続されている。なお、画素電極１７Ａと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＡが形成されるとともに、画素電極１７Ｂと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＢが形成され、画素電極１７Ａと保持容量配線Ｃｓ（ｎ−１）との間に保持容量ＣｓＡが形成されるとともに、画素電極１７Ｂと保持容量配線Ｃｓ（ｎ−１）との間に保持容量ＣｓＢが形成される。
また、画素１０２と行方向に隣接する画素１０６には、２つの画素電極１７Ｃ・１７Ｄが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｃのドレイン電極が画素電極１７Ｃに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２Ｄのドレイン電極が画素電極１７Ｄに接続され、かつトランジスタ１２Ｃのソース電極がデータ信号線ＳＸに接続され、トランジスタ１２Ｄのソース電極がデータ信号線ＳＹに接続されている。なお、画素電極１７Ｃと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＣが形成されるとともに、画素電極１７Ｄと共通電極（対向電極）Ｃｏｍとの間に液晶容量ＣｌＤが形成され、画素電極１７Ｃと保持容量配線Ｃｓｎとの間に保持容量ｃｓＣが形成されるとともに、画素電極１７Ｄと保持容量配線Ｃｓｎとの間に保持容量ｃｓＤが形成される。
また、画素１０３と行方向に隣接する画素１０７には、２つの画素電極１７Ｅ・１７Ｆが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｅのドレイン電極が画素電極１７Ｅに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｆのドレイン電極が画素電極１７Ｆに接続され、かつトランジスタ１２Ｅのソース電極がデータ信号線ＳＸに接続され、トランジスタ１２Ｆのソース電極がデータ信号線ＳＹに接続されている。なお、画素電極１７Ｅと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＥが形成されるとともに、画素電極１７Ｆと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＦが形成され、画素電極１７Ｅと保持容量配線Ｃｓ（ｎ＋１）との間に保持容量ｃｓＥが形成されるとともに、画素電極１７Ｆと保持容量配線Ｃｓ（ｎ＋１）との間に保持容量ｃｓＦが形成される。
また、画素１０４と行方向に隣接する画素１０８には、２つの画素電極１７Ｇ・１７Ｈが行方向に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２Ｇのドレイン電極が画素電極１７Ｇに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｈのドレイン電極が画素電極１７Ｈに接続され、かつトランジスタ１２Ｇのソース電極がデータ信号線ＳＸに接続され、トランジスタ１２Ｈのソース電極がデータ信号線ＳＹに接続されている。なお、画素電極１７Ｇと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＧが形成されるとともに、画素電極１７Ｈと共通電極（対向電極）ｃｏｍとの間に液晶容量ＣｌＨが形成され、画素電極１７Ｇと保持容量配線Ｃｓ（ｎ＋２）との間に保持容量ｃｓＧが形成されるとともに、画素電極１７Ｈと保持容量配線Ｃｓ（ｎ＋２）との間に保持容量ｃｓＨが形成される。
図３〜図５は、液晶パネル５ａの一部（図１の４画素行を含む７画素行）に中間調表示を行う場合の駆動方法を、１水平走査期間ごとに連続する３水平走査期間分（Ｈ１〜Ｈ３）示す模式図である。なお、図３はＨ１の２本選択期間および１本選択期間を示し、図４はＨ２の２本選択期間および１本選択期間を示し、図５はＨ３の２本選択期間および１本選択期間を示している。また、図２は液晶パネル５ａの一部に中間調表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）であり、図２のＳｘ・Ｓｙ・ＳＸ・ＳＹは、図３〜５のデータ信号線Ｓｘ・Ｓｙ・ＳＸ・ＳＹに供給されるデータ信号を示し、図２のＧｎ〜Ｇ（ｎ＋５）は、図３〜５の走査信号線Ｇｎ〜Ｇ（ｎ＋５）に供給される走査信号（アクティブＨｉｇｈ）を示し、図２の１７ａ〜１７ｆは、図１の画素電極１７ａ〜１７ｆの電位を示している。
図２〜５に示す駆動方法では、走査信号線を２本ずつ順次選択していき、一水平走査期間には、２本の走査信号線が同時選択される２本選択期間と、該２本選択期間に続き、該２本の走査信号線の一方が非選択とされる１本選択期間とが含まれる。また、中間調表示時には、２本選択期間に低階調データ信号が各データ信号線に供給され、１本選択期間に高階調データ信号が各データ信号線に供給される。また、１つの画素列に対応する２本のデータ信号線に、逆極性のデータ信号が供給される。また、それぞれが異なる画素列に対応する、互いに隣り合う２本のデータ信号線（例えばＳｙ・ＳＸ）には同極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一水平走査期間（１Ｈ）ごとに反転する。
例えば、連続する３つの水平走査期間Ｈ１〜Ｈ３において、Ｈ１の２本選択期間では、２本の走査信号線Ｇｎ・Ｇ（ｎ＋１）を選択する（アクティブとする）。これにより、図１・２・３に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｘに接続する画素電極１７ｃにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｙに接続する画素電極１７ｆにはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＸに接続する画素電極１７Ｃにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＹに接続する画素電極１７Ｆにはプラスの低階調データ信号が書き込まれる。
次いで、Ｈ１の１本選択期間では、走査信号線Ｇ（ｎ＋１）を非選択とし、走査信号線Ｇｎのみを選択するとする。これにより、図１・２・３に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスの高階調データ信号が書き込まれる。
以上から、画素電極１７ａ・１７ｃ・１７ｄ・１７ｆ・１７Ａ・１７Ｃ・１７Ｄ・１７Ｆそれぞれに対応する副画素は、明副画素（＋）・暗副画素（＋）・明副画素（−）・暗副画素（−）・明副画素（−）・暗副画素（−）・明副画素（＋）・暗副画素（＋）となる。
また、Ｈ２の２本選択期間では、２本の走査信号線Ｇ（ｎ＋２）・Ｇ（ｎ＋３）を選択する（アクティブとする）。これにより、図１・２・４に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｘに接続する画素電極１７ｇにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｙに接続する画素電極にはプラスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＸに接続する画素電極１７Ｇにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＹに接続する画素電極にはマイナスの低階調データ信号が書き込まれる。
次いで、Ｈ２の１本選択期間では、走査信号線Ｇ（ｎ＋３）を非選択とし、走査信号線Ｇ（ｎ＋２）のみを選択するとする。これにより、図１・２・４に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはプラスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｅ・１７ｇ・１７ｈ・１７Ｅ・１７Ｇ・１７Ｈそれぞれに対応する副画素は、明副画素（−）・暗副画素（−）・明副画素（＋）・明副画素（＋）・暗副画素（＋）・明副画素（−）となる。
また、Ｈ３の２本選択期間では、２本の走査信号線Ｇ（ｎ＋４）・Ｇ（ｎ＋５）を選択し、次いでＨ３の１本選択期間では、走査信号線Ｇ（ｎ＋５）を非選択とし、走査信号線Ｇ（ｎ＋４）のみを選択する。Ｈ３の状態については図５のとおりである。
液晶パネル５ａを備えた液晶表示装置は、個別書き込み型の画素分割方式であるため、視野角特性が良好であるとともに、容量結合型と比較して、電気的にフローティングとなる画素電極がなく、信頼性が高い、また、明・暗副画素の輝度を正確に制御することができるといったメリットがある。
そして、走査信号線を２本ずつ選択していき、偶数番目の走査信号線（Ｇｎ・Ｇ（ｎ＋２）・・・）に接続する明副画素には２本選択期間でプリチャージした後に１本選択期間でデータ信号を書き込むことができるため、通常駆動であれば、明副画素の充電時間を実質的に２倍に延ばすことができる。また、奇数番目の走査信号線（Ｇ（ｎ＋１）・Ｇ（ｎ＋３）・・・）に接続する暗副画素にデータ信号を書き込む２本選択期間が、１本選択期間よりも長く設定されているため、通常駆動であれば、暗副画素の充電時間も延ばすことができる。これにより、大型高精細の液晶表示装置や高速駆動（６０Ｈｚ以上の駆動）の液晶表示装置に好適となる。
さらに、中間調を表示する時には、行方向および列方向それぞれについて、明副画素と暗副画素とが交互に並び（明・暗副画素が市松配置され）、ライン状のムラが視認されにくくなるという効果もある。
加えて、画面に書き込まれたデータ信号の極性が、行方向および列方向それぞれについて２副画素単位で反転するため、画面のチラツキも抑制することができる。
図６は、図１に示す液晶パネル５ａの一部の構成例を示す平面図である。図６に示すように、液晶パネル５ａには、行方向に延伸する、走査信号線Ｇ（ｎ−１）・走査信号線Ｇｎ・走査信号線Ｇ（ｎ＋１）が走査方向に沿ってこの順に配されるとともに、列方向に延伸するデータ信号線Ｓｘ・Ｓｙ・ＳＸ・ＳＹがこの順に並べられ、平面的に視ると、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ並びにデータ信号線Ｓｘ・Ｓｙで画される領域に画素電極１７ａ・１７ｂが行方向に沿ってこの順に並べられるとともに、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ並びにデータ信号線ＳＸ・ＳＹで画される領域に画素電極１７Ａ・１７Ｂが行方向に沿ってこの順に並べられ、かつ走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）並びにデータ信号線Ｓｘ・Ｓｙで画される領域に画素電極１７ｃ・１７ｄが行方向に沿ってこの順に並べられるとともに、走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）並びにデータ信号線ＳＸ・ＳＹで画される領域に画素電極１７Ｃ・１７Ｄが行方向に沿ってこの順に並べられている。また、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ間に保持容量配線Ｃｓ（ｎ−１）が配されるとともに、走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）間に保持容量配線Ｃｓｎが配されている。
なお、走査信号線Ｇ（ｎ−１）はトランジスタ１２ｂ・１２Ｂのゲート電極として、走査信号線Ｇｎはトランジスタ１２ａ・１２Ａのゲート電極として、走査信号線Ｇ（ｎ＋１）はトランジスタ１２ｃ・１２Ｃのゲート電極として機能する。また、トランジスタ１２ａ・１２ｃのソース電極はデータ信号線Ｓｘに接続されるとともに、トランジスタ１２ｂ・１２ｄのソース電極はデータ信号線Ｓｙに接続され、トランジスタ１２Ａ・１２Ｃのソース電極はデータ信号線ＳＸに接続されるとともに、トランジスタ１２Ｂ・１２Ｄのソース電極はデータ信号線ＳＹに接続されている。
また、トランジスタ１２ａのドレイン電極がコンタクトホール１１ａを介して画素電極１７ａに接続され、トランジスタ１２ｂのドレイン電極がコンタクトホール１１ｂを介して画素電極１７ｂに接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７ａと画素電極１７ａとがコンタクトホール９１ａを介して接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７ｂと画素電極１７ｂとがコンタクトホール９１ｂを介して接続されている。同様に、トランジスタ１２Ａのドレイン電極がコンタクトホール１１Ａを介して画素電極１７Ａに接続され、トランジスタ１２Ｂのドレイン電極がコンタクトホール１１Ｂを介して画素電極１７Ｂに接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７Ａと画素電極１７Ａとがコンタクトホール９１Ａを介して接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７Ｂと画素電極１７Ｂとがコンタクトホール９１Ｂを介して接続されている。
ここでは、保持容量配線Ｃｓ（ｎ−１）および容量電極６７ａの重なり部分、保持容量配線Ｃｓ（ｎ−１）および容量電極６７ｂの重なり部分、保持容量配線Ｃｓ（ｎ−１）および容量電極６７Ａの重なり部分、および保持容量配線Ｃｓ（ｎ−１）および容量電極６７Ｂの重なり部分にそれぞれ、保持容量ｃｓａ・ｃｓｂ・ｃｓＡ・ｃｓＢ（図１参照）の大半が形成されている。
また、トランジスタ１２ｃのドレイン電極がコンタクトホール１１ｃを介して画素電極１７ｃに接続され、トランジスタ１２ｄのドレイン電極がコンタクトホール１１ｄを介して画素電極１７ｄに接続され、保持容量配線Ｃｓｎに重なる容量電極６７ｃと画素電極１７ｃとがコンタクトホール９１ｃを介して接続され、保持容量配線Ｃｓｎに重なる容量電極６７ｄと画素電極１７ｄとがコンタクトホール９１ｄを介して接続されている。同様に、トランジスタ１２Ｃのドレイン電極がコンタクトホール１１Ｃを介して画素電極１７Ｃに接続され、トランジスタ１２Ｄのドレイン電極がコンタクトホール１１Ｄを介して画素電極１７Ｄに接続され、保持容量配線Ｃｓｎに重なる容量電極６７Ｃと画素電極１７Ｃとがコンタクトホール９１Ｃを介して接続され、保持容量配線Ｃｓｎに重なる容量電極６７Ｄと画素電極１７Ｄとがコンタクトホール９１Ｄを介して接続されている。
ここでは、保持容量配線Ｃｓｎおよび容量電極６７ｃの重なり部分、保持容量配線Ｃｓｎおよび容量電極６７ｄの重なり部分、保持容量配線Ｃｓｎおよび容量電極６７Ｃの重なり部分、および保持容量配線Ｃｓｎおよび容量電極６７Ｄの重なり部分にそれぞれ、保持容量ｃｓｃ・ｃｓｄ・ｃｓＣ・ｃｓＤ（図１参照）の大半が形成されている。
なお、図６では、トランジスタ１２ａ・１２ｄ・１２Ａ・１２Ｄのチャネルサイズ（Ｗ／Ｌ）とトランジスタ１２ｂ・１２ｃ・１２Ｂ・１２Ｃのチャネルサイズ（Ｗ／Ｌ）とを等しくしているがこれに限定されない。充電時間を長くとれる明画素電極に接続するトランジスタ１２ａ・１２ｄ・１２Ａ・１２Ｄのチャネルサイズを、暗画素電極に接続するトランジスタ１２ｂ・１２ｃ・１２Ｂ・１２Ｃよりも小さくすることもできる。こうすれば、開口率を高めることができる。
図７は図６の矢視断面図である。同図に示すように、液晶パネル５ａは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。
アクティブマトリクス基板３では、ガラス基板３１上に走査信号線Ｇｎおよび保持容量配線Ｃｓ（ｎ−１）が形成され、これらを覆うようにゲート絶縁膜２２が形成されている。ゲート絶縁膜２２上には、半導体層（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極、およびドレイン電極（断面には含まれない）並びに容量電極６７ａが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。無機層間絶縁膜２５上には、これよりも厚い有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に画素電極１７ａが形成される。なお、図示しないが、アクティブマトリクス基板３の表面を覆うように配向膜が形成されている。ここで、コンタクトホール９１ａでは、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、これによって、画素電極１７ａと容量電極６７ａとが接続される。容量電極６７ａはゲート絶縁膜２２を介して保持容量配線Ｃｓ（ｎ−１）と重なっており、この重なり部分に保持容量ｃｓａ（図１参照）の大半が形成される。
一方、カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにカラーフィルタ基板３０の表面を覆うように配向膜が形成されている（図示せず）。
以下に、本液晶パネルの製造方法について説明する。液晶パネルの製造方法には、アクティブマトリクス基板製造工程と、カラーフィルタ基板製造工程と、両基板を貼り合わせて液晶を充填する組み立て工程とが含まれる。
まず、ガラス、プラスチックなどの基板上に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称し、これにはエッチング工程が含まれるものとする）によりパターニングを行い、フォトレジストを除去することにより、走査信号線（各トランジスタのゲート電極）および保持容量配線を形成する。
次いで、走査信号線が形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ３０００Å〜５０００Å程度）を成膜し、ゲート絶縁膜を形成する。
続いて、ゲート絶縁膜上（基板全体）に、ＣＶＤ法により真性アモルファスシリコン膜（厚さ１０００Å〜３０００Å）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４００Å〜７００Å）とを連続して成膜し、その後、ＰＥＰ技術によってパターニングを行い、フォトレジストを除去することにより、ゲート電極上に、真性アモルファスシリコン層とｎ＋アモルファスシリコン層とからなるシリコン積層体を島状に形成する。
続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングを行い、データ信号線、トランジスタのソース電極・ドレイン電極、および容量電極を形成する（メタル層の形成）。ここでは必要に応じてレジストを除去する。
さらに、上記メタル配線形成時のフォトレジスト、またはソース電極およびドレイン電極をマスクとして、シリコン積層体を構成するｎ＋アモルファスシリコン層をエッチング除去し、フォトレジストを除去することにより、トランジスタのチャネルを形成する。ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜およびポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、トランジスタ（ＴＦＴ）の特性を向上させることができる。
次いで、データ信号線などが形成された基板全体に層間絶縁膜を形成する。具体的には、ＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとの混合ガスを用い、基板全面を覆うように、厚さ約３０００ÅのＳｉＮｘからなる無機層間絶縁膜２５（パッシベーション膜）をＣＶＤにて形成する。その後、厚さ約３μｍのポジ型感光性アクリル樹脂からなる有機層間絶縁膜２６をスピンコートやダイコートにて形成する。
続いて、ＰＥＰ技術により有機層間絶縁膜２６にコンタクト用パターンを形成し、さらに、パターニングされた有機層間絶縁膜２６をマスクとし、ＣＦ４ガスとＯ２ガスとの混合ガスを用いて、無機層間絶縁膜２５をドライエッチングする。なお、有機層間絶縁膜２６は、例えば、ＳＯＧ（スピンオンガラス）材料からなる絶縁膜であってもよく、また、有機層間絶縁膜２６に、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていてもよい。
続いて、コンタクトホールが形成された層間絶縁膜上の基板全体に、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å〜２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングを行い、レジストを除去して各画素電極を形成する。
最後に、画素電極上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて一方向にラビング処理を行って、配向膜を形成する。以上のようにして、アクティブマトリクス基板製造される。
以下に、カラーフィルタ基板製造工程について説明する。
まず、ガラス、プラスチックなどの基板上（基板全体）に、クロム薄膜、または黒色顔料を含有する樹脂を成膜した後にＰＥＰ技術によってパターニングを行い、ブラックマトリクスを形成する。次いで、ブラックマトリクスの間隙に、顔料分散法などを用いて、赤、緑および青のカラーフィルタ層（厚さ２μｍ程度）をパターン形成する。
続いて、カラーフィルタ層上の基板全体に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å程度）を成膜し、共通電極（ｃｏｍ）を形成する。
最後に、共通電極上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて一方向にラビング処理を行って、配向膜を形成する。上記のようにして、カラーフィルタ基板を製造することができる。
以下に、組み立て工程について、説明する。
まず、アクティブマトリクス基板およびカラーフィルタ基板の一方に、スクリーン印刷により、熱硬化性エポキシ樹脂などからなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチックまたはシリカからなる球状のスペーサーを散布する。なお、スペーサーを散布する代わりに、ＰＥＰ技術によりＣＦ基板のＢＭ上あるいはアクティブマトリクス基板のメタル配線上にスペーサーを形成してもよい。
次いで、アクティブマトリクス基板とカラーフィルタ基板とを貼り合わせ、シール材料を硬化させる。
最後に、アクティブマトリクス基板およびカラーフィルタ基板並びにシール材料で囲まれる空間に、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射によって液晶材料を封止することで液晶層を形成する。以上のようにして、液晶パネルが製造される。
なお、ＭＶＡ（マルチドメインバーティカルアライメント）方式の液晶パネルでは、例えば、アクティブマトリクス基板の各画素電極に配向規制用のスリットが設けられるとともに、カラーフィルタ基板に配向規制用のリブ（線状突起）が設けられる。なお、リブの代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けることもできる。また、紫外線等の照射によって液晶の配向を決定する、光配向液晶を用いることもできる。この場合、リブやスリットの構造体を設けることなく高視野角化を実現でき、開口率を大幅に向上させることができる。
なお、図６・７の構成においては、互いに隣り合い、かつそれぞれが別々の画素列に対応して設けられた２本のデータ信号線の間隙（データ信号線と同層）あるいは間隙上（画素電極と同層）に、データ信号とは別の信号が供給される間在配線を設けてもよい。例えば、データ信号線Ｓｙ・ＳＸの間隙に間在配線を設ける。こうすれば、例えば、データ信号線ＳＸと画素電極１７ａのクロストーク、およびデータ信号線Ｓｙと画素電極１７Ａのクロストークを低減することができる。さらに、図６・７では各保持容量配線が走査信号線と同層に形成され、行方向に（図中横方向）延伸しているが、これに限定されない。各保持容量配線をデータ信号線と同層（メタル層）に形成し、列方向（図中縦方向）に延伸させてもよい。
例えば図３４では、列方向に延伸する保持容量配線Ｃｓｚが、画素電極１７ａ・１７ｂの間隙および画素電極１７ｃ・１７ｄの間隙と重なるようにメタル層に設けられ、保持容量配線Ｃｓｚと画素電極１７ａ・１７ｂ・１７ｃ・１７ｄそれぞれとの重なり部分に保持容量が形成され、また、列方向に延伸する保持容量配線ＣｓＺが、画素電極１７Ａ・１７Ｂの間隙および画素電極１７Ｃ・１７Ｄの間隙と重なるようにメタル層に設けられ、保持容量配線ＣｓＺと画素電極１７Ａ・１７Ｂ・１７Ｃ・１７Ｄそれぞれとの重なり部分に保持容量が形成されている。このような構成にすることで、画素電極間の液晶の配向乱れや光漏れを効率よく隠すことができる。そうすると、画素電極間に対応してカラーフィルタ基板側に設けられるブラックマトリクスを細くしたり、省いたりすることができるため、開口率を高めることができる。なお、図３４のような構成では、保持容量を確保するために、チャネル保護膜（層間絶縁膜）を無機絶縁膜のみで形成することもできる。
図２に示す液晶パネル５ａの駆動方法では２本選択期間に低階調データ信号が各データ信号線に供給され、１本選択期間に高階調データ信号が各データ信号線に供給されるが、これに限定されない。図８に示すように、２本選択期間に高階調データ信号を各データ信号線に供給し、１本選択期間に低階調データ信号を各データ信号線に供給してもよい。
この場合、図９に示すように、連続する３つの水平走査期間Ｈ１〜Ｈ３において、Ｈ１の２本選択期間では、２本の走査信号線Ｇｎ・Ｇ（ｎ＋１）を選択する（アクティブとする）。これにより、図１・８・９に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｘに接続する画素電極１７ｃにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｙに接続する画素電極１７ｆにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＸに接続する画素電極１７Ｃにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＹに接続する画素電極１７Ｆにはプラスの高階調データ信号が書き込まれる。
次いで、Ｈ１の１本選択期間では、走査信号線Ｇ（ｎ＋１）を非選択とし、走査信号線Ｇｎのみを選択するとする。これにより、図１・８・９に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスの低階調データ信号が書き込まれる。
以上から、画素電極１７ａ・１７ｃ・１７ｄ・１７ｆ・１７Ａ・１７Ｃ・１７Ｄ・１７Ｆそれぞれに対応する副画素は、暗副画素（＋）・明副画素（＋）・暗副画素（−）・明副画素（−）・暗副画素（−）・明副画素（−）・暗副画素（＋）・明副画素（＋）となる。
また、Ｈ２の２本選択期間では、２本の走査信号線Ｇ（ｎ＋２）・Ｇ（ｎ＋３）を選択する（アクティブとする）。これにより、図１・８・１０に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはマイナスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはプラスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｘに接続する画素電極１７ｇにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｙに接続する画素電極にはプラスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスのプリチャージ信号（高階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＸに接続する画素電極１７Ｇにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＹに接続する画素電極にはマイナスの高階調データ信号が書き込まれる。
次いで、Ｈ２の１本選択期間では、走査信号線Ｇ（ｎ＋３）を非選択とし、走査信号線Ｇ（ｎ＋２）のみを選択するとする。これにより、図１・８・１０に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはプラスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスの低階調データ信号が書き込まれる。
以上から、画素電極１７ｅ・１７ｇ・１７ｈ・１７Ｅ・１７Ｇ・１７Ｈそれぞれに対応する副画素は、暗副画素（−）・明副画素（−）・暗副画素（＋）・暗副画素（＋）・明副画素（＋）・暗副画素（−）となる。
また、Ｈ３の２本選択期間では、２本の走査信号線Ｇ（ｎ＋４）・Ｇ（ｎ＋５）を選択し、次いでＨ３の１本選択期間では、走査信号線Ｇ（ｎ＋５）を非選択とし、走査信号線Ｇ（ｎ＋４）のみを選択する。Ｈ３の状態については図１１のとおりである。
図８の駆動方法では、走査信号線を２本ずつ選択していき、偶数番目の走査信号線（Ｇｎ・Ｇ（ｎ＋２）・・・）に接続する暗副画素には２本選択期間でプリチャージした後に１本選択期間でデータ信号を書き込むことができるため、通常駆動であれば、暗副画素の充電時間を実質的に２倍に延ばすことができる。また、奇数番目の走査信号線（Ｇ（ｎ＋１）・Ｇ（ｎ＋３）・・・）に接続する明副画素にデータ信号を書き込む２本選択期間が、１本選択期間よりも長く設定されているため、通常駆動であれば、明副画素の充電時間も延ばすことができる。これにより、大型高精細の液晶表示装置や高速駆動（６０Ｈｚ以上の駆動）の液晶表示装置に好適となる。図８の駆動方法は、特に図１２に示すような、偶数番目の走査信号線（Ｇｎ・Ｇ（ｎ＋２）・・・）に接続する画素電極１７ａ・１７ｄ・１７Ａ・１７Ｄ（暗画素電極）が、奇数番目の走査信号線（Ｇ（ｎ＋１）・Ｇ（ｎ＋３）・・・）に接続する画素電極１７ｂ・１７ｃ・１７Ｂ・１７Ｃ（明画素電極）よりも面積が大きい場合に好適である。これは、面積の大きな（充電し難い）暗画素電極の充電時間を２倍（通常駆動時）延ばせ、また、高階調データ信号でプリチャージした後に低階調データ信号を書き込むことによるオーバーシュート効果も期待できるからである。なお、暗画素電極の面積は、明画素電極の面積を１として、１〜４が好ましい。
図２に示す液晶パネル５ａの駆動方法では、それぞれが異なる画素列に対応する、互いに隣り合う２本のデータ信号線（例えばＳｙ・ＳＸ）に同極性のデータ信号が供給され、各データ信号線に供給されるデータ信号の極性が一水平走査期間（１Ｈ）ごとに反転するが、これに限定されない。図１３に示すように、それぞれが異なる画素列に対応する、互いに隣り合う２本のデータ信号線（例えばＳｙ・ＳＸ）に逆極性のデータ信号を供給し、各データ信号線に供給されるデータ信号の極性を一垂直走査期間（１フレーム期間）ごとに反転させてもよい。なお、１つの画素列に対応する２本のデータ信号線には逆極性のデータ信号を供給する。
例えば、連続する３つの水平走査期間ｈ１〜ｈ３において、ｈ１の２本選択期間では、２本の走査信号線Ｇｎ・Ｇ（ｎ＋１）を選択する（図１３・１４参照）。これにより、図１・１３・１４に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｘに接続する画素電極１７ｃにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｙに接続する画素電極１７ｆにはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＸに接続する画素電極１７Ｃにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＹに接続する画素電極１７Ｆにはプラスの低階調データ信号が書き込まれる。
次いで、ｈ１の１本選択期間では、走査信号線Ｇ（ｎ＋１）を非選択とし、走査信号線Ｇｎのみを選択するとする。これにより、図１・１３・１４に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ａにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｄにはプラスの高階調データ信号が書き込まれる。
以上から、画素電極１７ａ・１７ｃ・１７ｄ・１７ｆ・１７Ａ・１７Ｃ・１７Ｄ・１７Ｆそれぞれに対応する副画素は、明副画素（＋）・暗副画素（＋）・明副画素（−）・暗副画素（−）・明副画素（−）・暗副画素（−）・明副画素（＋）・暗副画素（＋）となる。
また、ｈ２の２本選択期間では、２本の走査信号線Ｇ（ｎ＋２）・Ｇ（ｎ＋３）を選択する（図１３・１５参照）。これにより、図１・１３・１５に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｘに接続する画素電極１７ｇにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｙに接続する画素電極にはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＸに接続する画素電極１７Ｇにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＹに接続する画素電極にはマイナスの低階調データ信号が書き込まれる。
次いで、ｈ２の１本選択期間では、走査信号線Ｇ（ｎ＋３）を非選択とし、走査信号線Ｇ（ｎ＋２）のみを選択するとする。これにより、図１・１３・１５に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｅにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｈにはマイナスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｅ・１７ｇ・１７ｈ・１７Ｅ・１７Ｇ・１７Ｈそれぞれに対応する副画素は、明副画素（＋）・暗副画素（＋）・明副画素（−）・明副画素（＋）・暗副画素（＋）・明副画素（−）となる。
また、ｈ３の２本選択期間では、２本の走査信号線Ｇ（ｎ＋４）・Ｇ（ｎ＋５）を選択し、次いでｈ３の１本選択期間では、走査信号線Ｇ（ｎ＋５）を非選択とし、走査信号線Ｇ（ｎ＋４）のみを選択する。ｈ３の状態については図１６のとおりである。
図１３〜図１６に示す駆動方法では、同一データ信号線に供給されるデータ信号の極性が１垂直走査期間中変わらないため、データ信号の極性が１水平走査期間で反転するような場合と比較してソースドライバの消費電力を抑えることができる。加えて、中間調を表示する時には、行方向および列方向それぞれについて、明副画素と暗副画素とが交互に並び（明・暗副画素が市松配置され）、ライン状のムラが視認されにくくなるという効果もある。
〔実施の形態２〕
図１７は本液晶パネル５ｂの一部を示す等価回路図である。液晶パネル５ｂでは、各画素に、２つの画素電極が列方向に沿って並べられ、同一の画素列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が隣接している。これ以外は図１と同様である。
例えば、画素１０１には、２つの画素電極１７ａ・１７ｂが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２ａのドレイン電極が画素電極１７ａに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２ｂのドレイン電極が画素電極１７ｂに接続され、かつトランジスタ１２ａのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｂのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０１と列方向に隣接する画素１０２には、２つの画素電極１７ｃ・１７ｄが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ｃのドレイン電極が画素電極１７ｃに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｄのドレイン電極が画素電極１７ｄに接続され、かつトランジスタ１２ｃのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｄのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０２と列方向に隣接する画素１０３には、２つの画素電極１７ｅ・１７ｆが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｅのドレイン電極が画素電極１７ｅに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｆのドレイン電極が画素電極１７ｆに接続され、かつトランジスタ１２ｅのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｆのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０３と列方向に隣接する画素１０４には、２つの画素電極１７ｇ・１７ｈが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｇのドレイン電極が画素電極１７ｇに接続されるとともに、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２ｈのドレイン電極が画素電極１７ｈに接続され、かつトランジスタ１２ｇのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｈのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０１と行方向に隣接する画素１０５には、２つの画素電極１７Ａ・１７Ｂが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２Ａのドレイン電極が画素電極１７Ａに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２Ｂのドレイン電極が画素電極１７Ｂに接続され、かつトランジスタ１２Ａのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｂのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０２と行方向に隣接する画素１０６には、２つの画素電極１７Ｃ・１７Ｄが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２Ｃのドレイン電極が画素電極１７Ｃに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｄのドレイン電極が画素電極１７Ｄに接続され、かつトランジスタ１２Ｃのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｄのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０３と行方向に隣接する画素１０７には、２つの画素電極１７Ｅ・１７Ｆが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｅのドレイン電極が画素電極１７Ｅに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｆのドレイン電極が画素電極１７Ｆに接続され、かつトランジスタ１２Ｅのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｆのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０４と行方向に隣接する画素１０８には、２つの画素電極１７Ｇ・１７Ｈが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｇのドレイン電極が画素電極１７Ｇに接続されるとともに、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２Ｈのドレイン電極が画素電極１７Ｈに接続され、かつトランジスタ１２Ｇのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｈのソース電極がデータ信号線ＳＸに接続されている。
図１９〜図２１は、液晶パネル５ｂの一部（図１７の４画素行を含む７画素行）に中間調表示を行う場合の駆動方法を、１水平走査期間ごとに連続する３水平走査期間分（Ｈ１〜Ｈ３）示す模式図である。また、図１８は液晶パネル５ｂの一部に中間調表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）である。
図１８〜２１に示す駆動方法では、走査信号線を２本ずつ順次選択していき、一水平走査期間には、２本の走査信号線が同時選択される２本選択期間と、該２本選択期間に続き、該２本の走査信号線の一方が非選択とされる１本選択期間とが含まれる。また、中間調表示時には、２本選択期間に低階調データ信号が各データ信号線に供給され、１本選択期間に高階調データ信号が各データ信号線に供給される。また、１つの画素列に対応する２本のデータ信号線に、逆極性のデータ信号が供給される。また、それぞれが異なる画素列に対応する、互いに隣り合う２本のデータ信号線（例えばＳｙ・ＳＸ）には同極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一垂直走査期間（１フレーム）ごとに反転する。
例えば、連続する３つの水平走査期間Ｈ１〜Ｈ３において、Ｈ１の２本選択期間では、２本の走査信号線Ｇｎ・Ｇ（ｎ＋１）を選択する（図１８・１９参照）。これにより、図１７・１８・１９に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ｂにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｃにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｘに接続する画素電極１７ｄにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｙに接続する画素電極１７ｅにはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ｂにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｃにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＸに接続する画素電極１７Ｄにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＹに接続する画素電極１７Ｅにはプラスの低階調データ信号が書き込まれる。
次いで、Ｈ１の１本選択期間では、走査信号線Ｇ（ｎ＋１）を非選択とし、走査信号線Ｇｎのみを選択するとする。これにより、図１７・１８・１９に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ｂにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｃにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ｂにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｃにはプラスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｂ・１７ｃ・１７ｄ・１７ｅ・１７Ｂ・１７Ｃ・１７Ｄ・１７Ｅそれぞれに対応する副画素は、明副画素（＋）・明副画素（−）・暗副画素（＋）・暗副画素（−）・明副画素（−）・明副画素（＋）・暗副画素（−）・暗副画素（＋）となる。
また、Ｈ２の２本選択期間では、２本の走査信号線Ｇ（ｎ＋２）・Ｇ（ｎ＋３）を選択する（図１８・２０参照）。これにより、図１７・１８・２０に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｆにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｇにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｘに接続する画素電極１７ｈにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｙに接続する画素電極にはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｆにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｇにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＸに接続する画素電極１７Ｈにはマイナスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＹに接続する画素電極にはプラスの低階調データ信号が書き込まれる。
次いで、Ｈ２の１本選択期間では、走査信号線Ｇ（ｎ＋３）を非選択とし、走査信号線Ｇ（ｎ＋２）のみを選択するとする。これにより、図１７・１８・２０に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｆにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｇにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｆにはマイナスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｇにはプラスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｆ・１７ｇ・１７ｈ・１７Ｆ・１７Ｇ・１７Ｈそれぞれに対応する副画素は、明副画素（＋）・明副画素（−）・暗副画素（＋）・明副画素（−）・明副画素（＋）・暗副画素（−）となる。
また、Ｈ３の２本選択期間では、２本の走査信号線Ｇ（ｎ＋４）・Ｇ（ｎ＋５）を選択し、次いでＨ３の１本選択期間では、走査信号線Ｇ（ｎ＋５）を非選択とし、走査信号線Ｇ（ｎ＋４）のみを選択する。Ｈ３の状態については図２１のとおりである。
液晶パネル５ｂを備えた液晶表示装置は、個別書き込み型の画素分割方式であるため、視野角特性が良好であるとともに、容量結合型と比較して、電気的にフローティングとなる画素電極がなく、信頼性が高い、また、明・暗副画素の輝度を正確に制御することができるといったメリットがある。
そして、走査信号線を２本ずつ選択していき、偶数番目の走査信号線（Ｇｎ・Ｇ（ｎ＋２）・・・）に接続する明副画素には２本選択期間でプリチャージした後に１本選択期間でデータ信号を書き込むことができるため、通常駆動であれば、明副画素の充電時間を実質的に２倍に延ばすことができる。また、奇数番目の走査信号線（Ｇ（ｎ＋１）・Ｇ（ｎ＋３）・・・）に接続する暗副画素にデータ信号を書き込む２本選択期間が、１本選択期間よりも長く設定されているため、通常駆動であれば、暗副画素の充電時間も延ばすことができる。これにより、大型高精細の液晶表示装置や高速駆動（６０Ｈｚ以上の駆動）の液晶表示装置に好適となる。
加えて、画面に書き込まれたデータ信号の極性が、行方向および列方向それぞれについて１副画素単位で反転するため、画面のチラツキも抑制することができる。
図２２は、図１７に示す液晶パネル５ｂの一部の構成例を示す平面図である。図２２に示すように、液晶パネル５ｂには、平面的に視て、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ並びにデータ信号線Ｓｘ・Ｓｙで画される領域に画素電極１７ａ・１７ｂが列方向（走査方向）に沿ってこの順に並べられるとともに、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ並びにデータ信号線ＳＸ・ＳＹで画される領域に画素電極１７Ａ・１７Ｂが列方向（走査方向）に沿ってこの順に並べられ、かつ走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）並びにデータ信号線Ｓｘ・Ｓｙで画される領域に画素電極１７ｃ・１７ｄが列方向（走査方向）に沿ってこの順に並べられるとともに、走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）並びにデータ信号線ＳＸ・ＳＹで画される領域に画素電極１７Ｃ・１７Ｄが列方向（走査方向）に沿ってこの順に並べられている。また、走査信号線Ｇ（ｎ−１）および走査信号線Ｇｎ間に保持容量配線Ｃｓ（ｎ−１）が配されるとともに、走査信号線Ｇｎおよび走査信号線Ｇ（ｎ＋１）間に保持容量配線Ｃｓｎが配されている。
なお、走査信号線Ｇ（ｎ−１）はトランジスタ１２ｂ・１２Ｂのゲート電極として、走査信号線Ｇｎはトランジスタ１２ａ・１２Ａのゲート電極として、走査信号線Ｇ（ｎ＋１）はトランジスタ１２ｃ・１２Ｃのゲート電極として機能する。また、トランジスタ１２ａ・１２ｃのソース電極はデータ信号線Ｓｘに接続されるとともに、トランジスタ１２ｂ・１２ｄのソース電極はデータ信号線Ｓｙに接続され、トランジスタ１２Ａ・１２Ｃのソース電極はデータ信号線ＳＸに接続されるとともに、トランジスタ１２Ｂ・１２Ｄのソース電極はデータ信号線ＳＹに接続されている。
また、トランジスタ１２ａのドレイン電極がコンタクトホール１１ａを介して画素電極１７ａに接続され、トランジスタ１２ｂのドレイン電極がコンタクトホール１１ｂを介して画素電極１７ｂに接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７ａと画素電極１７ａとがコンタクトホール９１ａを介して接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７ｂと画素電極１７ｂとがコンタクトホール９１ｂを介して接続されている。同様に、トランジスタ１２Ａのドレイン電極がコンタクトホール１１Ａを介して画素電極１７Ａに接続され、トランジスタ１２Ｂのドレイン電極がコンタクトホール１１Ｂを介して画素電極１７Ｂに接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７Ａと画素電極１７Ａとがコンタクトホール９１Ａを介して接続され、保持容量配線Ｃｓ（ｎ−１）に重なる容量電極６７Ｂと画素電極１７Ｂとがコンタクトホール９１Ｂを介して接続されている。
また、トランジスタ１２ｃのドレイン電極がコンタクトホール１１ｃを介して画素電極１７ｃに接続され、トランジスタ１２ｄのドレイン電極がコンタクトホール１１ｄを介して画素電極１７ｄに接続され、保持容量配線Ｃｓｎに重なる容量電極６７ｃと画素電極１７ｃとがコンタクトホール９１ｃを介して接続され、保持容量配線Ｃｓｎに重なる容量電極６７ｄと画素電極１７ｄとがコンタクトホール９１ｄを介して接続されている。同様に、トランジスタ１２Ｃのドレイン電極がコンタクトホール１１Ｃを介して画素電極１７Ｃに接続され、トランジスタ１２Ｄのドレイン電極がコンタクトホール１１Ｄを介して画素電極１７Ｄに接続され、保持容量配線Ｃｓｎに重なる容量電極６７Ｃと画素電極１７Ｃとがコンタクトホール９１Ｃを介して接続され、保持容量配線Ｃｓｎに重なる容量電極６７Ｄと画素電極１７Ｄとがコンタクトホール９１Ｄを介して接続されている。
図１７の液晶パネル５ｂを図２３のように変形することもできる。図２３の液晶パネル５ｃでは、同一の画素領域列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、別の１つの画素電極を挟むように配されている。さらに、同一の画素領域行に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されている。
例えば、画素１０１には、２つの画素電極１７ａ・１７ｂが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２ａのドレイン電極が画素電極１７ａに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２ｂのドレイン電極が画素電極１７ｂに接続され、かつトランジスタ１２ａのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｂのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０１と列方向に隣接する画素１０２には、２つの画素電極１７ｃ・１７ｄが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２ｃのドレイン電極が画素電極１７ｄに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｄのドレイン電極が画素電極１７ｃに接続され、かつトランジスタ１２ｃのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｄのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０２と列方向に隣接する画素１０３には、２つの画素電極１７ｅ・１７ｆが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２ｅのドレイン電極が画素電極１７ｅに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｆのドレイン電極が画素電極１７ｆに接続され、かつトランジスタ１２ｅのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｆのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０３と列方向に隣接する画素１０４には、２つの画素電極１７ｇ・１７ｈが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２ｇのドレイン電極が画素電極１７ｈに接続されるとともに、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２ｈのドレイン電極が画素電極１７ｇに接続され、かつトランジスタ１２ｇのソース電極がデータ信号線Ｓｙに接続され、トランジスタ１２ｈのソース電極がデータ信号線Ｓｘに接続されている。
また、画素１０１と行方向に隣接する画素１０５には、２つの画素電極１７Ａ・１７Ｂが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ−１）に接続するトランジスタ１２Ａのドレイン電極が画素電極１７Ｂに接続されるとともに、走査信号線Ｇｎに接続するトランジスタ１２Ｂのドレイン電極が画素電極１７Ａに接続され、かつトランジスタ１２Ａのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｂのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０２と行方向に隣接する画素１０６には、２つの画素電極１７Ｃ・１７Ｄが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇｎに接続するトランジスタ１２Ｃのドレイン電極が画素電極１７Ｃに接続されるとともに、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｄのドレイン電極が画素電極１７Ｄに接続され、かつトランジスタ１２Ｃのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｄのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０３と行方向に隣接する画素１０７には、２つの画素電極１７Ｅ・１７Ｆが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋１）に接続するトランジスタ１２Ｅのドレイン電極が画素電極１７Ｆに接続されるとともに、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｆのドレイン電極が画素電極１７Ｅに接続され、かつトランジスタ１２Ｅのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｆのソース電極がデータ信号線ＳＸに接続されている。
また、画素１０４と行方向に隣接する画素１０８には、２つの画素電極１７Ｇ・１７Ｈが列方向（走査方向）に沿ってこの順に並べられ、走査信号線Ｇ（ｎ＋２）に接続するトランジスタ１２Ｇのドレイン電極が画素電極１７Ｇに接続されるとともに、走査信号線Ｇ（ｎ＋３）に接続するトランジスタ１２Ｈのドレイン電極が画素電極１７Ｈに接続され、かつトランジスタ１２Ｇのソース電極がデータ信号線ＳＹに接続され、トランジスタ１２Ｈのソース電極がデータ信号線ＳＸに接続されている。
図２５〜図２７は、液晶パネル５ｃの一部（図２３の４画素行を含む７画素行）に中間調表示を行う場合の駆動方法を、１水平走査期間ごとに連続する３水平走査期間分（Ｈ１〜Ｈ３）示す模式図である。また、図２４は液晶パネル５ｃの一部に中間調表示を行う場合の駆動方法を示すタイミングチャート（２フレーム分）である。
図２４〜２７に示す駆動方法では、走査信号線を２本ずつ順次選択していき、一水平走査期間には、２本の走査信号線が同時選択される２本選択期間と、該２本選択期間に続き、該２本の走査信号線の一方が非選択とされる１本選択期間とが含まれる。また、中間調表示時には、２本選択期間に低階調データ信号が各データ信号線に供給され、１本選択期間に高階調データ信号が各データ信号線に供給される。また、１つの画素列に対応する２本のデータ信号線に、逆極性のデータ信号が供給される。また、それぞれが異なる画素列に対応する、互いに隣り合う２本のデータ信号線（例えばＳｙ・ＳＸ）には逆極性のデータ信号を供給する。なお、各データ信号線に供給されるデータ信号の極性は一垂直走査期間（１フレーム）ごとに反転する。
例えば、連続する３つの水平走査期間Ｈ１〜Ｈ３において、Ｈ１の２本選択期間では、２本の走査信号線Ｇｎ・Ｇ（ｎ＋１）を選択する（図２４・２５参照）。これにより、図２３・２４・２５に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ｂにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｘに接続する画素電極１７ｃにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線Ｓｙに接続する画素電極１７ｅにはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｃにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＸに接続する画素電極１７Ｄにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋１）およびデータ信号線ＳＹに接続する画素電極１７Ｆにはマイナスの低階調データ信号が書き込まれる。
次いで、Ｈ１の１本選択期間では、走査信号線Ｇ（ｎ＋１）を非選択とし、走査信号線Ｇｎのみを選択するとする。これにより、図２３・２４・２５に示すように、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｘに接続する画素電極１７ｂにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線Ｓｙに接続する画素電極１７ｄにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＸに接続する画素電極１７Ａにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇｎおよびデータ信号線ＳＹに接続する画素電極１７Ｃにはマイナスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｂ・１７ｃ・１７ｄ・１７ｅ・１７Ａ・１７Ｃ・１７Ｄ・１７Ｆそれぞれに対応する副画素は、明副画素（＋）・暗副画素（＋）・明副画素（−）・暗副画素（−）・明副画素（＋）・明副画素（−）・暗副画素（＋）・暗副画素（−）となる。
また、Ｈ２の２本選択期間では、２本の走査信号線Ｇ（ｎ＋２）・Ｇ（ｎ＋３）を選択する（図２４・２６参照）。これにより、図２３・２４・２６に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｆにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｘに接続する画素電極１７ｇにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線Ｓｙに接続する画素電極にはマイナスの低階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｇにはマイナスのプリチャージ信号（低階調）が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＸに接続する画素電極１７Ｈにはプラスの低階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋３）およびデータ信号線ＳＹに接続する画素電極にはプラスの低階調データ信号が書き込まれる。
次いで、Ｈ２の１本選択期間では、走査信号線Ｇ（ｎ＋３）を非選択とし、走査信号線Ｇ（ｎ＋２）のみを選択するとする。これにより、図２３・２４・２６に示すように、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｘに接続する画素電極１７ｆにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線Ｓｙに接続する画素電極１７ｈにはマイナスの高階調データ信号が書き込まれる。また、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＸに接続する画素電極１７Ｅにはプラスの高階調データ信号が書き込まれ、トランジスタを介して走査信号線Ｇ（ｎ＋２）およびデータ信号線ＳＹに接続する画素電極１７Ｇにはマイナスの高階調データ信号が書き込まれる。
以上から、画素電極１７ｆ・１７ｇ・１７ｈ・１７Ｅ・１７Ｇ・１７Ｈそれぞれに対応する副画素は、明副画素（＋）・暗副画素（＋）・明副画素（−）・明副画素（＋）・明副画素（−）・暗副画素（＋）となる。
また、Ｈ３の２本選択期間では、２本の走査信号線Ｇ（ｎ＋４）・Ｇ（ｎ＋５）を選択し、次いでＨ３の１本選択期間では、走査信号線Ｇ（ｎ＋５）を非選択とし、走査信号線Ｇ（ｎ＋４）のみを選択する。Ｈ３の状態については図２７のとおりである。
液晶パネル５ｃでは、中間調を表示する時には、行方向および列方向それぞれについて、明副画素と暗副画素とが交互に並び（明・暗副画素が市松配置され）、ライン状のムラが視認されにくくなるという効果がある。
さらに、同一データ信号線に供給されるデータ信号の極性が１垂直走査期間中変わらないため、データ信号の極性が１水平走査期間で反転するような場合と比較してソースドライバの消費電力を抑えることができる。
加えて、画面に書き込まれたデータ信号の極性が、行方向および列方向それぞれについて２副画素単位で反転するため、画面のチラツキも抑制することができる。
図２８は本液晶表示装置のゲートドライバの構成を示す回路図であり、図３５は本ゲートドライバの駆動方法を示すタイミングチャートである。図２８に示されるように、ゲートドライバＧＤはシフトレジスタ４５、列方向に並ぶ複数のＡＮＤ回路（６６ｘ〜６６ｚ）、および出力回路４６を備える。シフトレジスタ４５には、ゲートスターとパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。各ＡＮＤ回路（６６ｘ〜６６ｚ）には、各水平走査期間の１本選択期間に「Ｈ」となるＧＯＥ信号（図３５参照）の反転信号が入力される。そして、シフトレジスタ４５の各段の出力は２系統に分かれ、その一方が出力回路４６を経て走査信号となり、他方が１つのＡＮＤ回路に入力され、このＡＮＤ回路の出力が出力回路４６を経て走査信号となる。
例えば、シフトレジスタ４５のある段からの出力が２系統（Ｑ０・Ｑ１）に分かれており、Ｑ０が出力回路４６を経て走査信号線Ｇｎに供給される走査信号となり、Ｑ１がＡＮＤ回路６６ｘに入力され、ＡＮＤ回路６６ｘの出力が出力回路４６を経て走査信号線Ｇ（ｎ＋１）に供給される走査信号となる。また、シフトレジスタ４５の他の段からの出力が２系統（Ｑ２・Ｑ３）に分かれており、Ｑ２が出力回路４６を経て走査信号線Ｇ（ｎ＋２）に供給される走査信号となり、Ｑ３がＡＮＤ回路６６ｙに入力され、ＡＮＤ回路６６ｙの出力が出力回路４６を経て走査信号線Ｇ（ｎ＋３）に供給される走査信号となる。
図２８・図３５に示すように、本ゲートドライバでは、同時選択する２本の走査信号線それぞれに供給する走査信号を、１つのシフトレジスタの同一段からの出力を用いて生成することができ、ゲートドライバ構成を簡略化することができるというメリットがある。
本実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、液晶パネル（５ａ〜５ｆ）の両面に、２枚の偏光板Ａ・Ｂを、偏光板Ａの偏光軸と偏光板Ｂの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図２９（ａ）に示すように、ドライバ（ゲートドライバ２０２、ソースドライバ２０１）を接続する。ここでは、一例として、ドライバをＴＣＰ（ＴａｐｅＣａｒｅｅｒＰａｃｋａｇｅ）方式による接続について説明する。まず、液晶パネルの端子部にＡＣＦ（ＡｎｉｓｏｔｏｒｏｐｉＣｏｎｄｕｋｔｉｖｅＦｉｌｍ）を仮圧着する。ついで、ドライバが乗せられたＴＣＰをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバＴＣＰ同士を連結するための回路基板２０３（ＰＷＢ：Ｐｒｉｎｔｅｄ ｗｉｒｉｎｇ ｂｏａｒｄ）とＴＣＰの入力端子とをＡＣＦで接続する。これにより、液晶表示ユニット２００が完成する。その後、図２９（ｂ）に示すように、液晶表示ユニットの各ドライバ（２０１・２０２）に、回路基板２０３を介して表示制御回路２０９を接続し、照明装置（バックライトユニット）２０４と一体化することで、液晶表示装置２１０となる。
本願でいう「電位の極性」とは、基準となる電位以上（プラス）あるいは基準となる電位以下（マイナス）を意味する。ここで、基準となる電位は、共通電極（対向電極）の電位であるＶｃｏｍ（コモン電位）であってもその他任意の電位であってもよい。
図３０は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部（液晶パネル）と、ソースドライバ（ＳＤ）と、ゲートドライバ（ＧＤ）と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。
表示制御回路は、外部の信号源（例えばチューナー）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。また、表示制御回路は、受け取ったこれらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、チャージシェア信号ｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成し、これらを出力する。
より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきチャージシェア信号ｓｈ、ならびにゲートドライバ出力制御信号ＧＯＥを生成する。
上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号ＤＡ、チャージシェア信号ｓｈ、信号電位（データ信号電位）の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰ、およびデータクロック信号ＳＣＫは、ソースドライバに入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバに入力される。
ソースドライバは、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、チャージシェア信号ｓｈ、データスタートパルス信号ＳＳＰ、および極性反転信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各走査信号線における画素値に相当するアナログ電位（信号電位）を１水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線（例えば、Ｓｘ・Ｓｙ）に出力する。
ゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、ゲートオンパルス信号を生成し、これらを走査信号線に出力し、これによって走査信号線を２本ずつ順次選択していく。
次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図３１は、テレビジョン受信機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。
上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。
液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号＝信号電位、走査信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。
液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図３２に示すように、液晶表示装置８００にチューナー部９０が接続され、これによって本テレビジョン受像機６０１が構成される。このチューナー部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が該液晶表示装置８００によって表示される。
図３３は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機６０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
以上のように、本アクティブマトリクス基板は、複数のデータ信号線と複数の走査信号線とを備え、各画素領域に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素領域列に対応して２本のデータ信号線が設けられ、上記画素領域列に含まれる画素領域の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素領域の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、上記画素領域列の隣接する２つの画素領域について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続されていることを特徴とする。
本アクティブマトリクス基板を備えた液晶表示装置では、走査信号線を２本ずつ選択しながら、１画素領域に設けられた複数の画素電極に個別書き込みを行うことができ、個別書き込み型の液晶表示装置の画素充電時間を延ばすことができる。
本液晶表示装置では、各画素領域には、２つの画素電極が行方向に沿って並べられている構成とすることもできる。
本アクティブマトリクス基板では、同一の画素領域列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されている構成とすることもできる。
本アクティブマトリクス基板では、各画素領域には、２つの画素電極が列方向に沿って並べられている構成とすることもできる。
本アクティブマトリクス基板では、同一の画素領域列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、別の１つの画素電極を挟むように配されている構成とすることもできる。
本アクティブマトリクス基板では、同一の画素領域行に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されている構成とすることもできる。
本液晶パネルは上記アクティブマトリクス基板を備えることを特徴とする。
本液晶表示装置は、上記アクティブマトリクス基板を備えることを特徴とする。
本液晶表示装置では、走査信号線を２本ずつ順次選択していく構成とすることができる。
本液晶表示装置では、一水平走査期間には、走査信号線が２本同時選択される２本選択期間と、該２本選択期間に続き、走査信号線が１本のみ選択される１本選択期間とが含まれる構成とすることもできる。
本液晶表示装置では、中間調表示時には、２本選択期間に相対的に低階調のデータ信号が各データ信号線に供給され、１本選択期間に相対的に高階調のデータ信号が各データ信号線に供給される構成とすることもできる。
本液晶表示装置では、中間調表示時には、２本選択期間に相対的に高階調のデータ信号が各データ信号線に供給され、１本選択期間に相対的に低階調のデータ信号が各データ信号線に供給される構成とすることもできる。
本液晶表示装置では、１本選択期間に選択される走査信号線にトランジスタを介して接続される画素電極は、１本選択期間に選択されない走査信号線にトランジスタを介して接続される画素電極よりも面積が大きい構成とすることもできる。
本液晶表示装置では、１つの画素領域列に対応する２本のデータ信号線に、逆極性のデータ信号が供給される構成とすることもできる。
本液晶表示装置では、各データ信号線には、一水平走査期間ごとに極性が反転するデータ信号が供給される構成とすることもできる。
本液晶表示装置では、各データ信号線には、一垂直走査期間ごとに極性が反転するデータ信号が供給される構成とすることもできる。
本液晶表示装置では、それぞれが異なる画素領域列に対応し、互いに隣り合うデータ信号線に、逆極性のデータ信号が供給される構成とすることもできる。
本液晶表示装置では、それぞれが異なる画素領域列に対応し、互いに隣り合うデータ信号線に、同極性のデータ信号が供給される構成とすることもできる。
本液晶表示装置では、シフトレジスタを含む走査信号線駆動回路を備え、同時選択される各走査信号線に供給される走査信号が、上記シフトレジスタの同一段の出力を用いて生成されている構成とすることもできる。
本液晶表示ユニットは、上記液晶パネルとドライバとを備えることを特徴とする。また、本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。
本液晶パネルの駆動方法は、複数のデータ信号線と複数の走査信号線とを備え、各画素領域に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素領域列に対応して２本のデータ信号線が設けられ、上記画素領域列に含まれる画素領域の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素領域の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、上記画素領域列の隣接する２つの画素領域について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続されている液晶パネルに対して、走査信号線を２本ずつ順次選択していくことを特徴とする。
本発明のアクティブマトリクス基板や液晶パネルは、例えば液晶テレビに好適である。
５ａ〜５ｃ 液晶パネル
１２ａ〜１２ｈ・１２Ａ〜１２Ｈ トランジスタ
１７ａ〜１７ｈ・１７Ａ〜１７Ｈ 画素電極
Ｓｘ・Ｓｙ・ＳＸ・ＳＹ データ信号線
Ｇｎ〜Ｇ（ｎ＋６） 走査信号線
Ｃｓｎ〜Ｃｓ（ｎ＋２） 保持容量配線
２２ ゲート絶縁膜
２４ 半導体層
２５ 無機層間絶縁膜
２６ 有機層間絶縁膜
８４ 液晶表示ユニット
１０１〜１０８ 画素
６０１ テレビジョン受像機
８００ 液晶表示装置

Claims (20)

  1. 複数のデータ信号線と複数の走査信号線とを備え、
    各画素領域に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素領域列に対応して２本のデータ信号線が設けられ、
    上記画素領域列に含まれる画素領域の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素領域の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、
    上記画素領域列の隣接する２つの画素領域について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続され、
    各画素領域には、２つの画素電極が行方向に沿って並べられ、
    同一の画素領域列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されていることを特徴とするアクティブマトリクス基板。
  2. 複数のデータ信号線と複数の走査信号線とを備え、
    各画素領域に複数の画素電極が設けられ、各データ信号線の延伸方向を列方向として、１つの画素領域列に対応して２本のデータ信号線が設けられ、
    上記画素領域列に含まれる画素領域の１つの画素電極が、走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の一方に接続され、該画素領域の別の画素電極が、別の走査信号線に接続されたトランジスタを介して上記２本のデータ信号線の他方に接続され、
    上記画素領域列の隣接する２つの画素領域について、その一方に含まれる画素電極の１つと他方に含まれる画素電極の１つとが、それぞれトランジスタを介して同一の走査信号線に接続され、
    各画素領域には、２つの画素電極が列方向に沿って並べられ、
    同一の画素領域列に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、別の１つの画素電極を挟むように配されていることを特徴とするアクティブマトリクス基板。
  3. 同一の画素領域行に属し、それぞれがトランジスタを介して同一の走査信号線に接続する２つの画素電極が、互いに斜め向かいに配されていることを特徴とする請求項２記載のアクティブマトリクス基板。
  4. 上記２つの画素電極の間隙と重なるように列方向に延伸する保持容量配線が、各データ信号線と同層に形成されていることを特徴とする請求項１記載のアクティブマトリクス基板。
  5. 請求項１〜４のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする液晶パネル。
  6. 請求項１〜４のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする液晶表示装置。
  7. 走査信号線を２本ずつ順次選択していくことを特徴とする請求項６記載の液晶表示装置。
  8. 一水平走査期間には、走査信号線が２本同時選択される２本選択期間と、該２本選択期間に続き、走査信号線が１本のみ選択される１本選択期間とが含まれることを特徴とする請求項７記載の液晶表示装置。
  9. 中間調表示時には、２本選択期間に相対的に低階調のデータ信号が各データ信号線に供給され、１本選択期間に相対的に高階調のデータ信号が各データ信号線に供給されることを特徴とする請求項８記載の液晶表示装置。
  10. 中間調表示時には、２本選択期間に相対的に高階調のデータ信号が各データ信号線に供給され、１本選択期間に相対的に低階調のデータ信号が各データ信号線に供給されることを特徴とする請求項８記載の液晶表示装置。
  11. １本選択期間に選択される走査信号線にトランジスタを介して接続される画素電極は、１本選択期間に選択されない走査信号線にトランジスタを介して接続される画素電極よりも面積が大きいことを特徴とする請求項１０記載の液晶表示装置。
  12. １つの画素領域列に対応する２本のデータ信号線に、逆極性のデータ信号が供給されることを特徴とする請求項６記載の液晶表示装置。
  13. 各データ信号線には、一水平走査期間ごとに極性が反転するデータ信号が供給されることを特徴とする請求項６記載の液晶表示装置。
  14. 各データ信号線には、一垂直走査期間ごとに極性が反転するデータ信号が供給されることを特徴とする請求項６記載の液晶表示装置。
  15. それぞれが異なる画素領域列に対応し、互いに隣り合うデータ信号線に、逆極性のデータ信号が供給されることを特徴とする請求項６記載の液晶表示装置。
  16. それぞれが異なる画素領域列に対応し、互いに隣り合うデータ信号線に、同極性のデータ信号が供給されることを特徴とする請求項６記載の液晶表示装置。
  17. シフトレジスタを含む走査信号線駆動回路を備え、
    同時選択される各走査信号線に供給される走査信号が、上記シフトレジスタの同一段の出力を用いて生成されていることを特徴とする請求項８記載の液晶表示装置。
  18. １本選択期間に選択される走査信号線に接続するトランジスタのチャネルサイズは、１本選択期間に選択されない走査信号線に接続するトランジスタのそれよりも小さいことを特徴とする請求項８記載の液晶表示装置。
  19. 請求項５記載の液晶パネルとドライバとを備えることを特徴とする液晶表示ユニット。
  20. 請求項６〜１８のいずれか１項に記載の液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10133411B2 (en) * 2010-06-11 2018-11-20 Qualcomm Incorporated Auto-correction for mobile receiver with pointing technology
CN103728752B (zh) * 2013-12-30 2016-03-30 深圳市华星光电技术有限公司 改善显示3d影像发生闪烁的液晶显示器
US9659534B2 (en) * 2014-12-29 2017-05-23 Amazon Technologies, Inc. Reducing visual artifacts and reducing power consumption in electrowetting displays
JP6615986B2 (ja) * 2016-03-30 2019-12-04 シャープ株式会社 アクティブ基板及び撮像装置
CN205485204U (zh) * 2016-04-15 2016-08-17 京东方科技集团股份有限公司 显示基板及液晶显示装置
CN106549023B (zh) * 2017-01-13 2019-08-27 上海天马微电子有限公司 一种阵列基板、显示面板及显示装置
WO2019012583A1 (ja) * 2017-07-10 2019-01-17 シャープ株式会社 Ｅｌデバイス、ｅｌデバイスの製造方法、及びｅｌデバイスの製造装置
CN109240012A (zh) * 2018-11-19 2019-01-18 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置
CN111856826A (zh) * 2019-04-25 2020-10-30 堺显示器制品株式会社 液晶显示装置
US11250792B2 (en) * 2020-04-22 2022-02-15 Tcl China Star Optoelectronics Technology Co., Ltd. Backlight partition driving module, backlight device, and display device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234166A (ja) * 1995-02-23 1996-09-13 Victor Co Of Japan Ltd 液晶画像表示装置
JPH11161243A (ja) * 1997-09-26 1999-06-18 Sharp Corp 液晶表示装置
JP2003295160A (ja) * 2002-01-30 2003-10-15 Sharp Corp 液晶表示装置
JP2005316211A (ja) * 2004-04-30 2005-11-10 Fujitsu Display Technologies Corp 視角特性を改善した液晶表示装置
JP2009053589A (ja) * 2007-08-29 2009-03-12 Sony Corp 液晶表示装置および液晶表示装置の駆動方法
JP2009145593A (ja) * 2007-12-13 2009-07-02 Nec Electronics Corp 液晶表示装置、データ駆動ｉｃ、及び液晶表示パネル駆動方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW491959B (en) * 1998-05-07 2002-06-21 Fron Tec Kk Active matrix type liquid crystal display devices, and substrate for the same
KR100670058B1 (ko) * 2000-03-30 2007-01-16 삼성전자주식회사 액정 표시 장치
JP2005506575A (ja) * 2001-09-26 2005-03-03 サムスン　エレクトロニクス　カンパニー　リミテッド 薄膜トランジスタ基板及びその製造方法と液晶表示装置
JP4701589B2 (ja) * 2002-09-30 2011-06-15 セイコーエプソン株式会社 液晶装置と投射型表示装置
JP4583044B2 (ja) * 2003-08-14 2010-11-17 東芝モバイルディスプレイ株式会社 液晶表示装置
EP1837842B1 (en) * 2004-12-16 2014-01-22 Sharp Kabushiki Kaisha Active matrix substrate, method for manufacturing active matrix substrate, display, liquid crystal display and television system
KR101171176B1 (ko) * 2004-12-20 2012-08-06 삼성전자주식회사 박막 트랜지스터 표시판 및 표시 장치
KR101133761B1 (ko) 2005-01-26 2012-04-09 삼성전자주식회사 액정 표시 장치
JP4702003B2 (ja) * 2005-11-16 2011-06-15 セイコーエプソン株式会社 液晶装置およびプロジェクタ
JP2008089823A (ja) * 2006-09-29 2008-04-17 Casio Comput Co Ltd マトリックス表示装置の駆動回路、表示装置及びマトリックス表示装置の駆動方法
TWI336805B (en) * 2006-12-07 2011-02-01 Chimei Innolux Corp Liquid crystal display device and driving method thereof
KR101274702B1 (ko) * 2007-05-25 2013-06-12 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
CN101681607B (zh) * 2007-06-06 2012-11-21 夏普株式会社 显示装置、显示面板及显示装置的驱动方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234166A (ja) * 1995-02-23 1996-09-13 Victor Co Of Japan Ltd 液晶画像表示装置
JPH11161243A (ja) * 1997-09-26 1999-06-18 Sharp Corp 液晶表示装置
JP2003295160A (ja) * 2002-01-30 2003-10-15 Sharp Corp 液晶表示装置
JP2005316211A (ja) * 2004-04-30 2005-11-10 Fujitsu Display Technologies Corp 視角特性を改善した液晶表示装置
JP2009053589A (ja) * 2007-08-29 2009-03-12 Sony Corp 液晶表示装置および液晶表示装置の駆動方法
JP2009145593A (ja) * 2007-12-13 2009-07-02 Nec Electronics Corp 液晶表示装置、データ駆動ｉｃ、及び液晶表示パネル駆動方法

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