WO2010024050A1 - アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 Download PDF

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    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3648Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to an active matrix substrate in which a plurality of pixel electrodes are provided in one pixel region, and a liquid crystal display device (pixel division method) using the same.
  • a plurality of subpixels provided in one pixel are controlled to have different luminances, and the area level of these subpixels.
  • a liquid crystal display device pixel division method, for example, see Patent Document 1 that displays a halftone by a tone.
  • three pixel electrodes 121a to 121c are arranged in one pixel region along the source bus line 115, and the source electrode 116s of the transistor 116 is connected to the contact electrode 117a.
  • the contact electrode 117a and the control electrode 511 are connected via a lead wire, the control electrode 511 and the contact electrode 117b are connected via a lead wire, and the contact electrode 117a and the pixel electrode 121a pass through the contact hole 120a.
  • the contact electrode 117b and the pixel electrode 121c are connected via the contact hole 120b, and the electrically floating pixel electrode 121b overlaps the control electrode 511 via the insulating layer, and the pixel electrode 121b Is the pixel electrode 1 It is capacitively coupled to 1a ⁇ 121c respectively (capacitively coupled pixel division system).
  • An auxiliary capacitance electrode 512 is disposed adjacent to the control electrode 511 in the row direction (extending direction of the gate bus line 112), and the auxiliary capacitance electrode 512 is connected to the pixel electrode 121b through a contact hole 513. .
  • a storage capacitor between the pixel electrodes 121a and 121c and the auxiliary capacitor bus line 113 is formed in an overlapping portion between the control electrode 511 and the auxiliary capacitor bus line 113, and the auxiliary capacitor electrode 512 and the auxiliary capacitor bus line 113 overlap. In this portion, a storage capacitor between the pixel electrode 121b and the auxiliary capacitor bus line 113 is formed.
  • each of the sub-pixels corresponding to the pixel electrodes 121a and 121c can be a bright sub-pixel, and the sub-pixel corresponding to the pixel electrode 121b can be a dark sub-pixel.
  • Halftone can be displayed by area gradation of dark sub-pixel (1).
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2006-39290 (published on February 9, 2006)”
  • control electrode 511 and the auxiliary capacitance electrode 512 are arranged close to each other in the row direction in the pixel region, the control electrode 511 and the auxiliary capacitance electrode 512 are short-circuited. There is a risk of lowering the yield of the substrate.
  • the present invention proposes a structure capable of improving the yield of an active matrix substrate of a capacitively coupled pixel division method.
  • An active matrix substrate of the present invention is an active matrix substrate including a data signal line, a scanning signal line, a transistor connected to the data signal line and the scanning signal line, and a storage capacitor wiring.
  • First and second pixel electrodes formed in a pixel region are provided, the first pixel electrode is connected to the data signal line through the transistor, and the second pixel electrode is connected to the first pixel electrode.
  • a thin film portion is disposed in a portion of the insulating film interposed between the second pixel electrode and the storage capacitor wiring that does not overlap with the coupling capacitor electrode. Accordingly, since the storage capacitor can be formed without providing the storage capacitor forming electrode (auxiliary capacitor electrode), the value of the storage capacitor between the second pixel electrode and the storage capacitor line is not reduced. In the configuration (see FIG. 27), a short circuit between the control electrode (coupling capacitance electrode) and the auxiliary capacitance electrode can be avoided. Thereby, the manufacturing yield of the active matrix substrate can be increased.
  • the insulating film has first to third regions, and the first to third regions overlap with the storage capacitor wiring and the second pixel electrode, respectively.
  • the thin film portion is formed in the first and third regions, the overlapping portion of the coupling capacitor electrode and the second pixel electrode is formed in the second region, and the first to third regions are
  • a configuration may also be adopted in which the scanning signal lines are arranged in this order in the extending direction of the scanning signal lines.
  • the lead-out wiring led out from the conductive electrode of the transistor and the coupling capacitor electrode are connected in the same layer, and the lead-out wiring and the first pixel electrode are connected through a contact hole. It can also be set as the structure currently made.
  • the insulating film may be configured to be at least one of an interlayer insulating film covering a channel of the transistor and a gate insulating film.
  • the insulating film is the interlayer insulating film
  • the interlayer insulating film includes an inorganic insulating film and an organic insulating film
  • the thin film portion of the insulating film has a thin organic insulating film.
  • the organic insulating film may be removed or the organic insulating film may be removed.
  • the insulating film is the interlayer insulating film, and the interlayer insulating film is further configured such that at least a part of a portion overlapping the second pixel electrode and the coupling capacitor electrode is thin. It can also be.
  • the interlayer insulating film includes an inorganic insulating film and an organic insulating film, and the organic insulating film is thinned at least at a part overlapping the second pixel electrode and the coupling capacitor electrode. Alternatively, the organic insulating film may be removed.
  • the insulating film is the gate insulating film
  • the gate insulating film includes an inorganic insulating film and an organic insulating film
  • the thin film portion of the insulating film has a thin organic insulating film.
  • the organic insulating film may be removed or the organic insulating film may be removed.
  • the insulating film is the gate insulating film, and the gate insulating film is further configured such that at least part of the portion overlapping the second pixel electrode and the coupling capacitor electrode is thin. It can also be.
  • the gate insulating film includes an inorganic insulating film and an organic insulating film, and the organic insulating film is thinned at least at a part overlapping the second pixel electrode and the coupling capacitor electrode. Alternatively, the organic insulating film may be removed.
  • the organic insulating film may include at least one of acrylic resin, epoxy resin, polyimide resin, polyurethane resin, novolac resin, and siloxane resin.
  • the first pixel electrode and the scanning signal line may partially overlap each other.
  • the active matrix substrate further includes a storage capacitor extending portion drawn out from the storage capacitor wiring, and the storage capacitor extending portion extends along the data signal line from the storage capacitor wiring in a plan view.
  • the second pixel electrode may overlap the edge of the second pixel electrode or may pass through the outside of the edge.
  • the gap between the first and second pixel electrodes may have a function of regulating the orientation.
  • the active matrix substrate may further include a third pixel electrode formed in the pixel region, and the third pixel electrode may be electrically connected to the first pixel electrode. it can.
  • the first to third pixel electrodes may be arranged in this order in the extending direction of the data signal lines.
  • the active matrix substrate includes a transistor connected to the scanning signal line and a storage capacitor line, and a first pixel electrode connected to one conduction electrode of the transistor and the storage capacitor line in one pixel region. And a coupling capacitance electrode overlapping each of the storage capacitor wiring and the second pixel electrode, and one or the other conduction electrode of the transistor and the coupling capacitance electrode are electrically connected to each other. In a part of the region where the second pixel electrode overlaps with the storage capacitor line but does not overlap with the coupling capacitor electrode, a plurality of the pixel electrodes are arranged between the storage capacitor line and the second pixel electrode. It is characterized in that at least one of the insulating films is formed thinner than the surroundings.
  • the liquid crystal panel includes the active matrix substrate and a counter substrate opposite to the active matrix substrate, and the surface of the counter substrate has a raised portion facing the region where the interlayer insulating film of the active matrix substrate is thin.
  • the liquid crystal panel includes the active matrix substrate and a counter substrate opposite to the active matrix substrate, and the surface of the counter substrate has a raised portion facing the region where the gate insulating film of the active matrix substrate is thin.
  • the storage capacitor wiring extends in the row direction, and when a protruding portion of the surface of the counter substrate is projected onto the formation layer of the storage capacitor wiring, the two storage edges along the row direction of the storage capacitor wiring It is also possible to adopt a configuration that falls within
  • This liquid crystal panel includes the above active matrix substrate.
  • the present liquid crystal display unit includes the liquid crystal panel and a driver.
  • the present liquid crystal display device includes the liquid crystal display unit and a light source device.
  • a television receiver includes the liquid crystal display device and a tuner unit that receives a television broadcast.
  • the present active matrix substrate As described above, according to the present active matrix substrate, a short circuit between the coupling capacitor electrode and the auxiliary capacitor electrode can be avoided, and the production yield of the active matrix substrate can be increased.
  • FIG. 2 is a cross-sectional view of the liquid crystal panel shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line XY showing another specific example of the liquid crystal panel shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line XY showing another specific example of the liquid crystal panel shown in FIG.
  • FIG. 2 is an equivalent circuit diagram of the liquid crystal panel shown in FIG. 1.
  • 3 is a timing chart illustrating a driving method of a liquid crystal display device including the liquid crystal panel illustrated in FIG. 1. It is a schematic diagram which shows the display state for every flame
  • FIG. 9 is a cross-sectional view of the liquid crystal panel shown in FIG.
  • FIG. 10 is a plan view showing still another specific example (specific example 3) of the liquid crystal panel shown in FIG. 1.
  • FIG. 11 is a cross-sectional view of the liquid crystal panel shown in FIG.
  • FIG. 10 is a plan view showing still another specific example (specific example 4) of the liquid crystal panel shown in FIG. 1.
  • FIG. 11 is a plan view showing still another specific example (specific example 5) of the liquid crystal panel shown in FIG. 1.
  • FIG. 10 is a plan view illustrating still another specific example (specific example 6) of the liquid crystal panel illustrated in FIG. 1. It is a top view which shows other structure (specific example 7) of this liquid crystal panel.
  • FIG. 17 is a plan view illustrating another specific example of the liquid crystal panel illustrated in FIG. 16. It is a top view which shows the other specific example (specific example 8) of the liquid crystal panel shown in FIG.
  • FIG. 19 is a cross-sectional view taken along the line XY of the liquid crystal panel shown in FIG. It is a top view which shows the other specific example (specific example 9) of the liquid crystal panel shown in FIG.
  • FIG. 21 is a cross-sectional view of the liquid crystal panel shown in FIG.
  • FIG. 26 is a block diagram illustrating functions of the present television receiver. It is a disassembled perspective view which shows the structure of this television receiver. It is a top view which shows the structure of the conventional liquid crystal panel. It is a top view which shows the other specific example (specific example 10) of the liquid crystal panel shown in FIG.
  • the extending direction of the scanning signal lines is hereinafter referred to as the row direction.
  • the scanning signal line may extend in the horizontal direction or in the vertical direction. Needless to say, it is good.
  • the alignment regulating structure is omitted as appropriate.
  • FIG. 5 is an equivalent circuit diagram showing a part of the liquid crystal panel according to the present embodiment.
  • the present liquid crystal panel has a data signal line 15 extending in the column direction (vertical direction in the drawing), a scanning signal line 16 extending in the row direction (horizontal direction in the drawing), and arranged in the row and column directions.
  • the pixels (101 to 104), the storage capacitor wiring 18, and the common electrode (counter electrode) com Provided with the pixels (101 to 104), the storage capacitor wiring 18, and the common electrode (counter electrode) com, the structure of each pixel is the same. Note that the pixel column including the pixels 101 and 102 and the pixel column including the pixels 103 and 104 are adjacent to each other, and the pixel row including the pixels 101 and 103 and the pixel row including the pixels 102 and 104 are adjacent to each other. is doing.
  • one data signal line 15, one scanning signal line 16, and one storage capacitor line 18 are provided corresponding to one pixel, and three pixel electrodes (17a) are provided for one pixel. 17c), and these three pixel electrodes are arranged in the column direction.
  • the pixel electrode 17a is connected to the data signal line 15 via the transistor 12 connected to the scanning signal line 16, the pixel electrodes 17a and 17c are electrically connected, and the pixel electrodes 17a and 17c and the pixel are connected.
  • the electrode 17b is connected via the coupling capacitor Cc, the storage capacitor Ch1 is formed between the pixel electrodes 17a and 17c and the storage capacitor line 18, and the storage capacitor Ch2 is formed between the pixel electrode 17b and the storage capacitor line 18.
  • the liquid crystal capacitor Cl1 is formed between the pixel electrodes 17a and 17c and the common electrode com, and the liquid crystal capacitor Cl2 is formed between the pixel electrode 17b and the common electrode com.
  • the pixel electrode 17a is connected to the data signal line 15 (via the transistor 12).
  • the pixel electrodes 17a and 17c and the pixel electrode 17b are coupled via the coupling capacitor Cc, the potential of the pixel electrode 17a and the pixel electrode 17c after the transistor 12 is turned off is Vac, and the transistor 12 is turned off.
  • the potential of the subsequent pixel electrode 17b is Vb,
  • means a potential difference between Vb and com potential Vcom).
  • the sub-pixel including the pixel electrode 17a is a bright sub-pixel
  • the sub-pixel including the pixel electrode 17b is a dark sub-pixel
  • the sub-pixel including the pixel electrode 17c is a bright sub-pixel.
  • FIG. 1 A specific example of the pixel 101 in FIG. 5 is shown in FIG.
  • a transistor 12 is arranged in the vicinity of the intersection of the data signal line 15 and the scanning signal line 16, and three pixel electrodes (first and second) are formed in a pixel region defined by both signal lines (15, 16).
  • 1 to 3rd pixel electrodes 17a to 17c) and a coupling capacitor electrode 67 formed in the same layer as the data signal line are provided.
  • Each of the first to third pixel electrodes 17a to 17c has a rectangular shape, and is arranged in this order in the column direction.
  • the storage capacitor line 18 extends in the row direction so as to cross the center of the pixel (so as to overlap the second pixel electrode 17b). Further, the second pixel electrode 17b overlaps the storage capacitor wiring 18 through an insulating film (gate insulating film, interlayer insulating film) (not shown), and this insulating film has a film more than other portions. A thin film portion 51a having a small thickness is formed.
  • the coupling capacitor electrode 67 is provided so as to overlap the storage capacitor wiring 18 via a gate insulating film (not shown), and overlaps the second pixel electrode 17b via an interlayer insulating film (not shown). ing. That is, the coupling capacitor electrode 67 is disposed under the second pixel electrode 17 b, and the thin film portion 51 a is disposed between one of the two adjacent data signal lines (data signal line 15) and the coupling capacitor electrode 67. Yes.
  • the source electrode 8 of the transistor 12 is connected to the data signal line 15, the drain electrode 9 is connected to the extraction electrode 29 a via the drain extraction wiring 27, and the extraction electrode 29 a is connected to the coupling capacitance electrode 67 via the relay wiring 37. And to the pixel electrode 17a through the contact hole 11a.
  • the coupling capacitor electrode 67 is connected to the relay electrode 29c via the relay wiring 47, and the relay electrode 29c is connected to the pixel electrode 17c via the contact hole 11c.
  • the drain electrode 9 of the transistor 12, the first pixel electrode 17a, and the coupling capacitor electrode 67 are electrically connected, and the coupling capacitor Cc (see FIG. 5) is formed at the overlapping portion of the coupling capacitor electrode 67 and the second pixel electrode 17b. 5) is formed.
  • a storage capacitor Ch1 is formed at the overlapping portion of the coupling capacitor electrode 67 and the storage capacitor wiring 18, and the storage capacitor Ch2 is formed at the overlapping portion of the second pixel electrode 17b and the storage capacitor wiring 18 corresponding to the thin film portion 51a. It is formed.
  • FIG. 2 is a cross-sectional view taken along the line XY in FIG.
  • the present liquid crystal panel includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between both substrates (3, 30).
  • the scanning signal lines 16 and the storage capacitor lines 18 are formed on the glass substrate 31, and the inorganic gate insulating film 22 is formed so as to cover them.
  • a drain lead wiring 27, a lead electrode 29 a, a relay wiring 37, a coupling capacitance electrode 67, and a data signal line 15 are formed.
  • a semiconductor layer (i layer and n + layer) and a source electrode and a drain electrode in contact with the n + layer are formed in the upper layer of the inorganic gate insulating film 22. Further, an inorganic interlayer insulating film 25 is formed so as to cover the metal layer. First and second pixel electrodes 17a and 17b are formed on the inorganic interlayer insulating film 25, and an alignment film 19 is formed so as to cover these pixel electrodes. Note that, in the contact hole 11a, the inorganic interlayer insulating film 25 is penetrated, and thereby the pixel electrode 17a and the extraction electrode 29a are connected.
  • the coupling capacitor electrode 67 overlaps the pixel electrode 17b with the inorganic interlayer insulating film 25 interposed therebetween, whereby a coupling capacitor Cc (see FIG. 5) is formed.
  • the coupling capacitor electrode 67 overlaps the storage capacitor wiring 18 through the inorganic gate insulating film 22, thereby forming a storage capacitor Ch 1 (see FIG. 5).
  • the second pixel electrode 17 b is formed in the thin film portion 51 a. Is overlapped with the storage capacitor wiring 18 through the inorganic gate insulating film 22 and the inorganic interlayer insulating film 25, thereby forming the storage capacitor Ch2 (see FIG. 5).
  • a colored layer (color filter layer) 14 is formed on a glass substrate 32, a common electrode (com) 28 is formed thereon, and an alignment film 19 is formed so as to cover this. ing.
  • the thin film portion 51 a is formed by partially thinning an insulating film (inorganic gate insulating film 22 and inorganic interlayer insulating film 25) interposed between the second pixel electrode 17 b and the storage capacitor wiring 18.
  • the thin film portion 51a may be formed by thinning the inorganic interlayer insulating film 25 as shown in FIG. 2, or by thinning the inorganic gate insulating film 22 as shown in FIG. It may be formed. Furthermore, it may be formed by thinning both the inorganic interlayer insulating film 25 and the inorganic gate insulating film 22.
  • the thin film portion 51a is made of an inorganic material among the insulating films (inorganic gate insulating film 22 and inorganic interlayer insulating film 25) interposed between the second pixel electrode 17b and the storage capacitor wiring 18.
  • the interlayer insulating film 25 may be formed by partially removing.
  • the thin film portion 51 a is configured by overlapping the second pixel electrode with the storage capacitor wiring 18 through the inorganic gate insulating film 22.
  • the thin film portion 51 a is arranged side by side with the coupling capacitor electrode 67 in the extending direction of the scanning signal line 16, but is not limited thereto, and the second pixel electrode 17 b is not limited thereto.
  • the storage capacitor Ch2 (see FIG. 5) may be disposed in the region where the storage capacitor Ch2 is formed. Therefore, according to the line width and arrangement of the storage capacitor line 18, for example, it may be arranged between the scanning signal line 16 and the coupling capacitor electrode 67.
  • FIG. 6 is a timing chart showing a driving method of the present liquid crystal display device (normally black mode liquid crystal display device) including the liquid crystal panel shown in FIG. Sv and SV represent signal potentials supplied to two adjacent data signal lines, Gp represents a gate-on pulse signal supplied to the scanning signal line 16, and Va to Vc represent pixel electrodes 17a to 17c, respectively. The potential of 17c is shown.
  • the scanning signal lines are sequentially selected, the polarity of the signal potential supplied to the data signal lines is inverted every horizontal scanning period (1H), and the same number in each frame.
  • the polarity of the signal potential supplied in the horizontal scanning period is inverted in units of one frame, and in the same horizontal scanning period, a signal potential having a reverse polarity is supplied to two adjacent data signal lines.
  • scanning signal lines are sequentially selected, and one of the two adjacent data signal lines has a first horizontal scanning period (for example, the pixel electrode 17a).
  • a positive polarity signal potential is supplied during the second horizontal scanning period, a negative polarity signal potential is supplied during the second horizontal scanning period, and the other of the two data signal lines is negative during the first horizontal scanning period.
  • a polar signal potential is supplied, and a positive polarity signal potential is supplied in the second horizontal scanning period.
  • the subpixel including the pixel electrode 17a (positive polarity) is a bright subpixel (hereinafter, “bright”), and the pixel electrode 17b.
  • the sub-pixel including (positive polarity) is a dark sub-pixel (hereinafter “dark”), and the sub-pixel including the pixel electrode 17c (plus polarity) is “bright”, as a whole, as shown in FIG. .
  • the scanning signal line is sequentially selected, and a negative polarity signal potential is applied to one of the two adjacent data signal lines in the first horizontal scanning period (for example, the writing period of the pixel electrode 17a).
  • a positive polarity signal potential is supplied during the second horizontal scanning period, and a positive polarity signal potential is supplied during the first horizontal scanning period to the other of the two data signal lines.
  • a negative-polarity signal potential is supplied during the horizontal scanning period.
  • the sub-pixel including (minus polarity) is a dark sub-pixel (hereinafter “dark”), and the sub-pixel including the pixel electrode 17c (minus polarity) is “bright”, as a whole, as shown in FIG. 7B. .
  • each pixel electrode is provided with a slit for regulating the alignment.
  • An orientation regulating rib is provided on the filter substrate.
  • an alignment regulating slit may be provided in the common electrode of the color filter substrate.
  • the coupling capacitor electrode 67 is disposed below the second pixel electrode 17b (floating pixel electrode), and the thin film portion 51a includes the second pixel electrode 17b and the storage capacitor line 18. Are arranged so as not to overlap the coupling capacitor electrode 67. Therefore, since the storage capacitor can be formed without providing the storage capacitor forming electrode (auxiliary capacitor electrode), the value of the storage capacitor between the second pixel electrode 17b and the storage capacitor wiring 18 is not reduced. Short circuit between the control electrode 511 (coupling capacitance electrode 67) and the auxiliary capacitance electrode 512 in the conventional configuration (see FIG. 27) can be avoided.
  • the thin film portion 51 a may be disposed on a portion of the inorganic interlayer insulating film 25 that overlaps the coupling capacitance electrode 67. According to this configuration, since the area of the coupling capacitance electrode 67 for obtaining a desired coupling capacitance value can be reduced, the distance from the data signal line is increased, and the coupling capacitance electrode 67 and the data signal line 15 are The effect that the possibility of a short circuit can be reduced is also acquired.
  • this inorganic interlayer insulating film 25 also functions as a channel protective film of the transistor, the thickness may be increased in a region excluding the portion where the thin film portion 51a is disposed. Thereby, the effect that the reliability of a transistor can be improved is also acquired.
  • the inorganic interlayer insulating film 25 is preferably thinner from the viewpoint of obtaining a desired capacitance value by reducing the area of the coupling capacitor electrode 67, and from the viewpoint of transistor reliability, A thicker one is preferable.
  • both effects can be obtained by disposing the thin thin film portion 51a in the thick inorganic interlayer insulating film 25 in a portion overlapping the coupling capacitance electrode 67.
  • the inorganic interlayer insulating film 25 has a two-layer structure, and the upper inorganic interlayer insulating film 25 is removed or thinned at the overlapping portion of the coupling capacitor electrode 67 and the second pixel electrode 17b. It is good also as composition to do.
  • the same effect as described above can be obtained. That is, in the thick inorganic gate insulating film 22, by arranging the thin thin film portion 51 a in a portion overlapping the coupling capacitance electrode 67, a short circuit and an increase in parasitic capacitance at the intersection of the scanning signal line 16 and the data signal line 15 are suppressed. However, a desired capacitance value can be obtained. Note that, similarly to the two-layered inorganic interlayer insulating film 25, the inorganic gate insulating film 22 may have a two-layered structure.
  • the method for manufacturing a liquid crystal panel includes an active matrix substrate manufacturing process, a color filter substrate manufacturing process, and an assembly process in which both substrates are bonded to each other and filled with liquid crystal.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a laminated film thereof (thickness: 1000 mm to 3000 mm) is sputtered onto a substrate such as glass or plastic.
  • patterning is performed by photolithography technology (Photo Engraving Process, hereinafter referred to as “PEP technology”), and scanning signal lines and gate electrodes of transistors (scanning signal lines may also serve as gate electrodes) ) And a storage capacitor wiring.
  • PEP technology Photo Engraving Process
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed by CVD (Chemical Vapor Deposition) method on the entire substrate on which the scanning signal lines are formed, thereby forming a gate insulating film To do.
  • an intrinsic amorphous silicon film (thickness 1000 to 3000 mm) and an n + amorphous silicon film (thickness 400 to 700 mm) doped with phosphorus are continuously formed on the gate insulating film (whole substrate) by CVD.
  • patterning is performed by the PEP technique, and a silicon laminated body including an intrinsic amorphous silicon layer and an n + amorphous silicon layer is formed in an island shape on the gate electrode.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a stacked film thereof (thickness 1000 to 3000 mm) is formed on the entire substrate on which the silicon laminate is formed. Then, patterning is performed by a PEP technique to form data signal lines, transistor source / drain electrodes, drain lead wires, lead electrodes, relay wires, and coupling capacitance electrodes.
  • the n + amorphous silicon layer constituting the silicon stacked body is removed by etching to form a transistor channel.
  • the semiconductor layer may be formed of an amorphous silicon film as described above.
  • a polysilicon film may be formed, or a laser annealing treatment is performed on the amorphous silicon film and the polysilicon film to form a crystal. May be improved. Thereby, the moving speed of the electrons in the semiconductor layer is increased, and the characteristics of the transistor (TFT) can be improved.
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed by CVD on the entire substrate on which the data signal lines and the like are formed to form an inorganic interlayer insulating film.
  • the interlayer insulating film is removed by etching using PEP technology to form a contact hole and a thin film portion 51a. Note that half exposure may be performed so that the interlayer insulating film remains thin in the thin film portion 51a. Subsequently, a transparent conductive film (thickness) made of ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), zinc oxide, tin oxide, etc. 1000 to 2000 mm) is formed by sputtering, and then patterned by PEP technology to form each pixel electrode.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • zinc oxide Tin oxide
  • tin oxide etc. 1000 to 2000 mm
  • polyimide resin is printed on the entire substrate on the pixel electrode with a thickness of 500 to 1000 mm, and then fired and rubbed in one direction with a rotating cloth to form an alignment film.
  • the active matrix substrate is manufactured as described above.
  • the color filter substrate manufacturing process will be described below.
  • a chromium thin film or a resin containing a black pigment is formed on a glass or plastic substrate (entire substrate), and then patterned by PEP technology to form a black matrix.
  • red, green and blue color filter layers are formed in a pattern in the gap of the black matrix by using a pigment dispersion method or the like.
  • a transparent conductive film made of ITO, IZO, zinc oxide, tin oxide or the like is formed on the entire substrate on the color filter layer to form a common electrode (com).
  • polyimide resin is printed on the entire substrate on the common electrode with a thickness of 500 to 1000 mm, and then fired and rubbed in one direction with a rotating cloth to form an alignment film.
  • a color filter substrate can be manufactured as described above.
  • a seal material made of a thermosetting epoxy resin or the like is applied to one of the active matrix substrate and the color filter substrate by screen printing in a frame-like pattern lacking the liquid crystal inlet portion, and the liquid crystal layer is applied to the other substrate.
  • a spherical spacer having a diameter corresponding to the thickness and made of plastic or silica is dispersed.
  • the active matrix substrate and the color filter substrate are bonded together, and the sealing material is cured.
  • the liquid crystal panel is manufactured.
  • an organic interlayer insulating film 26 thicker than the inorganic interlayer insulating film 25 is provided on the inorganic interlayer insulating film 25 in FIG. 2, and two interlayer insulating films (channel protective films) are formed as shown in FIG. A layer (25/26) structure may also be used. In this way, effects such as reduction of various parasitic capacitances, prevention of short-circuiting between wirings, and reduction of pixel electrode tearing due to planarization can be obtained.
  • the organic interlayer insulating film 26 is preferably penetrated through the portion K that overlaps the coupling capacitor electrode 67.
  • the above-described effect can be obtained while sufficiently securing the capacitance value of the coupling capacitance (Cc in FIG. 5).
  • the aperture ratio can be increased by overlapping the scanning signal line 16 and the first pixel electrode 17a as shown in FIGS. .
  • the inorganic interlayer insulating film 25, the organic interlayer insulating film 26, the contact hole, and the thin film portion 51a of FIG. 9 can be formed as follows, for example. That is, after forming the transistor and the data signal line, an inorganic interlayer insulating film 25 made of SiNx having a thickness of about 3000 mm so as to cover the entire surface of the substrate using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas. (Passivation film) is formed by CVD. Thereafter, an organic interlayer insulating film 26 made of a positive photosensitive acrylic resin having a thickness of about 3 ⁇ m is formed by spin coating or die coating.
  • photolithography is performed to form a penetrating portion and a thin film portion 51a of the organic interlayer insulating film 26, and various contact patterns. Further, using the patterned organic interlayer insulating film 26 as a mask, a CF 4 gas is formed.
  • the inorganic interlayer insulating film 25 is dry-etched using a mixed gas of oxygen and O 2 gas. Specifically, for example, the penetration portion of the organic interlayer insulating film and the thin film portion 51a are subjected to half exposure in the photolithography process so that the organic interlayer insulating film remains thin when development is completed, while the contact is made. The hole portion is fully exposed in the photolithography process so that no organic interlayer insulating film remains when development is completed.
  • the organic interlayer insulating film 26 may be, for example, an insulating film made of an SOG (spin-on glass) material, and the organic interlayer insulating film 26 may be an acrylic resin, an epoxy resin, a polyimide resin, a polyurethane resin, or a novolac resin. , And at least one of siloxane resins may be included.
  • an organic gate insulating film 21 thicker than this is provided under the inorganic gate insulating film 22 of FIG. 2, and the gate insulating film has a two-layer (21.22) structure as shown in FIG. You can also. In this way, effects such as reduction of various parasitic capacitances, prevention of short-circuiting of wirings, and reduction of disconnection rate of data signal lines, drain lead-out wirings, and the like due to planarization can be obtained.
  • the organic gate insulating film 21 includes a portion overlapping the coupling capacitor electrode 67 and a portion overlapping the second pixel electrode 17b and the storage capacitor wiring 18 (thin film portion 51a).
  • FIG. 12 is a plan view showing another configuration of the present liquid crystal panel.
  • the insulating film overlapping the storage capacitor line 18 and the second pixel electrode 17b has first to third regions, and each region is arranged in the extending direction of the scanning signal line 16 in this order.
  • the thin film portion 51a is formed in the first region
  • the overlapping portion of the coupling capacitance electrode 67 and the second pixel electrode 17b is formed in the second region
  • the third region is formed in the third region.
  • a thin film portion 51b is formed.
  • the thin film portion 51 a is arranged between one of the two adjacent data signal lines (data signal line 15) and the coupling capacitor electrode 67, and the other data signal line and the coupling capacitor electrode 67.
  • the thin film portion 51b is disposed between the two.
  • the storage capacitor Ch1 is formed at the overlapping portion between the coupling capacitor electrode 67 and the storage capacitor wiring 18, and is held at the overlapping portion between the second pixel electrode 17b and the storage capacitor wiring 18 corresponding to the thin film portions 51a and 51b.
  • a capacitor Ch2 is formed.
  • the value of the storage capacitor between the second pixel electrode 17b and the storage capacitor line 18 does not decrease, and the control electrode 511 (coupling capacitor electrode 67), the auxiliary capacitor electrode 512 in the conventional configuration (see FIG. 27), Can be avoided. Further, since the thin film portions 51a and 51b are formed between the coupling capacitance electrode 67 and the data signal line 15, the coupling capacitance electrode 67 and the data signal line (one data signal line (15) and the other data signal line). ) Can be hardly short-circuited.
  • FIG. 13 is a plan view showing another configuration of the present liquid crystal panel.
  • a storage capacitor wiring extending portion 18 p extending along the data signal line 15 in a plan view from the storage capacitor wiring 18 and a data signal adjacent to the data signal line 15 in a plan view.
  • the storage capacitor wiring extending portion 18q extending along the line extends, and the storage capacitor wiring extending portion 18p is connected to one of the two edges along the data signal line of the second pixel electrode 17b (the edge on the data signal line 15 side).
  • the overlapping storage capacitor wiring extension 18q overlaps the other of the two edges.
  • the storage capacitor wiring extending portions 18p and 18q function as shield electrodes of the pixel electrode 17b (floating pixel electrode), and therefore, it is possible to more effectively suppress charge jumping into the pixel electrode 17b. Thereby, burn-in of the sub-pixel (dark sub-pixel) including the pixel electrode 17b can be prevented.
  • the interlayer insulating film (channel protective film) in the liquid crystal panel of FIG. 13 may have a two-layer structure of an inorganic interlayer insulating film and an organic interlayer insulating film.
  • effects such as reduction of various parasitic capacitances, prevention of short-circuiting between wirings, and reduction of pixel electrode tearing due to planarization can be obtained.
  • the organic interlayer insulating film penetrates through the portion K overlapping the coupling capacitor electrode 67 and the portions R1 and R2 overlapping the storage capacitor wiring extending portions 18p and 18q. In this way, the above effect can be obtained while ensuring a sufficient capacitance value of the coupling capacitance (Cc in FIG.
  • FIG. 15 is a plan view showing another configuration of the present liquid crystal panel.
  • the third pixel electrode 17c, the relay wiring 47, the relay electrode 29c, and the contact hole 11c may be excluded from the liquid crystal panel of FIG.
  • the subpixel including the pixel electrode 17a is a bright subpixel and the subpixel including the pixel electrode 17b is a dark subpixel. Display can be performed by area gradation of one dark sub-pixel.
  • FIG. 16 is a plan view showing another configuration of the present liquid crystal panel.
  • the first pixel electrode 17b having a shape that fits with the trapezoidal second pixel electrode 17b when viewed in the row direction.
  • the pixel electrodes 17a are arranged in the row direction, and the storage capacitor wiring 18 extends in the row direction so as to cross the center of the pixel (so as to overlap the second pixel electrode 17b).
  • the outer periphery of the second pixel electrode 17b intersects with the storage capacitor wiring 18 and forms a first side that forms approximately 90 ° with respect to the row direction, and an angle of approximately 45 ° with respect to the row direction from one end of the first side.
  • the second side extending, the third side extending approximately 315 ° from the other end of the first side with respect to the row direction, and the fourth side parallel to the first side and intersecting the storage capacitor wiring 18
  • the first side is the upper base of the trapezoid
  • the fourth side is the lower base of the trapezoid
  • the line connecting the midpoints of the first and fourth sides passes over the storage capacitor wiring 18.
  • the first pixel electrode 17 a has an outer periphery in addition to the side along the data signal line 15, the side along the scanning signal line 16, and the side along the scanning signal line adjacent to the scanning signal line 16. Includes three sides opposite to the third side, and the gap between the first side of the second pixel electrode 17b and one side of the outer periphery of the first pixel electrode 17a opposite to the first side is the first gap S1, The gap between the second side of the second pixel electrode 17b and one side of the outer periphery of the first pixel electrode 17a opposite to the second side is the second gap S2, and the third side of the second pixel electrode 17b is opposite to the third side.
  • a gap with one side of the outer periphery of one pixel electrode 17a is a third gap S3.
  • the second pixel electrode 17b overlaps the storage capacitor wiring 18 via an insulating film (gate insulating film, interlayer insulating film) (not shown). 51a is formed.
  • the coupling capacitor electrode 67 is provided so as to overlap the storage capacitor line 18 via a gate insulating film (not shown), and overlaps the second pixel electrode 17b via an interlayer insulating film (not shown). Yes. That is, the coupling capacitor electrode 67 is disposed under the second pixel electrode 17 b, and the thin film portion 51 a is disposed between one of the two adjacent data signal lines (data signal line 15) and the coupling capacitor electrode 67. Yes.
  • the source electrode 8 of the transistor 12 is connected to the data signal line 15, the drain electrode 9 is connected to the extraction electrode 29 a via the drain extraction wiring 27, and the extraction electrode 29 a is connected to the coupling capacitance electrode 67 via the relay wiring 37. And to the pixel electrode 17a through the contact hole 11a.
  • the drain electrode 9 of the transistor 12, the first pixel electrode 17a, and the coupling capacitor electrode 67 are electrically connected, and the coupling capacitor Cc (see FIG. 5) is formed at the overlapping portion of the coupling capacitor electrode 67 and the second pixel electrode 17b. 5) is formed.
  • a storage capacitor Ch1 is formed at the overlapping portion of the coupling capacitor electrode 67 and the storage capacitor wiring 18, and the storage capacitor Ch2 is formed at the overlapping portion of the second pixel electrode 17b and the storage capacitor wiring 18 corresponding to the thin film portion 51a. It is formed.
  • a storage capacitor wiring extending portion 18p extending along the data signal line 15 in plan view from the storage capacitor wiring 18, and a storage capacitor extending along the data signal line adjacent to the data signal line 15 in plan view.
  • the wiring extending portion 18q extends, the storage capacitor wiring extending portion 18p overlaps the first side of the outer periphery of the second pixel electrode 17b, and the storage capacitor wiring extending portion 18q is the fourth of the outer periphery of the second pixel electrode 17b. It overlaps the side.
  • the second gap S2 or the third gap S3 can function as an alignment regulating structure. Furthermore, since the storage capacitor wiring extending portions 18p and 18q function as a shield electrode of the second pixel electrode 17b (floating pixel electrode), it is possible to more effectively suppress the jumping of charges into the second pixel electrode 17b. be able to. Thereby, the burn-in of the sub-pixel (dark sub-pixel) including the second pixel electrode 17b can be prevented.
  • the interlayer insulating film may have a two-layer structure of an inorganic interlayer insulating film and an organic interlayer insulating film.
  • the organic interlayer insulating film preferably penetrates through the portion K that overlaps the coupling capacitor electrode 67 and the portions W1 and W2 that overlap the storage capacitor wiring extending portions 18p and 18q. In this way, the above effect can be obtained while ensuring a sufficient capacitance value of the coupling capacitance (Cc in FIG.
  • the liquid crystal panel shown in FIGS. 8 and 9 can also be configured as shown in FIGS.
  • a portion D that is opposed to the penetration portion K of the organic interlayer insulating film 26 of the active matrix substrate 3 is raised.
  • the depression of the surface of the active matrix substrate due to the punched-through portion K can be compensated, and the thickness of the liquid crystal layer under the raised portion D can be made the same as the surroundings. Thereby, the thickness of the liquid crystal layer can be made uniform, and the amount of liquid crystal used can be reduced.
  • a protruding member i is provided on the counter electrode 28, thereby forming a raised portion D on the surface of the color filter substrate. Therefore, even if the conductive foreign material falls into the depression on the surface of the active matrix substrate due to the punched-through portion K, it is possible to prevent a short circuit between the counter electrode 28 and the second pixel electrode 17b.
  • the protruding member i can be formed in the same step as the alignment regulating rib.
  • a protruding member j is provided on the colored layer 14 (below the counter electrode 28), thereby forming a raised portion D on the surface of the color filter substrate.
  • the protruding member j may be a colored layer having a different color from the colored layer 14, and the raised portion D may be formed by superimposing these colored layers (for example, an R colored layer and a G colored layer).
  • the liquid crystal capacitance is reduced. Can be bigger.
  • the liquid crystal panel shown in FIGS. 10 and 11 can also be configured as shown in FIGS.
  • a portion D that is opposed to the penetration portion F of the organic gate insulating film 21 of the active matrix substrate 3 is raised.
  • the depression of the surface of the active matrix substrate due to the punched-in portion F can be compensated, and the thickness of the liquid crystal layer under the raised portion D can be made the same as the surroundings. Thereby, the thickness of the liquid crystal layer can be made uniform, and the amount of liquid crystal used can be reduced.
  • a protruding member i is provided on the counter electrode 28, thereby forming a raised portion D on the surface of the color filter substrate. Therefore, even if the conductive foreign material falls into the dent on the surface of the active matrix substrate due to the punch-through portion F, a short circuit between the counter electrode 28 and the second pixel electrode 17b can be prevented.
  • the protruding member i can be formed in the same step as the alignment regulating rib.
  • a protruding member j is provided on the colored layer 14 (below the counter electrode 28), thereby forming a raised portion D on the surface of the color filter substrate.
  • the protruding member j may be a colored layer having a different color from the colored layer 14, and the raised portion D may be formed by superimposing these colored layers (for example, an R colored layer and a G colored layer).
  • the distance between the second pixel electrode 17b and the counter electrode 28 under the raised portion D can be shortened as compared with the configuration in which the raised portion D is not formed. Can be bigger.
  • FIG. 28 is a plan view showing another configuration of the present liquid crystal panel.
  • the active matrix substrate of the liquid crystal panel of FIG. 28 includes transistors 112 and 212 connected to the scanning signal line 16 and a transistor 312 connected to the scanning signal line 116 that is the next stage of the scanning signal line 16.
  • the pixel region includes pixel electrodes 17a and 17b and two capacitor electrodes 266 and 267.
  • each of the capacitor electrodes 266 and 267 overlaps with the storage capacitor wiring 18 through the gate insulating film, and each of the capacitor electrodes 266 and 267 overlaps with the pixel electrode 17b through the channel protective film, and the source electrode 308 and the capacitor electrode 267 of the transistor 312 Are connected via the extraction electrode 227, the drain electrode 309 of the transistor 312 and the pixel electrode 17a are connected via a contact hole, and the pixel electrode 17b does not overlap the capacitor electrodes 266 and 277, but the storage capacitor wiring In the overlapping portion 288 overlapping 18, at least one of the gate insulating film and the channel protective film is formed thinner than the surroundings.
  • the channel protective film is composed of an inorganic insulating film and a thicker organic insulating film around the overlapping portion 288.
  • the organic insulating film is penetrated and the storage capacitor wiring 18 is formed.
  • the pixel electrode 17b overlap with each other only through the gate insulating film and the inorganic insulating film.
  • the common source electrode 128 of the transistors 112 and 212 is connected to the data signal line 15, the drain electrode 109 of the transistor 112 is connected to the capacitor electrode 266 via the lead electrode 127p, and the capacitor electrode 266 is connected to the drain lead electrode 127q and the contact. It is connected to the pixel electrode 17a through a hole.
  • the drain electrode 209 of the transistor 212 is connected to the pixel electrode 17b through a contact hole.
  • a storage capacitor between the pixel electrode 17 a and the storage capacitor line 18 is formed in an overlapping portion between the capacitor electrode 266 and the storage capacitor line 18, and a storage capacitor between the pixel electrode 17 b and the storage capacitor line 18 is formed in the overlapping portion 288.
  • a coupling capacitance of the pixel electrode 17a and the pixel electrode 17b is formed in an overlapping portion between the capacitance electrode 267 and the pixel electrode 17b.
  • the same data signal potential is written to the pixel electrodes 17a and 17b when the scanning signal line 16 is scanned.
  • the scanning signal line 116 is scanned (next stage)
  • the pixel electrodes 17a and 17b are scanned.
  • 17b is connected via a capacitor. Thereby, a dark subpixel by the pixel electrode 17a and a bright subpixel by the pixel electrode 17b are formed.
  • the overlapping portion 288 in which the storage capacitor line 18 and the pixel electrode 17b overlap with each other only through the gate insulating film and the inorganic insulating film is provided, the storage capacitor between the pixel electrode 17b and the storage capacitor line 18 is provided.
  • the distance between the capacitor electrode 267 and the data signal line 115 can be increased while maintaining the above. As a result, occurrence of a short circuit between the capacitor electrode 267 and the data signal line 115 can be suppressed, and the yield of the liquid crystal panel can be increased.
  • the present liquid crystal display unit and the liquid crystal display device are configured as follows. That is, the two polarizing plates A and B are attached to both surfaces of the liquid crystal panel so that the polarizing axis of the polarizing plate A and the polarizing axis of the polarizing plate B are orthogonal to each other. In addition, you may laminate
  • drivers gate driver 202, source driver 201 are connected.
  • ACF is temporarily bonded to the terminal portion of the liquid crystal panel.
  • the TCP on which the driver is placed is punched out of the carrier tape, aligned with the panel terminal electrode, and heated and pressure bonded.
  • the circuit board 203 (PWB) for connecting the driver TCPs and the input terminal of the TCP are connected by ACF.
  • the liquid crystal display unit 200 is completed.
  • the display control circuit 209 is connected to each driver (201, 202) of the liquid crystal display unit via the circuit board 203, and integrated with the lighting device (backlight unit) 204. As a result, the liquid crystal display device 210 is obtained.
  • FIG. 23 is a block diagram showing a configuration of the present liquid crystal display device.
  • the liquid crystal display device includes a display unit (liquid crystal panel), a source driver (SD), a gate driver (GD), and a display control circuit.
  • the source driver drives the data signal line
  • the gate driver drives the scanning signal line
  • the display control circuit controls the source driver and the gate driver.
  • the display control circuit controls a display operation from a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv from an external signal source (for example, a tuner). For receiving the control signal Dc. Further, the display control circuit, based on the received signals Dv, HSY, VSY, and Dc, uses a data start pulse signal SSP and a data clock as signals for displaying an image represented by the digital video signal Dv on the display unit.
  • Signal SCK digital image signal DA (signal corresponding to video signal Dv) representing an image to be displayed
  • gate start pulse signal GSP gate start pulse signal GSP
  • gate clock signal GCK gate driver output control signal (scanning signal output control signal) GOE is generated and these are output.
  • the video signal Dv is output as a digital image signal DA from the display control circuit, and a pulse corresponding to each pixel of the image represented by the digital image signal DA.
  • a data clock signal SCK is generated as a signal consisting of the above, a data start pulse signal SSP is generated as a signal that becomes high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY, and the vertical synchronization signal VSY
  • the gate start pulse signal GSP is generated as a signal that becomes H level only for a predetermined period every one frame period (one vertical scanning period), and the gate clock signal GCK is generated based on the horizontal synchronization signal HSY, and the horizontal synchronization signal HSY and
  • a gate driver output control signal GOE is generated based on the control signal Dc.
  • the digital image signal DA the polarity inversion signal POL for controlling the polarity of the signal potential (data signal potential)
  • the data start pulse signal SSP the data start pulse signal SSP
  • the data clock signal SCK the data clock signal SCK
  • the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE are input to the gate driver.
  • the source driver is based on the digital image signal DA, the data clock signal SCK, the data start pulse signal SSP, and the polarity inversion signal POL, and an analog potential (signal corresponding to the pixel value in each scanning signal line of the image represented by the digital image signal DA. Potential) is sequentially generated every horizontal scanning period, and these data signals are output to the data signal lines.
  • the gate driver generates a gate-on pulse signal based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE, and outputs them to the scanning signal line, thereby selecting the scanning signal line. Drive.
  • the data signal line and the scanning signal line of the display unit are driven by the source driver and the gate driver, so that the data is transmitted through the transistor (TFT) connected to the selected scanning signal line.
  • TFT transistor
  • a signal potential is written from the signal line to the pixel electrode.
  • a voltage is applied to the liquid crystal layer of each subpixel, whereby the amount of light transmitted from the backlight is controlled, and an image indicated by the digital video signal Dv is displayed on each subpixel.
  • FIG. 24 is a block diagram showing a configuration of a liquid crystal display device 800 for a television receiver.
  • the liquid crystal display device 800 includes a liquid crystal display unit 84, a Y / C separation circuit 80, a video chroma circuit 81, an A / D converter 82, a liquid crystal controller 83, a backlight drive circuit 85, a backlight 86, A microcomputer 87 and a gradation circuit 88 are provided.
  • the liquid crystal display unit 84 includes a liquid crystal panel and a source driver and a gate driver for driving the liquid crystal panel.
  • a composite color video signal Scv as a television signal is input from the outside to the Y / C separation circuit 80, where it is separated into a luminance signal and a color signal.
  • These luminance signals and color signals are converted into analog RGB signals corresponding to the three primary colors of light by the video chroma circuit 81, and further, the analog RGB signals are converted into digital RGB signals by the A / D converter 82. .
  • This digital RGB signal is input to the liquid crystal controller 83.
  • the Y / C separation circuit 80 also extracts horizontal and vertical synchronization signals from the composite color video signal Scv input from the outside, and these synchronization signals are also input to the liquid crystal controller 83 via the microcomputer 87.
  • the liquid crystal display unit 84 receives a digital RGB signal from the liquid crystal controller 83 at a predetermined timing together with a timing signal based on the synchronization signal.
  • the gradation circuit 88 generates gradation potentials for the three primary colors R, G, and B for color display, and these gradation potentials are also supplied to the liquid crystal display unit 84.
  • the backlight drive is performed under the control of the microcomputer 87.
  • the circuit 85 drives the backlight 86, so that light is irradiated to the back surface of the liquid crystal panel.
  • the microcomputer 87 controls the entire system including the above processing.
  • the video signal (composite color video signal) input from the outside includes not only a video signal based on television broadcasting but also a video signal captured by a camera, a video signal supplied via an Internet line, and the like.
  • the liquid crystal display device 800 can display images based on various video signals.
  • a tuner unit 90 When displaying an image based on television broadcasting on the liquid crystal display device 800, as shown in FIG. 25, a tuner unit 90 is connected to the liquid crystal display device 800, thereby configuring the television receiver 601.
  • the tuner unit 90 extracts a signal of a channel to be received from a received wave (high frequency signal) received by an antenna (not shown), converts the signal to an intermediate frequency signal, and detects the intermediate frequency signal to thereby detect the television.
  • a composite color video signal Scv as a signal is taken out.
  • the composite color video signal Scv is input to the liquid crystal display device 800 as described above, and an image based on the composite color video signal Scv is displayed by the liquid crystal display device 800.
  • FIG. 26 is an exploded perspective view showing a configuration example of the present television receiver.
  • the present television receiver 601 includes a first casing 801 and a second casing 806 in addition to the liquid crystal display device 800 as its constituent elements. It is configured to be sandwiched between one housing 801 and a second housing 806.
  • the first housing 801 is formed with an opening 801a through which an image displayed on the liquid crystal display device 800 is transmitted.
  • the second housing 806 covers the back side of the liquid crystal display device 800, is provided with an operation circuit 805 for operating the display device 800, and a support member 808 is attached below. Yes.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the active matrix substrate of the present invention and the liquid crystal panel provided with the active matrix substrate are suitable for, for example, a liquid crystal television.

Abstract

 1つの画素領域に、第1および第2の画素電極(17a・17b)を備え、第1の画素電極(17a)は、トランジスタ(12)を介してデータ信号線(15)に接続され、第2の画素電極(17b)は、第1の画素電極(17a)に電気的に接続される結合容量電極(67)との間に形成される容量を介して第1の画素電極(17a)に接続されるとともに、絶縁膜を介して保持容量配線(18)と重なっており、上記絶縁膜のうち結合容量電極(67)とは重ならない部分の少なくとも一部に、薄膜部(51a)が形成されている。

Description

アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
 本発明は、1画素領域に複数の画素電極を設けるアクティブマトリクス基板およびこれを用いた液晶表示装置(画素分割方式)に関する。
 液晶表示装置のγ特性の視野角依存性を向上させる(例えば、画面の白浮き等を抑制する)ため、1画素に設けた複数の副画素を異なる輝度に制御し、これら副画素の面積階調によって中間調を表示する液晶表示装置(画素分割方式、例えば特許文献1参照)が提案されている。
 特許文献1に記載のアクティブマトリクス基板(図27参照)では、1つの画素領域に、3つの画素電極121a~121cがソースバスライン115に沿って並べられ、トランジスタ116のソース電極116sがコンタクト電極117aに繋がり、コンタクト電極117aと制御電極511とが引き出し配線を介して接続され、制御電極511とコンタクト電極117bとが引き出し配線を介して接続され、コンタクト電極117aと画素電極121aとがコンタクトホール120aを介して接続され、コンタクト電極117bと画素電極121cとがコンタクトホール120bを介して接続され、電気的にフローティングとされた画素電極121bが絶縁層を介して制御電極511に重なっており、画素電極121bは、画素電極121a・121cそれぞれに対して容量結合されている(容量結合型の画素分割方式)。また、制御電極511と行方向(ゲートバスライン112の延伸方向)に隣接するように補助容量電極512が配され、該補助容量電極512はコンタクトホール513を介して画素電極121bに接続されている。ここでは、制御電極511と補助容量バスライン113との重なり部分に、画素電極121a・121cおよび補助容量バスライン113間の保持容量が形成され、補助容量電極512と補助容量バスライン113との重なり部分に、画素電極121bおよび補助容量バスライン113間の保持容量が形成されている。
 このアクティブマトリクス基板を用いた液晶表示装置では、画素電極121a・121cに対応する副画素それぞれを明副画素、画素電極121bに対応する副画素を暗副画素とすることができ、これら明副画素(2個)・暗副画素(1個)の面積階調によって中間調を表示することができる。
日本国公開特許公報「特開2006-39290号公報(2006年2月9日公開)」
 しかしながら、上記従来のアクティブマトリクス基板では、制御電極511と補助容量電極512とが画素領域内で行方向に近接して並ぶため、これら制御電極511と補助容量電極512との短絡が生じ、アクティブマトリクス基板の歩留まり低下を招くおそれがある。
 上記課題に鑑み、本発明では、容量結合型の画素分割方式のアクティブマトリクス基板において、その歩留まりを向上させうる構成を提案する。
 本発明のアクティブマトリクス基板は、データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、1つの画素領域内に形成された第1および第2の画素電極を備え、上記第1の画素電極は、上記トランジスタを介して上記データ信号線に接続され、上記第2の画素電極は、上記第1の画素電極に電気的に接続される結合容量電極との間に形成される容量を介して該第1の画素電極に接続されるとともに、絶縁膜を介して上記保持容量配線と重なっており、上記絶縁膜のうち上記結合容量電極とは重ならない部分の少なくとも一部に、薄膜部が形成されていることを特徴とする。
 本アクティブマトリクス基板では、第2の画素電極と保持容量配線との間に介在する絶縁膜のうち結合容量電極とは重ならない部分に薄膜部が配されている。したがって、保持容量形成用の電極(補助容量電極)を設けることなく保持容量を形成することができるため、第2の画素電極および保持容量配線間の保持容量の値が小さくなることなく、従来の構成(図27参照)における、制御電極(結合容量電極)と補助容量電極との短絡を回避することができる。これにより、アクティブマトリクス基板の製造歩留まりを高めることができる。
 本アクティブマトリクス基板では、上記絶縁膜は、第1~第3の領域を有し、上記第1~第3の領域は、それぞれ、上記保持容量配線および上記第2の画素電極と重なり、上記第1および第3の領域に上記薄膜部が形成され、上記第2の領域に、上記結合容量電極と上記第2の画素電極との重畳部が形成され、上記第1~第3の領域が、この順に走査信号線の延伸方向に並んで形成されている構成とすることもできる。
 本アクティブマトリクス基板では、上記トランジスタの導通電極から引き出された引き出し配線と上記結合容量電極とが同層で接続されるとともに、上記引き出し配線と上記第1の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。
 本アクティブマトリクス基板では、上記絶縁膜は、トランジスタのチャネルを覆う層間絶縁膜、およびゲート絶縁膜の少なくともいずれか一方である構成とすることもできる。
 本アクティブマトリクス基板では、上記絶縁膜は、上記層間絶縁膜であり、上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、上記絶縁膜における上記薄膜部は、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されることにより形成されている構成とすることもできる。
 本アクティブマトリクス基板では、上記絶縁膜は、上記層間絶縁膜であり、上記層間絶縁膜は、さらに、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部が薄くなっている構成とすることもできる。
 本アクティブマトリクス基板では、上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部では、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されている構成とすることもできる。
 本アクティブマトリクス基板では、上記絶縁膜は、上記ゲート絶縁膜であり、上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、上記絶縁膜における上記薄膜部は、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されることにより形成されている構成とすることもできる。
 本アクティブマトリクス基板では、上記絶縁膜は、上記ゲート絶縁膜であり、上記ゲート絶縁膜は、さらに、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部が薄くなっている構成とすることもできる。
 本アクティブマトリクス基板では、上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部では、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されている構成とすることもできる。
 本アクティブマトリクス基板では、上記有機絶縁膜には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも1つが含まれている構成とすることもできる。
 本アクティブマトリクス基板では、上記第1の画素電極と上記走査信号線とが一部重なっている構成とすることもできる。
 本アクティブマトリクス基板では、上記保持容量配線から引き出された保持容量延伸部をさらに備え、上記保持容量延伸部は、平面的に視ると、上記保持容量配線から上記データ信号線に沿って延伸し、上記第2の画素電極のエッジと重なるか、あるいは該エッジの外側を通っている構成とすることもできる。
 本アクティブマトリクス基板では、上記第1および第2の画素電極の間隙が配向を規制する機能を有する構成とすることもできる。
 本アクティブマトリクス基板では、上記画素領域内に形成された第3の画素電極をさらに備え、上記第3の画素電極は、上記第1の画素電極と電気的に接続されている構成とすることもできる。
 本アクティブマトリクス基板では、上記第1~第3の画素電極が、この順にデータ信号線の延伸方向に並べられている構成とすることもできる。
 本アクティブマトリクス基板は、走査信号線に接続されたトランジスタと、保持容量配線とを備え、1つの画素領域に、上記トランジスタの一方の導通電極と接続する第1の画素電極と、上記保持容量配線に重なる第2の画素電極と、該保持容量配線および第2の画素電極それぞれに重なる結合容量電極とが設けられ、上記トランジスタの一方または他方の導通電極と上記結合容量電極とが電気的に接続され、上記第2の画素電極が上記保持容量配線とは重なるが上記結合容量電極とは重ならない領域の一部では、上記保持容量配線と上記第2の画素電極との間に配される複数の絶縁膜のうち少なくとも1つが周囲よりも薄く形成されていることを特徴とする。
 本液晶パネルは、上記アクティブマトリクス基板とこれに対向する対向基板を備え、上記対向基板の表面は、アクティブマトリクス基板の層間絶縁膜が薄くなっている領域に対向する部分が隆起していることを特徴とする。
 本液晶パネルは、上記アクティブマトリクス基板とこれに対向する対向基板を備え、上記対向基板の表面は、アクティブマトリクス基板のゲート絶縁膜が薄くなっている領域に対向する部分が隆起していることを特徴とする。
 本液晶パネルでは、上記保持容量配線は行方向に延伸し、対向基板表面の隆起している部分を保持容量配線の形成層に投射した場合に、保持容量配線の行方向に沿う2つのエッジ間に収まる構成とすることもできる。
 本液晶パネルは、上記アクティブマトリクス基板を備えることを特徴とする。また、本液晶表示ユニットは、上記液晶パネルとドライバとを備えることを特徴とする。また、本液晶表示装置は、上記液晶表示ユニットと光源装置とを備えることを特徴とする。また、テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。
 以上のように、本アクティブマトリクス基板によれば、結合容量電極と補助容量電極との短絡を回避することができ、アクティブマトリクス基板の製造歩留まりを高めることができる。
本液晶パネルの構成(具体例1)を示す平面図である。 図1に示す液晶パネルのX-Y矢視断面図である。 図1に示す液晶パネルの他の具体例を示すX-Y矢視断面図である。 図1に示す液晶パネルの他の具体例を示すX-Y矢視断面図である。 図1に示す液晶パネルの等価回路図である。 図1に示す液晶パネルを備えた液晶表示装置の駆動方法を示すタイミングチャートである。 図6の駆動方法を用いた場合のフレーム毎の表示状態を示す模式図である。 図1に示す液晶パネルの他の具体例(具体例2)を示す平面図である。 図8に示す液晶パネルのX-Y矢視断面図である。 図1に示す液晶パネルのさらに他の具体例(具体例3)を示す平面図である。 図10に示す液晶パネルのX-Y矢視断面図である。 図1に示す液晶パネルのさらに他の具体例(具体例4)を示す平面図である。 図1に示す液晶パネルのさらに他の具体例(具体例5)を示す平面図である。 図13に示す液晶パネルの他の具体例を示す平面図である。 図1に示す液晶パネルのさらに他の具体例(具体例6)を示す平面図である。 本液晶パネルのさらに他の構成(具体例7)を示す平面図である。 図16に示す液晶パネルの他の具体例を示す平面図である。 図8に示す液晶パネルの他の具体例(具体例8)を示す平面図である。 図18に示す液晶パネルのX-Y矢視断面図である。 図10に示す液晶パネルの他の具体例(具体例9)を示す平面図である。 図20に示す液晶パネルのX-Y矢視断面図である。 (a)は本液晶表示ユニットの構成を示す模式図であり、(b)は本液晶表示装置の構成を示す模式図である。 本液晶表示装置の全体構成を説明するブロック図である。 本液晶表示装置の機能を説明するブロック図である。 本テレビジョン受像機の機能を説明するブロック図である。 本テレビジョン受像機の構成を示す分解斜視図である。 従来の液晶パネルの構成を示す平面図である。 図1に示す液晶パネルの他の具体例(具体例10)を示す平面図である。
 本発明にかかる実施の形態の例を、図面を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、本液晶パネル(あるいはこれに用いられるアクティブマトリクス基板)を備えた液晶表示装置の利用(視聴)状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。なお、液晶パネルの各図では配向規制用構造物を適宜省略記載している。
 図5は本実施の形態にかかる液晶パネルの一部を示す等価回路図である。図5に示すように、本液晶パネルは、列方向(図中上下方向)に延伸するデータ信号線15、行方向(図中左右方向)に延伸する走査信号線16、行および列方向に並べられた画素(101~104)、保持容量配線18、および共通電極(対向電極)comを備え、各画素の構造は同一である。なお、画素101・102が含まれる画素列と、画素103・104が含まれる画素列とが隣接し、画素101・103が含まれる画素行と、画素102・104が含まれる画素行とが隣接している。
 本液晶パネルでは、1つの画素に対応して1本のデータ信号線15と1本の走査信号線16と1本の保持容量配線18とが設けられ、1つの画素に3つの画素電極(17a~17c)が設けられ、これら3つの画素電極が列方向に並べられている。
 例えば画素101では、画素電極17aが、走査信号線16に接続されたトランジスタ12を介してデータ信号線15に接続され、画素電極17a・17cが電気的に接続され、画素電極17a・17cと画素電極17bとが結合容量Ccを介して接続され、画素電極17a・17cと保持容量配線18との間に保持容量Ch1が形成され、画素電極17bと保持容量配線18との間に保持容量Ch2が形成され、画素電極17a・17cと共通電極comとの間に液晶容量Cl1が形成され、画素電極17bと共通電極comとの間に液晶容量Cl2が形成されている。
 本液晶パネルを備えた液晶表示装置では、走査信号線16が選択されると、画素電極17aがデータ信号線15に(トランジスタ12を介して)接続される。ここで、画素電極17a・17cと画素電極17bとが結合容量Ccを介して結合されているため、トランジスタ12がOFFした後の画素電極17aおよび画素電極17cの電位をVac、トランジスタ12がOFFした後の画素電極17bの電位をVbとすれば、|Vac|≧|Vb|(なお、例えば|Vb|は、Vbとcom電位=Vcomとの電位差を意味する)となるため、中間調表示時には、画素電極17aを含む副画素を明副画素、画素電極17bを含む副画素を暗副画素、画素電極17cを含む副画素を明副画素とし、これら2つの明副画素および1つの暗副画素の面積階調によって表示を行うことができる。これにより、本液晶表示装置の視野角特性を高めることができる。
 (液晶パネルの具体例1)
 図5の画素101の具体例を図1に示す。図1では、その見易さのために、カラーフィルタ基板(対向基板)側の部材を省略してアクティブマトリクス基板の部材のみ記載している。同図に示されるように、データ信号線15および走査信号線16の交差部近傍にトランジスタ12が配され、両信号線(15・16)で画される画素領域に、3つの画素電極(第1~第3の画素電極17a~17c)と、データ信号線と同層に形成された結合容量電極67とが設けられている。第1~第3の画素電極17a~17cは、それぞれが長方形形状であり、この順に列方向に並べられている。また、保持容量配線18が画素中央を横切るように(第2の画素電極17bと重なるように)行方向に延伸している。さらに、第2の画素電極17bは、絶縁膜(ゲート絶縁膜、層間絶縁膜)(図示せず)を介して保持容量配線18と重なっており、この絶縁膜には、他の部分よりも膜厚が小さい薄膜部51aが形成されている。
 ここで、結合容量電極67は、ゲート絶縁膜(図示せず)を介して保持容量配線18と重なるように設けられ、層間絶縁膜(図示せず)を介して第2の画素電極17bと重なっている。すなわち、結合容量電極67は第2の画素電極17b下に配され、隣接する2本のデータ信号線の一方(データ信号線15)と結合容量電極67との間に薄膜部51aが配されている。また、トランジスタ12のソース電極8はデータ信号線15に接続され、ドレイン電極9はドレイン引き出し配線27を介して引き出し電極29aに接続され、引き出し電極29aは、中継配線37を介して結合容量電極67に接続されるとともに、コンタクトホール11aを介して画素電極17aに接続されている。さらに、結合容量電極67は、中継配線47を介して中継電極29cに接続され、中継電極29cはコンタクトホール11cを介して画素電極17cに接続されている。これにより、トランジスタ12のドレイン電極9と第1の画素電極17aと結合容量電極67とが電気的に接続され、結合容量電極67と第2の画素電極17bとの重なり部分に結合容量Cc(図5参照)が形成される。
 さらに、結合容量電極67と保持容量配線18との重なり部分に保持容量Ch1が形成され、薄膜部51aに対応する、第2の画素電極17bと保持容量配線18との重なり部分に保持容量Ch2が形成される。
 図2は図1のX-Y矢視断面図である。同図に示すように、本液晶パネルは、アクティブマトリクス基板3と、これに対向するカラーフィルタ基板30と、両基板(3・30)間に配される液晶層40とを備える。アクティブマトリクス基板3では、ガラス基板31上に走査信号線16および保持容量配線18が形成され、これらを覆うように無機ゲート絶縁膜22が形成されている。無機ゲート絶縁膜22の上層には、ドレイン引き出し配線27と、引き出し電極29aと、中継配線37と、結合容量電極67と、データ信号線15とが形成されている。なお、断面には含まれないが、無機ゲート絶縁膜22の上層には、半導体層(i層およびn+層)と、n+層に接するソース電極およびドレイン電極とが形成されている。さらに、このメタル層を覆うように無機層間絶縁膜25が形成されている。無機層間絶縁膜25上には第1および第2の画素電極17a・17bが形成され、さらに、これら画素電極を覆うように配向膜19が形成されている。なお、コンタクトホール11aでは、無機層間絶縁膜25が刳り貫かれ、これによって、画素電極17aと引き出し電極29aとが接続されている。また、結合容量電極67は、無機層間絶縁膜25を介して画素電極17bと重なっており、これによって、結合容量Cc(図5参照)が形成される。また、結合容量電極67は無機ゲート絶縁膜22を介して保持容量配線18と重なっており、これによって、保持容量Ch1(図5参照)が形成され、薄膜部51aにおいて、第2の画素電極17bは無機ゲート絶縁膜22および無機層間絶縁膜25を介して保持容量配線18と重なっており、これによって、保持容量Ch2(図5参照)が形成される。
 一方、カラーフィルタ基板30では、ガラス基板32上に着色層(カラーフィルタ層)14が形成され、その上層に共通電極(com)28が形成され、さらにこれを覆うように配向膜19が形成されている。
 ここで、薄膜部51aは、第2の画素電極17bと保持容量配線18との間に介在する絶縁膜(無機ゲート絶縁膜22および無機層間絶縁膜25)を部分的に薄くすることにより形成される。よって、薄膜部51aは、図2に示したように、無機層間絶縁膜25を薄くすることにより形成されていてもよいし、図3に示すように、無機ゲート絶縁膜22を薄くすることにより形成されていてもよい。さらに、無機層間絶縁膜25および無機ゲート絶縁膜22の両方を薄くすることにより形成されていてもよい。
 また、薄膜部51aは、図4に示すように、第2の画素電極17bと保持容量配線18との間に介在する絶縁膜(無機ゲート絶縁膜22および無機層間絶縁膜25)のうち、無機層間絶縁膜25を部分的に除去することにより形成されていてもよい。この場合には、薄膜部51aは、第2の画素電極が無機ゲート絶縁膜22を介して保持容量配線18と重なることにより構成される。
 さらに、薄膜部51aは、図1の構成では、走査信号線16の延伸方向に、結合容量電極67と並んで配されているが、これに限定されるものではなく、第2の画素電極17bの保持容量Ch2(図5参照)が形成される領域に配されればよい。したがって、保持容量配線18の線幅および配置に応じて、例えば、走査信号線16と結合容量電極67との間に配されていてもよい。
 (駆動方法について)
 図6は図1に示す液晶パネルを備えた本液晶表示装置(ノーマリブラックモードの液晶表示装置)の駆動方法を示すタイミングチャートである。なお、SvおよびSVは、隣接する2本のデータ信号線それぞれに供給される信号電位を示し、Gpは走査信号線16に供給されるゲートオンパルス信号、Va~Vcはそれぞれ、画素電極17a~17cの電位を示している。
 この駆動方法では、図6に示されるように、走査信号線を順次選択し、データ信号線に供給する信号電位の極性を1水平走査期間(1H)ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を1フレーム単位で反転させ、かつ同一水平走査期間においては隣接する2本のデータ信号線に逆極性の信号電位を供給する。
 具体的には、連続するフレームF1・F2において、F1では、走査信号線を順次選択し、隣接する2本のデータ信号線の一方には、1番目の水平走査期間(例えば、画素電極17aの書き込み期間含む)にプラス極性の信号電位を供給し、2番目の水平走査期間にマイナス極性の信号電位を供給し、上記2本のデータ信号線の他方には、1番目の水平走査期間にマイナス極性の信号電位を供給し、2番目の水平走査期間にプラス極性の信号電位を供給する。これにより、図6に示すように|Va|=|Vc|≧|Vb|となり、例えば、画素電極17a(プラス極性)を含む副画素は明副画素(以下、「明」)、画素電極17b(プラス極性)を含む副画素は暗副画素(以下、「暗」)、画素電極17c(プラス極性)を含む副画素は「明」となり、全体としては、図7(a)のようになる。
 また、F2では、走査信号線を順次選択し、隣接する2本のデータ信号線の一方には、1番目の水平走査期間(例えば、画素電極17aの書き込み期間含む)にマイナス極性の信号電位を供給し、2番目の水平走査期間にプラス極性の信号電位を供給し、上記2本のデータ信号線の他方には、1番目の水平走査期間にプラス極性の信号電位を供給し、2番目の水平走査期間にマイナス極性の信号電位を供給する。これにより、図6に示すように|Va|=|Vc|≧|Vb|となり、例えば、画素電極17a(マイナス極性)を含む副画素は明副画素(以下、「明」)、画素電極17b(マイナス極性)を含む副画素は暗副画素(以下、「暗」)、画素電極17c(マイナス極性)を含む副画素は「明」となり、全体としては、図7(b)のようになる。
 なお、図1~図4では配向規制用構造物の記載を省略しているが、例えばMVA(マルチドメインバーティカルアライメント)方式の液晶パネルでは、各画素電極に配向規制用のスリットが設けられ、カラーフィルタ基板に配向規制用のリブが設けられる。なお、上記のような配向規制用のリブを設ける代わりに、カラーフィルタ基板の共通電極に配向規制用のスリットを設けてもよい。
 上述した図1の液晶パネルの構成によれば、結合容量電極67は第2の画素電極17b(フローティング画素電極)下に配され、薄膜部51aは、第2の画素電極17bおよび保持容量配線18に重なり、かつ、結合容量電極67には重ならないように配されている。したがって、保持容量形成用の電極(補助容量電極)を設けることなく保持容量を形成することができるため、第2の画素電極17bおよび保持容量配線18間の保持容量の値が小さくなることなく、従来の構成(図27参照)における、制御電極511(結合容量電極67)と補助容量電極512との短絡を回避することができる。
 ここで、薄膜部51aは、無機層間絶縁膜25のうち、さらに、結合容量電極67と重なる部分にも配されていてもよい。この構成によれば、所望の結合容量値を得るための結合容量電極67の面積を小さくすることができるため、データ信号線との距離が大きくなり、結合容量電極67とデータ信号線15との短絡のおそれを低減することができるという効果も得られる。
 また、この無機層間絶縁膜25は、トランジスタのチャネル保護膜としても機能するため、薄膜部51aが配される部分を除いた領域では、その厚みを厚くしてもよい。これにより、トランジスタの信頼性を向上させることができるという効果も得られる。
 このように、無機層間絶縁膜25は、結合容量電極67の面積を小さくして所望の容量値を得るという観点からは、その厚みが薄い方が好ましく、トランジスタの信頼性の観点からは、その厚みが厚い方が好ましい。この点、上記の構成では、厚い無機層間絶縁膜25において、結合容量電極67と重なる部分に薄い薄膜部51aを配することにより、上記双方の効果を得ることができる。
 なお、上記効果を得るために、無機層間絶縁膜25を二層構造とし、上層となる無機層間絶縁膜25を、結合容量電極67と第2の画素電極17bとの重なり部分において除去、あるいは薄くする構成としてもよい。
 また、薄膜部51aを無機ゲート絶縁膜22に形成する構成においても、上記と同様の効果を得ることができる。すなわち、厚い無機ゲート絶縁膜22において、結合容量電極67と重なる部分に薄い薄膜部51aを配することにより、走査信号線16およびデータ信号線15の交差部での短絡や寄生容量の増加を抑制しつつ、所望の容量値を得ることができる。なお、上記二層構造の無機層間絶縁膜25と同様、無機ゲート絶縁膜22を二層構造としてもよい。
 (液晶パネルの製造方法について)
 次に、本液晶パネルの製造方法について説明する。液晶パネルの製造方法には、アクティブマトリクス基板製造工程と、カラーフィルタ基板製造工程と、両基板を貼り合わせて液晶を充填する組み立て工程とが含まれる。
 まず、ガラス、プラスチックなどの基板上に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜(厚さ1000Å~3000Å)をスパッタリング法により成膜し、その後、フォトリソグラフィー技術(Photo Engraving Process、以下、「PEP技術」と称する)によりパターンニングを行い、走査信号線、トランジスタのゲート電極(走査信号線がゲート電極を兼ねる場合もある)および保持容量配線を形成する。
 次いで、走査信号線などが形成された基板全体に、CVD(Chemical Vapor Deposition)法により窒化シリコンや酸化シリコンなどの無機絶縁膜(厚さ3000Å~5000Å程度)を成膜し、ゲート絶縁膜を形成する。
 続いて、ゲート絶縁膜上(基板全体)に、CVD法により真性アモルファスシリコン膜(厚さ1000Å~3000Å)と、リンがドープされたn+アモルファスシリコン膜(厚さ400Å~700Å)とを連続して成膜し、その後、PEP技術によってパターニングを行い、ゲート電極上に、真性アモルファスシリコン層とn+アモルファスシリコン層とからなるシリコン積層体を島状に形成する。
 続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜(厚さ1000Å~3000Å)をスパッタリング法により成膜し、その後、PEP技術によりパターンニングを行い、データ信号線、トランジスタのソース電極・ドレイン電極、ドレイン引き出し配線、引き出し電極、中継配線、および結合容量電極を形成する。
 さらに、ソース電極およびドレイン電極をマスクとして、シリコン積層体を構成するn+アモルファスシリコン層をエッチング除去し、トランジスタのチャネルを形成する。ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜およびポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、トランジスタ(TFT)の特性を向上させることができる。
 次いで、データ信号線などが形成された基板全体に、CVD法により窒化シリコンや酸化シリコンなどの無機絶縁膜(厚さ2000Å~5000Å)を成膜して、無機層間絶縁膜を形成する。
 その後、PEP技術により層間絶縁膜をエッチング除去して、コンタクトホールおよび薄膜部51aを形成する。なお、薄膜部51aにおいて層間絶縁膜が薄く残膜するように、ハーフ露光を行ってもよい。続いて、コンタクトホールおよび薄膜部51aが形成された層間絶縁膜上の基板全体に、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、酸化亜鉛、酸化スズなどからなる透明導電膜(厚さ1000Å~2000Å)をスパッタリング法により成膜し、その後、PEP技術によりパターニングし、各画素電極を形成する。
 最後に、画素電極上の基板全体に、ポリイミド樹脂を厚さ500Å~1000Åで印刷し、その後、焼成して、回転布にて1方向にラビング処理を行って、配向膜を形成する。以上のようにして、アクティブマトリクス基板製造される。
 以下に、カラーフィルタ基板製造工程について説明する。
 まず、ガラス、プラスチックなどの基板上(基板全体)に、クロム薄膜、または黒色顔料を含有する樹脂を成膜した後にPEP技術によってパターンニングを行い、ブラックマトリクスを形成する。次いで、ブラックマトリクスの間隙に、顔料分散法などを用いて、赤、緑および青のカラーフィルタ層(厚さ2μm程度)をパターン形成する。
 続いて、カラーフィルタ層上の基板全体に、ITO、IZO、酸化亜鉛、酸化スズなどからなる透明導電膜(厚さ1000Å程度)を成膜し、共通電極(com)を形成する。
 最後に、共通電極上の基板全体に、ポリイミド樹脂を厚さ500Å~1000Åで印刷し、その後、焼成して、回転布にて1方向にラビング処理を行って、配向膜を形成する。上記のようにして、カラーフィルタ基板を製造することができる。
 以下に、組み立て工程について、説明する。
 まず、アクティブマトリクス基板およびカラーフィルタ基板の一方に、スクリーン印刷により、熱硬化性エポキシ樹脂などからなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチックまたはシリカからなる球状のスペーサーを散布する。
 次いで、アクティブマトリクス基板とカラーフィルタ基板とを貼り合わせ、シール材料を硬化させる。
 最後に、アクティブマトリクス基板およびカラーフィルタ基板並びにシール材料で囲まれる空間に、減圧法により液晶材料を注入した後、液晶注入口にUV硬化樹脂を塗布し、UV照射によって液晶材料を封止することで液晶層を形成する。以上のようにして、液晶パネルが製造される。
 (液晶パネルの具体例2)
 図2に戻って、図2の無機層間絶縁膜25上に、無機層間絶縁膜25よりも厚い有機層間絶縁膜26を設け、図9に示すように、層間絶縁膜(チャネル保護膜)を二層(25・26)構造とすることもできる。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化による画素電極の裂け等の低減といった効果が得られる。この場合、図8・9に示すように、有機層間絶縁膜26については、結合容量電極67と重なる部分Kを刳り貫いておくことが好ましい。こうすれば、結合容量(図5のCc)の容量値を十分に確保しながら、上記の効果を得ることができる。なお、本構成では走査信号線および画素電極間の寄生容量が低減されるため、図8・9のように走査信号線16と第1の画素電極17aとを重ねて開口率を高めることができる。
 図9の無機層間絶縁膜25、有機層間絶縁膜26、コンタクトホールおよび薄膜部51aは例えば、以下のようにして形成することができる。すなわち、トランジスタおよびデータ信号線を形成した後、SiHガスとNHガスとNガスとの混合ガスを用い、基板全面を覆うように、厚さ約3000ÅのSiNxからなる無機層間絶縁膜25(パッシベーション膜)をCVDにて形成する。その後、厚さ約3μmのポジ型感光性アクリル樹脂からなる有機層間絶縁膜26をスピンコートやダイコートにて形成する。続いて、フォトリソグラフィーを行って、有機層間絶縁膜26の刳り貫き部分および薄膜部51a、並びに各種のコンタクト用パターンを形成し、さらに、パターニングされた有機層間絶縁膜26をマスクとし、CFガスとOガスとの混合ガスを用いて、無機層間絶縁膜25をドライエッチングする。具体的には、例えば、有機層間絶縁膜の刳り貫き部分および薄膜部51aについてはフォトリソグラフィー工程でハーフ露光とすることで現像完了時に有機層間絶縁膜が薄く残膜するようにしておく一方、コンタクトホール部分については上記フォトリソグラフィー工程でフル露光することで現像完了時に有機層間絶縁膜が残らないようにしておく。ここで、CFガスとOガスとの混合ガスでドライエッチングを行えば、有機層間絶縁膜の刳り貫き部分および薄膜部51aについては(有機層間絶縁膜の)残膜が除去され、コンタクトホール部分については有機層間絶縁膜下の無機層間絶縁膜が除去されることになる。なお、有機層間絶縁膜26は、例えば、SOG(スピンオンガラス)材料からなる絶縁膜であってもよく、また、有機層間絶縁膜26に、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも1つが含まれていてもよい。
 (液晶パネルの具体例3)
 図2に戻って、図2の無機ゲート絶縁膜22下にこれよりも厚い有機ゲート絶縁膜21を設け、図11に示すように、ゲート絶縁膜を二層(21・22)構造とすることもできる。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化によるデータ信号線、ドレイン引き出し配線等の断線率の低減といった効果が得られる。この場合、図10・11に示すように、有機ゲート絶縁膜21については、結合容量電極67に重なる部分と、第2の画素電極17bおよび保持容量配線18に重なる部分(薄膜部51a)とを刳り貫いておくことが好ましい(刳り貫き部F)。こうすれば、保持容量(図5のCh1・Ch2)の容量値を十分に確保しながら、上記の効果を得ることができる。なお、本構成では走査信号線および画素電極間の寄生容量が低減されるため、図10・11に示すように走査信号線16と第1の画素電極17aとを重ねて開口率を高めることができる。
 (液晶パネルの具体例4)
 図12は本液晶パネルの他の構成を示す平面図である。図12に示される液晶パネルでは、保持容量配線18および第2の画素電極17bと重なる絶縁膜が第1~第3の領域を有し、各領域がこの順に走査信号線16の延伸方向に並んで形成されており、第1の領域には薄膜部51aが形成され、第2の領域には結合容量電極67と第2の画素電極17bとの重畳部が形成され、第3の領域には薄膜部51bが形成されている。
 この構成によれば、隣接する2本のデータ信号線の一方(データ信号線15)と結合容量電極67との間に薄膜部51aが配されるとともに、他方のデータ信号線と結合容量電極67との間に薄膜部51bが配される。これにより、結合容量電極67と保持容量配線18との重なり部分に保持容量Ch1が形成され、薄膜部51a・51bに対応する、第2の画素電極17bと保持容量配線18との重なり部分に保持容量Ch2が形成される。よって、第2の画素電極17bおよび保持容量配線18間の保持容量の値が小さくなることなく、従来の構成(図27参照)における、制御電極511(結合容量電極67)と補助容量電極512との短絡を回避することができる。さらに、結合容量電極67とデータ信号線15との間に薄膜部51a・51bが形成されているため、結合容量電極67とデータ信号線(一方のデータ信号線(15)および他方のデータ信号線)とが短絡しにくくなるという効果も得られる。
 (液晶パネルの具体例5)
 図13は本液晶パネルの他の構成を示す平面図である。図13に示される液晶パネルでは、保持容量配線18から、平面的に視てデータ信号線15に沿うような保持容量配線延伸部18pと、平面的に視てデータ信号線15の隣のデータ信号線に沿うような保持容量配線延伸部18qが延伸し、保持容量配線延伸部18pが、第2の画素電極17bのデータ信号線に沿う2つのエッジの一方(データ信号線15側のエッジ)と重なり、保持容量配線延伸部18qが、上記2つのエッジの他方と重なっている。こうすれば、保持容量配線延伸部18p・18qが、画素電極17b(フローティング画素電極)のシールド電極として機能するため、画素電極17bへの電荷の飛び込み等をより効果的に抑制することができる。これにより、画素電極17bを含む副画素(暗副画素)の焼き付きを防止することができる。
 なお、図13の液晶パネルにおいて層間絶縁膜(チャネル保護膜)を、無機層間絶縁膜および有機層間絶縁膜の二層構造とすることもできる。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化による画素電極の裂け等の低減といった効果が得られる。この場合、図14に示すように、有機層間絶縁膜については、結合容量電極67と重なる部分K、並びに保持容量配線延伸部18p・18qと重なる部分R1・R2を刳り貫いておくことが好ましい。こうすれば、結合容量(図5のCc)の容量値を十分に確保するとともに保持容量配線延伸部18p・18qによるシールド効果を担保しながら、上記の効果を得ることができる。なお、本構成では走査信号線および画素電極間の寄生容量が低減されるため、図14に示すように走査信号線16と第1の画素電極17aとを重ねて開口率を高めることができる。
 (液晶パネルの具体例6)
 図15は本液晶パネルの他の構成を示す平面図である。同図に示されるように、図1の液晶パネルから、第3の画素電極17c、中継配線47、中継電極29c、およびコンタクトホール11cを除いて構成することもできる。図15の液晶パネルを備えた液晶表示装置では、中間調表示時に、画素電極17aを含む副画素を明副画素、画素電極17bを含む副画素を暗副画素とし、これら1つの明副画素および1つの暗副画素の面積階調によって表示を行うことができる。
 (液晶パネルの具体例7)
 図16は本液晶パネルの他の構成を示す平面図である。同図に示されるように、データ信号線15および走査信号線16で画される画素領域に、行方向に視て台形形状の第2の画素電極17bとこれと嵌め合うような形状の第1の画素電極17aとが行方向に並べられ、保持容量配線18が画素中央を横切るように(第2の画素電極17bと重なるように)行方向に延伸している。
 すなわち、第2の画素電極17bの外周は、保持容量配線18と交差し、行方向に対して略90°をなす第1辺と、第1辺の一端から行方向に対して略45°をなして延伸する第2辺と、第1辺の他端から行方向に対して略315°をなして延伸する第3辺と、第1辺に平行で保持容量配線18と交差する第4辺とからなり、第1辺が台形の上底、第4辺が台形の下底をなし、第1および第4辺の中点同士を結ぶ線が保持容量配線18上を通っている。
 また、第1の画素電極17aの外周には、データ信号線15に沿う辺、走査信号線16に沿う辺、および走査信号線16の隣の走査信号線に沿う辺に加えて、上記第1~第3辺に対向する3つの辺が含まれており、第2の画素電極17bの第1辺とこれに対向する第1の画素電極17aの外周の一辺との間隙が第1間隙S1、第2の画素電極17bの第2辺とこれに対向する第1の画素電極17aの外周の一辺との間隙が第2間隙S2、第2の画素電極17bの第3辺とこれに対向する第1の画素電極17aの外周の一辺との間隙が第3間隙S3となっている。
 本液晶パネルにおいても、第2の画素電極17bは、絶縁膜(ゲート絶縁膜、層間絶縁膜)(図示せず)を介して保持容量配線18と重なっており、この絶縁膜には、薄膜部51aが形成されている。また、結合容量電極67は、ゲート絶縁膜(図示せず)を介して保持容量配線18と重なるように設けられ、層間絶縁膜(図示せず)を介して第2の画素電極17bと重なっている。すなわち、結合容量電極67は第2の画素電極17b下に配され、隣接する2本のデータ信号線の一方(データ信号線15)と結合容量電極67との間に薄膜部51aが配されている。また、トランジスタ12のソース電極8はデータ信号線15に接続され、ドレイン電極9はドレイン引き出し配線27を介して引き出し電極29aに接続され、引き出し電極29aは、中継配線37を介して結合容量電極67に接続されるとともに、コンタクトホール11aを介して画素電極17aに接続されている。これにより、トランジスタ12のドレイン電極9と第1の画素電極17aと結合容量電極67とが電気的に接続され、結合容量電極67と第2の画素電極17bとの重なり部分に結合容量Cc(図5参照)が形成される。
 さらに、結合容量電極67と保持容量配線18との重なり部分に保持容量Ch1が形成され、薄膜部51aに対応する、第2の画素電極17bと保持容量配線18との重なり部分に保持容量Ch2が形成される。
 さらに、保持容量配線18から、平面的に視てデータ信号線15に沿うような保持容量配線延伸部18pと、平面的に視てデータ信号線15の隣のデータ信号線に沿うような保持容量配線延伸部18qが延伸し、保持容量配線延伸部18pが、第2の画素電極17bの外周の第1辺と重なり、保持容量配線延伸部18qが、第2の画素電極17bの外周の第4辺と重なっている。
 図16の液晶パネルでは、従来の構成(図27参照)における、制御電極511(結合容量電極67)と補助容量電極512との短絡を回避することができる。
 ここで、図16の液晶パネルをMVA方式で用いる場合には、第2間隙S2あるいは第3間隙S3を配向規制用構造物として機能させることができる。さらに、保持容量配線延伸部18p・18qが、第2の画素電極17b(フローティング画素電極)のシールド電極として機能するため、第2の画素電極17bへの電荷の飛び込み等をより効果的に抑制することができる。これにより、第2の画素電極17bを含む副画素(暗副画素)の焼き付きを防止することができる。
 なお、図16の液晶パネルにおいて層間絶縁膜(チャネル保護膜)を、無機層間絶縁膜および有機層間絶縁膜の二層構造とすることもできる。こうすれば、各種寄生容量の低減、配線同士の短絡防止、および平坦化による画素電極の裂け等の低減といった効果が得られる。この場合、図17に示すように、有機層間絶縁膜については、結合容量電極67と重なる部分K、並びに保持容量配線延伸部18p・18qと重なる部分W1・W2を刳り貫いておくことが好ましい。こうすれば、結合容量(図5のCc)の容量値を十分に確保するとともに保持容量配線延伸部18p・18qによるシールド効果を担保しながら、上記の効果を得ることができる。なお、本構成では走査信号線および画素電極間の寄生容量が低減されるため、図17に示すように走査信号線16と第1の画素電極17aとを重ねて開口率を高めることができる。
 (液晶パネルの具体例8)
 図8・9に示す液晶パネルを図18・19のように構成することもできる。図18・19に示される液晶パネルのカラーフィルタ基板の表面は、アクティブマトリクス基板3の有機層間絶縁膜26の刳り貫き部Kに対向する部分Dが隆起している。こうすれば、刳り貫き部Kによるアクティブマトリクス基板表面の凹みを補い、隆起部D下の液晶層の厚みを周囲と同程度とすることができる。これにより、液晶層の厚みを均一化することができ、液晶の使用量を削減することができる。図19(a)では、対向電極28上に突起部材iを設け、これによってカラーフィルタ基板表面の隆起部Dを形成している。よって、刳り貫き部Kによるアクティブマトリクス基板表面の凹みに導電性異物が落ち込んでも、対向電極28と第2の画素電極17bとの短絡を防ぐことができる。なお、MVAの液晶パネルであれば、突起部材iを配向規制用のリブと同工程で形成することができる。また、図19(b)では、着色層14上(対向電極28下)に突起部材jを設け、これによってカラーフィルタ基板表面の隆起部Dを形成している。突起部材jを着色層14とは別色の着色層とし、これら着色層(例えば、Rの着色層とGの着色層)の重ね合わせによって隆起部Dを形成してもよい。図19(b)の構成では、隆起部Dを形成しない構成と比較して、隆起部D下における第2の画素電極17bおよび対向電極28間の距離を短くすることができるため、液晶容量を大きくすることができる。
 なお、図18に示すように、カラーフィルタ基板の隆起部Dによって液晶分子の配向乱れが視認されないように、隆起部Dを保持容量配線18の形成層に投射した場合に、保持容量配線18の行方向に沿う2つのエッジ間に収まる構成とすることが望ましい。
 (液晶パネルの具体例9)
 図10・11に示す液晶パネルを図20・21のように構成することもできる。図20・21に示される液晶パネルのカラーフィルタ基板の表面は、アクティブマトリクス基板3の有機ゲート絶縁膜21の刳り貫き部Fに対向する部分Dが隆起している。こうすれば、刳り貫き部Fによるアクティブマトリクス基板表面の凹みを補い、隆起部D下の液晶層の厚みを周囲と同程度とすることができる。これにより、液晶層の厚みを均一化することができ、液晶の使用量を削減することができる。図21(a)では、対向電極28上に突起部材iを設け、これによってカラーフィルタ基板表面の隆起部Dを形成している。よって、刳り貫き部Fによるアクティブマトリクス基板表面の凹みに導電性異物が落ち込んでも、対向電極28と第2の画素電極17bとの短絡を防ぐことができる。なお、MVAの液晶パネルであれば、突起部材iを配向規制用のリブと同工程で形成することができる。また、図21(b)では、着色層14上(対向電極28下)に突起部材jを設け、これによってカラーフィルタ基板表面の隆起部Dを形成している。突起部材jを着色層14とは別色の着色層とし、これら着色層(例えば、Rの着色層とGの着色層)の重ね合わせによって隆起部Dを形成してもよい。図21(b)の構成では、隆起部Dを形成しない構成と比較して、隆起部D下における第2の画素電極17bおよび対向電極28間の距離を短くすることができるため、液晶容量を大きくすることができる。
 なお、図20に示すように、カラーフィルタ基板の隆起部Dによって液晶分子の配向乱れが視認されないように、隆起部Dを保持容量配線18の形成層に投射した場合に、保持容量配線18の行方向に沿う2つのエッジ間に収まる構成とすることが望ましい。
 (液晶パネルの具体例10)
 図28は、本液晶パネルの他の構成を示す平面図である。図28の液晶パネルのアクティブマトリクス基板は、走査信号線16に接続されたトランジスタ112・212と、走査信号線16の次段となる走査信号線116に接続されたトランジスタ312とを備え、1つの画素領域に、画素電極17a・17bと、2つの容量電極266・267とを備える。ここで、容量電極266・267は、それぞれがゲート絶縁膜を介して保持容量配線18と重なるとともに、それぞれがチャネル保護膜を介して画素電極17bと重なり、トランジスタ312のソース電極308と容量電極267とが引き出し電極227を介して接続されるとともに、トランジスタ312のドレイン電極309と画素電極17aとがコンタクトホールを介して接続され、画素電極17bが容量電極266・277とは重ならないが保持容量配線18とは重なる重畳部288では、ゲート絶縁膜およびチャネル保護膜の少なくとも一方が周囲よりも薄く形成されている。
 具体的には、重畳部288の周囲ではチャネル保護膜が無機絶縁膜とこれよりも厚い有機絶縁膜とで構成されるが、重畳部288では、有機絶縁膜が刳り貫かれ、保持容量配線18と画素電極17bとがゲート絶縁膜および無機絶縁膜のみを介して重なっている。なお、トランジスタ112・212の共通ソース電極128はデータ信号線15に接続され、トランジスタ112のドレイン電極109は引き出し電極127pを介して容量電極266に接続され、容量電極266はドレイン引き出し電極127qおよびコンタクトホールを介して画素電極17aに接続されている。なお、トランジスタ212のドレイン電極209はコンタクトホールを介して画素電極17bに接続されている。ここでは、容量電極266と保持容量配線18との重なり部分に画素電極17aおよび保持容量配線18間の保持容量が形成され、重畳部288に画素電極17bおよび保持容量配線18間の保持容量が形成され、容量電極267と画素電極17bとの重なり部分に画素電極17aおよび画素電極17bの結合容量が形成される。
 図28の液晶パネルを駆動すると、走査信号線16の走査時に画素電極17a・17bに同一のデータ信号電位が書き込まれるが、走査信号線116の(次段の)走査時に、これら画素電極17a・17bが容量を介して接続される。これにより、画素電極17aによる暗副画素と、画素電極17bによる明副画素とが形成される。
 そして本液晶パネルでは、保持容量配線18と画素電極17bとがゲート絶縁膜および無機絶縁膜のみを介して重なる重畳部288が設けられているため、画素電極17bおよび保持容量配線18間の保持容量を維持しながら、容量電極267とデータ信号線115との距離を大きくすることができる。これにより、容量電極267およびデータ信号線115の短絡の発生を抑制し、液晶パネルの歩留まりを高めることができる。
 (本液晶表示ユニットおよび液晶表示装置)
 本実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、本液晶パネルの両面に、2枚の偏光板A・Bを、偏光板Aの偏光軸と偏光板Bの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図22(a)に示すように、ドライバ(ゲートドライバ202、ソースドライバ201)を接続する。ここでは、一例として、ドライバをTCP方式による接続について説明する。まず、液晶パネルの端子部にACFを仮圧着する。ついで、ドライバが乗せられたTCPをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバTCP同士を連結するための回路基板203(PWB)とTCPの入力端子とをACFで接続する。これにより、液晶表示ユニット200が完成する。その後、図22(b)に示すように、液晶表示ユニットの各ドライバ(201・202)に、回路基板203を介して表示制御回路209を接続し、照明装置(バックライトユニット)204と一体化することで、液晶表示装置210となる。
 図23は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部(液晶パネル)と、ソースドライバ(SD)と、ゲートドライバ(GD)と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。
 表示制御回路は、外部の信号源(例えばチューナー)から、表示すべき画像を表すデジタルビデオ信号Dvと、当該デジタルビデオ信号Dvに対応する水平同期信号HSYおよび垂直同期信号VSYと、表示動作を制御するための制御信号Dcとを受け取る。また、表示制御回路は、受け取ったこれらの信号Dv,HSY,VSY,Dcに基づき、そのデジタルビデオ信号Dvの表す画像を表示部に表示させるための信号として、データスタートパルス信号SSPと、データクロック信号SCKと、表示すべき画像を表すデジタル画像信号DA(ビデオ信号Dvに対応する信号)と、ゲートスタートパルス信号GSPと、ゲートクロック信号GCKと、ゲートドライバ出力制御信号(走査信号出力制御信号)GOEとを生成し、これらを出力する。
 より詳しくは、ビデオ信号Dvを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号DAとして表示制御回路から出力し、そのデジタル画像信号DAの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号SCKを生成し、水平同期信号HSYに基づき1水平走査期間毎に所定期間だけハイレベル(Hレベル)となる信号としてデータスタートパルス信号SSPを生成し、垂直同期信号VSYに基づき1フレーム期間(1垂直走査期間)毎に所定期間だけHレベルとなる信号としてゲートスタートパルス信号GSPを生成し、水平同期信号HSYに基づきゲートクロック信号GCKを生成し、水平同期信号HSYおよび制御信号Dcに基づきゲートドライバ出力制御信号GOEを生成する。
 上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号DA、信号電位(データ信号電位)の極性を制御する極性反転信号POL、データスタートパルス信号SSP、およびデータクロック信号SCKは、ソースドライバに入力され、ゲートスタートパルス信号GSPとゲートクロック信号GCKとゲートドライバ出力制御信号GOEとは、ゲートドライバに入力される。
 ソースドライバは、デジタル画像信号DA、データクロック信号SCK、データスタートパルス信号SSP、および極性反転信号POLに基づき、デジタル画像信号DAの表す画像の各走査信号線における画素値に相当するアナログ電位(信号電位)を1水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線に出力する。
 ゲートドライバは、ゲートスタートパルス信号GSPおよびゲートクロック信号GCKと、ゲートドライバ出力制御信号GOEとに基づき、ゲートオンパルス信号を生成し、これらを走査信号線に出力し、これによって走査信号線を選択的に駆動する。
 上記のようにソースドライバおよびゲートドライバにより表示部(液晶パネル)のデータ信号線および走査信号線が駆動されることで、選択された走査信号線に接続されたトランジスタ(TFT)を介して、データ信号線から画素電極に信号電位が書き込まれる。これにより各副画素の液晶層に電圧が印加され、これによってバックライトからの光の透過量が制御され、デジタルビデオ信号Dvの示す画像が各副画素に表示される。
 次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図24は、テレビジョン受信機用の液晶表示装置800の構成を示すブロック図である。液晶表示装置800は、液晶表示ユニット84と、Y/C分離回路80と、ビデオクロマ回路81と、A/Dコンバータ82と、液晶コントローラ83と、バックライト駆動回路85と、バックライト86と、マイコン(マイクロコンピュータ)87と、階調回路88とを備えている。なお、液晶表示ユニット84は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。
 上記構成の液晶表示装置800では、まず、テレビジョン信号としての複合カラー映像信号Scvが外部からY/C分離回路80に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路81にて光の3原色に対応するアナログRGB信号に変換され、さらに、このアナログRGB信号はA/Dコンバータ82により、デジタルRGB信号に変換される。このデジタルRGB信号は液晶コントローラ83に入力される。また、Y/C分離回路80では、外部から入力された複合カラー映像信号Scvから水平および垂直同期信号も取り出され、これらの同期信号もマイコン87を介して液晶コントローラ83に入力される。
 液晶表示ユニット84には、液晶コントローラ83からデジタルRGB信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路88では、カラー表示の3原色R,G,Bそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット84に供給される。液晶表示ユニット84では、これらのRGB信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号(データ信号=信号電位、走査信号等)が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット84によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置800では、マイコン87の制御の下にバックライト駆動回路85がバックライト86を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン87が行う。なお、外部から入力される映像信号(複合カラー映像信号)としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置800では、様々な映像信号に基づいた画像表示が可能である。
 液晶表示装置800でテレビジョン放送に基づく画像を表示する場合には、図25示すように、液晶表示装置800にチューナー部90が接続され、これによって本テレビジョン受像機601が構成される。このチューナー部90は、アンテナ(不図示)で受信した受信波(高周波信号)の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波信号を検波することによってテレビジョン信号としての複合カラー映像信号Scvを取り出す。この複合カラー映像信号Scvは、既述のように液晶表示装置800に入力され、この複合カラー映像信号Scvに基づく画像が該液晶表示装置800によって表示される。
 図26は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機601は、その構成要素として、液晶表示装置800の他に第1筐体801および第2筐体806を有しており、液晶表示装置800を第1筐体801と第2筐体806とで包み込むようにして挟持した構成となっている。第1筐体801には、液晶表示装置800で表示される画像を透過させる開口部801aが形成されている。また、第2筐体806は、液晶表示装置800の背面側を覆うものであり、当該表示装置800を操作するための操作用回路805が設けられると共に、下方に支持用部材808が取り付けられている。
 本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
 本発明のアクティブマトリクス基板およびこれを備えた液晶パネルは、例えば液晶テレビに好適である。
 101~104 画素
 12 トランジスタ
 15 データ信号線
 16 走査信号線
 17a~17c 第1~第3の画素電極
 18 保持容量配線
 21 有機ゲート絶縁膜
 22 無機ゲート絶縁膜
 25 無機層間絶縁膜
 26 有機層間絶縁膜
 51a、51b 薄膜部
 67 結合容量電極
 84 液晶表示ユニット
 601 テレビジョン受像機
 800 液晶表示装置

Claims (24)

  1.  データ信号線と、走査信号線と、上記データ信号線および上記走査信号線に接続されたトランジスタと、保持容量配線とを備えたアクティブマトリクス基板であって、
     1つの画素領域内に形成された第1および第2の画素電極を備え、
     上記第1の画素電極は、上記トランジスタを介して上記データ信号線に接続され、
     上記第2の画素電極は、上記第1の画素電極に電気的に接続される結合容量電極との間に形成される容量を介して該第1の画素電極に接続されるとともに、絶縁膜を介して上記保持容量配線と重なっており、
     上記絶縁膜のうち上記結合容量電極とは重ならない部分の少なくとも一部に、薄膜部が形成されていることを特徴とするアクティブマトリクス基板。
  2.  上記絶縁膜は、第1~第3の領域を有し、
     上記第1~第3の領域は、それぞれ、上記保持容量配線および上記第2の画素電極と重なり、
     上記第1および第3の領域に上記薄膜部が形成され、上記第2の領域に上記結合容量電極と上記第2の画素電極との重畳部が形成され、
     上記第1~第3の領域が、この順に走査信号線の延伸方向に並んで形成されていることを特徴とする請求項1に記載のアクティブマトリクス基板。
  3.  上記トランジスタの導通電極から引き出された引き出し配線と上記結合容量電極とが同層で接続されるとともに、上記引き出し配線と上記第1の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項1または2に記載のアクティブマトリクス基板。
  4.  上記絶縁膜は、トランジスタのチャネルを覆う層間絶縁膜、およびゲート絶縁膜の少なくともいずれか一方であることを特徴とする請求項1~3のいずれか1項に記載のアクティブマトリクス基板。
  5.  上記絶縁膜は、上記層間絶縁膜であり、
     上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、
     上記絶縁膜における上記薄膜部は、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されることにより形成されていることを特徴とする請求項4に記載のアクティブマトリクス基板。
  6.  上記絶縁膜は、上記層間絶縁膜であり、
     上記層間絶縁膜は、さらに、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部が薄くなっていることを特徴とする請求項4または5に記載のアクティブマトリクス基板。
  7.  上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、
     上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部では、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されていることを特徴とする請求項6に記載のアクティブマトリクス基板。
  8.  上記絶縁膜は、上記ゲート絶縁膜であり、
     上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、
     上記絶縁膜における上記薄膜部は、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されることにより形成されていることを特徴とする請求項4に記載のアクティブマトリクス基板。
  9.  上記絶縁膜は、上記ゲート絶縁膜であり、
     上記ゲート絶縁膜は、さらに、上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部が薄くなっていることを特徴とする請求項4または8に記載のアクティブマトリクス基板。
  10.  上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とを含み、
     上記第2の画素電極および上記結合容量電極と重なる部分の少なくとも一部では、上記有機絶縁膜が薄くなっているか、あるいは該有機絶縁膜が除去されていることを特徴とする請求項9に記載のアクティブマトリクス基板。
  11.  上記有機絶縁膜には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも1つが含まれていることを特徴とする請求項5,7,8および10のいずれか1項に記載のアクティブマトリクス基板。
  12.  上記第1の画素電極と上記走査信号線とが一部重なっていることを特徴とする請求項5または8に記載のアクティブマトリクス基板。
  13.  上記保持容量配線から引き出された保持容量延伸部をさらに備え、
     上記保持容量延伸部は、平面的に視ると、上記保持容量配線から上記データ信号線に沿って延伸し、上記第2の画素電極のエッジと重なるか、あるいは該エッジの外側を通っていることを特徴とする請求項1~12のいずれか1項に記載のアクティブマトリクス基板。
  14.  上記第1および第2の画素電極の間隙が配向を規制する機能を有することを特徴とする請求項1~13のいずれか1項に記載のアクティブマトリクス基板。
  15.  上記画素領域内に形成された第3の画素電極をさらに備え、
     上記第3の画素電極は、上記第1の画素電極と電気的に接続されていることを特徴とする請求項1~14のいずれか1項に記載のアクティブマトリクス基板。
  16.  上記第1~第3の画素電極が、この順にデータ信号線の延伸方向に並べられていることを特徴とする請求項15に記載のアクティブマトリクス基板。
  17.  走査信号線に接続されたトランジスタと、保持容量配線とを備え、
     1つの画素領域に、上記トランジスタの一方の導通電極と接続する第1の画素電極と、上記保持容量配線に重なる第2の画素電極と、該保持容量配線および第2の画素電極それぞれに重なる結合容量電極とが設けられ、
     上記トランジスタの一方または他方の導通電極と上記結合容量電極とが電気的に接続され、
     上記第2の画素電極が上記保持容量配線とは重なるが上記結合容量電極とは重ならない領域の一部では、上記保持容量配線と上記第2の画素電極との間に配される複数の絶縁膜のうち少なくとも1つが周囲よりも薄く形成されていることを特徴とするアクティブマトリクス基板。
  18.  請求項6に記載のアクティブマトリクス基板とこれに対向する対向基板を備え、
     上記対向基板の表面は、上記アクティブマトリクス基板の層間絶縁膜が薄くなっている領域に対向する部分が隆起していることを特徴とする液晶パネル。
  19.  請求項9に記載のアクティブマトリクス基板とこれに対向する対向基板を備え、
     上記対向基板の表面は、上記アクティブマトリクス基板のゲート絶縁膜が薄くなっている領域に対向する部分が隆起していることを特徴とする液晶パネル。
  20.  上記保持容量配線は行方向に延伸し、
     対向基板表面の隆起している部分を上記保持容量配線の形成層に投射した場合に、上記保持容量配線の行方向に沿う2つのエッジ間に収まることを特徴とする請求項18または19に記載の液晶パネル。
  21.  請求項1~17のいずれか1項に記載のアクティブマトリクス基板を備えた液晶パネル。
  22.  請求項18~21のいずれか1項に記載の液晶パネルとドライバとを備えることを特徴とする液晶表示ユニット。
  23.  請求項22に記載の液晶表示ユニットと光源装置とを備えることを特徴とする液晶表示装置。
  24.  請求項23に記載の液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。
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