JP2010016187A - 電気光学装置、電気光学装置の製造方法、及び電子機器 - Google Patents
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Abstract
【課題】TFTの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る構造を提供する。
【解決手段】本発明の電気光学装置は、画素部と、不揮発性メモリ110AのTFTの半導体層10が同一層に形成され、不揮発性メモリ110Aは、ゲート絶縁膜20を介して半導体層10上に設けられたゲート電極30を覆うように形成されたフローティングゲート絶縁膜21と、フローティングゲート絶縁膜21を介してゲート電極30と一部重なるように配置されたフローティングゲート電極31と、フローティングゲート電極31を覆うように形成されたトンネル絶縁膜22と、トンネル絶縁膜22を介してゲート電極30及びフローティングゲート電極31と一部重なるように配置されたソース電極32とを有するメモリセルを備えている。
【選択図】図4
【解決手段】本発明の電気光学装置は、画素部と、不揮発性メモリ110AのTFTの半導体層10が同一層に形成され、不揮発性メモリ110Aは、ゲート絶縁膜20を介して半導体層10上に設けられたゲート電極30を覆うように形成されたフローティングゲート絶縁膜21と、フローティングゲート絶縁膜21を介してゲート電極30と一部重なるように配置されたフローティングゲート電極31と、フローティングゲート電極31を覆うように形成されたトンネル絶縁膜22と、トンネル絶縁膜22を介してゲート電極30及びフローティングゲート電極31と一部重なるように配置されたソース電極32とを有するメモリセルを備えている。
【選択図】図4
Description
本発明は、電気光学装置、電気光学装置の製造方法、及び電子機器に関するものである。
近年、液晶装置等の電気光学装置の多機能化、高機能化及び小型化に伴い、電気光学パネル上に記憶装置としてのメモリを搭載した電気光学装置が開発されている。このようなメモリとして注目を浴びているのが、半導体不揮発性メモリである。半導体不揮発性メモリの中でも、EEPROM(Electrically Erasable Programmable Read Only Memory;EEPROM)は、電気的なデータの読み出し、書き込み及び消去を可能とすることから、有望視されている。
EEPROMは、フローティングゲート電極とトンネル絶縁膜とを備えた複数のメモリセルを備え、選択トランジスタにより前記各メモリセルが選択されることで、データの読み出し、書き込み及び消去を可能としている。トンネル絶縁膜は非常に薄く形成されており、量子トンネル効果によって電子がトンネル絶縁膜を突き抜ける効果を有している。そして、トンネル絶縁膜中を電流が流れることでフローティングゲート電極に電子を蓄積させることができる。
従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電機光学装置の十分な小型化を図ることが困難であった。このような問題点を解決するために、例えば特許文献1では、シリコン・オン・インシュレータ技術(SOI技術)を用いて薄膜トランジスタ(TFT)を形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、電気光学装置の小型化を図った技術を開示している。
特開2001−326289号公報
ところで、トンネル絶縁膜は、トンネル電流が良好に流れる膜厚に設定する必要がある。しかしながら、特許文献1に開示された工程では、メモリセルを構成するトンネル絶縁膜と、画素部、及び駆動回路に含まれるTFTを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のTFTにおいても、ゲート絶縁膜を透過するトンネル電流が流れてしまう場合がある。これによって、動作不良が生じる可能性があり、電気光学装置としての信頼性が損なわれる可能性がある。
本発明はこのような事情に鑑みてなされたものであって、TFTの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る、電気光学装置、電気光学装置の製造方法、及び電子機器を提供することを目的とする。
上記の課題を解決するため、本発明の電気光学装置は、複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置において、前記画素部に含まれる薄膜トランジスタは、第1半導体層と、前記第1半導体層上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜を介して前記第1半導体層上に設けられた第1ゲート電極と、を備え、前記不揮発性メモリは、前記第1半導体層と同一層上に設けられた第2半導体層と、前記第2半導体層上に設けられ前記第1ゲート絶縁膜と同一層上に設けられた第2ゲート絶縁膜と、前記第2ゲート絶縁膜を介して前記第2半導体層上に設けられ前記第1ゲート電極と同一層上に設けられた第2ゲート電極と、前記第2ゲート電極上に設けられたフローティングゲート絶縁膜と、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるように配置されたフローティングゲート電極と、前記フローティングゲート電極上に設けられたトンネル絶縁膜と前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるように、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるように配置されたソース電極とを有するメモリセルを備えていることを特徴とする。
この構成によれば、薄膜トランジスタを構成する第1ゲート絶縁膜をトンネル絶縁膜よりも厚く形成することができるので、第1ゲート絶縁膜中にトンネル電流が流れることが防止され、その結果、良好に動作する信頼性が高い電気光学装置を提供することができる。また、薄膜トランジスタは、不揮発性メモリとともに同一基板上に形成される。したがって、メモリが外付けされた従来の電気光学装置に比べて、部品点数が削減できるとともに実装面積が削減できるので、高集積化、コスト削減、省スペース化を図ることができる。
この構成によれば、薄膜トランジスタを構成する第1ゲート絶縁膜をトンネル絶縁膜よりも厚く形成することができるので、第1ゲート絶縁膜中にトンネル電流が流れることが防止され、その結果、良好に動作する信頼性が高い電気光学装置を提供することができる。また、薄膜トランジスタは、不揮発性メモリとともに同一基板上に形成される。したがって、メモリが外付けされた従来の電気光学装置に比べて、部品点数が削減できるとともに実装面積が削減できるので、高集積化、コスト削減、省スペース化を図ることができる。
本発明においては、前記不揮発性メモリは、前記第2ゲート電極の端部に設けられた第1のフローティングゲート電極と、前記第2ゲート電極の前記第1のフローティングゲート電極が配置された側とは反対側の端部に設けられた第2のフローティングゲート電極とを備えていることが望ましい。
この構成によれば、メモリセルが第2ゲート電極の両端に形成されるので、メモリ素子としては1つのみにかかわらず2倍の容量を得ることが可能となる。
この構成によれば、メモリセルが第2ゲート電極の両端に形成されるので、メモリ素子としては1つのみにかかわらず2倍の容量を得ることが可能となる。
本発明の電気光学装置の製造方法は、複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記画素部に含まれる薄膜トランジスタを構成する第1半導体層と、前記不揮発性メモリを構成する第2半導体層とを形成する工程と、前記第1半導体層及び前記第2半導体層を覆う絶縁膜を形成することにより、前記薄膜トランジスタを構成する第1ゲート絶縁膜と、前記不揮発性メモリを構成する第2ゲート絶縁膜とを形成する工程と、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記薄膜トランジスタを構成する第1ゲート電極と、前記不揮発性メモリを構成する第2ゲート電極とを形成する工程と、前記第2ゲート電極上にフローティングゲート絶縁膜を形成する工程と、前記フローティングゲート絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるフローティングゲート電極を形成する工程と、前記フローティングゲート電極上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なり、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるソース電極を形成する工程と、を有することを特徴とする。
この製造方法によれば、薄膜トランジスタの構造を変えることなく、不揮発性メモリと薄膜トランジスタとを同一基板上に同時に形成することが可能となる。その結果、信頼性が高く、生産性に優れた電気光学装置を提供することができる。
この製造方法によれば、薄膜トランジスタの構造を変えることなく、不揮発性メモリと薄膜トランジスタとを同一基板上に同時に形成することが可能となる。その結果、信頼性が高く、生産性に優れた電気光学装置を提供することができる。
本製造方法においては、前記第2のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、前記ソース電極はAl又はMoからなることを特徴とすることが望ましい。
この製造方法によれば、ソース電極をパターニングする際に、ウエットエッチングを用いることで容易にパターニングできる。より具体的には、ゲート電極の上面にコンタクトホールが形成されている場合、ドライエッチングを用いるとゲート電極の上面の穴を通じて形成されたゲート電極を触刻してしまう場合がある。しかしながら、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いることでゲート電極により影響なくパターニングすることができる。
この製造方法によれば、ソース電極をパターニングする際に、ウエットエッチングを用いることで容易にパターニングできる。より具体的には、ゲート電極の上面にコンタクトホールが形成されている場合、ドライエッチングを用いるとゲート電極の上面の穴を通じて形成されたゲート電極を触刻してしまう場合がある。しかしながら、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いることでゲート電極により影響なくパターニングすることができる。
本製造方法においては、前記第1のゲート電極及び前記第2のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、前記第1ゲート電極及び前記第2ゲート電極はTiとAl‐CuとTi‐Nとを順に積層させて形成されてなることが望ましい。
この製造方法によれば、従来工程をそのまま生かしてゲート電極の上面にコンタクトホールを形成することができる。より具体的には、ゲート電極の上面に穴が開いている場合でも、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いればTi‐Nによりゲート電極が触刻することがないので、より高い生産効率を得ることが可能となる。
この製造方法によれば、従来工程をそのまま生かしてゲート電極の上面にコンタクトホールを形成することができる。より具体的には、ゲート電極の上面に穴が開いている場合でも、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いればTi‐Nによりゲート電極が触刻することがないので、より高い生産効率を得ることが可能となる。
本製造方法においては、前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記第1半導体層及び前記第2半導体層として用いることが望ましい。
この製造方法によれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を電気光学装置用基板として採用でき、基板材料の選択の幅が広がるとともに低コスト化を図ることができる。
この製造方法によれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を電気光学装置用基板として採用でき、基板材料の選択の幅が広がるとともに低コスト化を図ることができる。
本発明の電子機器は、前述した本発明の電気光学装置を備えていることを特徴とする。
この構成によれば、良好に動作する信頼性が高いものを得るとともに、生産プロセスを従来構造と共用化して、生産性の高い電気機器とすることができる。
この構成によれば、良好に動作する信頼性が高いものを得るとともに、生産プロセスを従来構造と共用化して、生産性の高い電気機器とすることができる。
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
[第1実施形態](電気光学装置)
図1は本発明の電気光学装置の第1実施形態である液晶装置の概略構成平面図である。本実施形態の液晶装置はアクティブマトリクス方式の液晶パネルであって、TFTアレイ基板と対向基板との間に液晶層を挟持したものである。そして、前記TFTアレイ基板に設けられたスイッチング素子(TFT素子)は、本発明の電気光学装置の製造方法を用いることで構成されたものである。
図1は本発明の電気光学装置の第1実施形態である液晶装置の概略構成平面図である。本実施形態の液晶装置はアクティブマトリクス方式の液晶パネルであって、TFTアレイ基板と対向基板との間に液晶層を挟持したものである。そして、前記TFTアレイ基板に設けられたスイッチング素子(TFT素子)は、本発明の電気光学装置の製造方法を用いることで構成されたものである。
本実施形態の液晶装置1は、TFTアレイ基板8上に、シール材52が対向基板120の縁に沿うように設けられており、その内側に並行して額縁としての遮光膜53(周辺見切り)が設けられている。シール材52の外側の領域には、データ線駆動回路(駆動回路)201および外部回路接続端子202がTFTアレイ基板8の一辺に沿って設けられており、走査線駆動回路(駆動回路)104がこの一辺に隣接する一辺に沿って設けられている。
前記遮光膜53に囲まれた領域には、画素部が構成されている。この画素部は、複数の画素Xがマトリクス状に配置されることで構成されており、後述するように各画素Xには画素電極と当該画素電極をスイッチング制御するための画素TFT(スイッチング素子)130とが形成されている(図2参照)。そして、この画素TFT130は前記データ線駆動回路201、及び前記走査線駆動回路104によって駆動されるようになっている。
また、対向基板120のコーナー部の少なくとも1箇所においては、TFTアレイ基板8と対向基板120との間で電気的導通をとるための上下導通材106が設けられている。そして、図1に示したシール材52とほぼ同じ輪郭を持つ対向基板120がシール材52によりTFTアレイ基板8に固着されており、TFTアレイ基板8と対向基板120との間に液晶層が封入されている。また、図1に示すシール材52に設けられた開口部は液晶注入口52aであり、封止材25によって封止されている。
図2は液晶装置を構成するマトリクス状に形成された複数の画素部の等価回路図である。各画素Xには各々、画素電極9と当該画素電極9をスイッチング制御するための画素TFT130とが形成されている。画素TFT130のソース領域には、前記データ線駆動回路201からの画像信号を供給するデータ線6aが電気的に接続され、前記画素TFT130のドレイン領域に前記画素電極9が電気的に接続されている。また、複数のデータ線6aに対して直角に交差する方向に延びる複数の走査線3aと、各走査線3aに並列に延びる複数の容量線3bとがそれぞれ配置された構成となっている。
画素電極9は、スイッチング素子である画素TFT130を一定期間だけオン状態とすることにより、データ線6aから供給される画像信号が所定のタイミングで書き込まれる。画素電極9を介して液晶に書き込まれた所定レベルの画像信号は、対向基板120に形成された共通電極との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極9と共通電極との間に形成される液晶容量と並列に蓄積容量70が設けられている。
ところで、本実施形態に係る液晶装置1は、図1に示したようにデータ線駆動回路201および外部回路接続端子202が設けられたTFTアレイ基板8の一辺に対向する辺にメモリコントローラ回路112、SRAM113、及び不揮発性メモリ110が設けられている。なお、本実施形態においてメモリコントローラ回路112とは、SRAM113および不揮発性メモリ110に画像データを格納したり読み出したりという動作を制御するための制御回路である。SRAM113は高速なデータの書き込みを行うために設けられている。なお、SRAM113の代わりにDRAMを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にSRAM113を設けなくてもよい。また、本実施形態に係る液晶装置1は、TFTアレイ基板8に、データ線駆動回路201および走査線駆動回路104が設けられているが、これら駆動回路201,104を外付けの回路基板に設け、外部回路接続端子202によりこれら駆動回路201,104からの信号を入力させるようにしても良い。
本実施形態に係る液晶装置1は、後述する製造方法により、前記画素Xに設けられた画素TFT130とともに、前記不揮発性メモリ110の一部を構成するスイッチング素子がTFTアレイ基板8上に直接形成されたものとなっている。この画素TFT130は、後述する本発明の一実施形態に係る製造方法により形成されたもので、前記不揮発性メモリ110の一部を構成するメモリセルを形成するとともにTFTアレイ基板8上に形成されたものである。
図3は、液晶装置1のブロック図を示すものである。図3に示すように、液晶装置1は、画像信号、クロック信号若しくは同期信号等がFPC(フレキシブルプリント基板)117を経由して入力されるようになっている。なお、前記FPC117は、上記外部回路接続端子202に接続される。また、外部回路接続端子202は、図示されない配線によってメモリコントローラ回路112に電気的に接続され、これによって画像信号、クロック信号若しくは同期信号等をメモリコントローラ回路112に入力することができる。
本実施形態の液晶装置1において、例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、1フレーム毎にSRAM113に格納(記憶)され、その画像信号はメモリコントローラ回路112によって適宜駆動回路104、201を経由して順次画素Xに入力され表示される。SRAM113には少なくとも画素Xに表示される画像1フレーム分の画像情報が記憶される。例えば、6ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×6ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路112により、必要に応じて、SRAM113に格納された画像信号を不揮発性メモリ110へ格納し、あるいは不揮発性メモリ110に格納された画像信号を画素TFT30に入力し、これによって画素電極9と対向電極との間に電圧を印加し、液晶層を配向させることにより、画像表示を行うことが可能となる。
なお、SRAM113および不揮発性メモリ110に格納する画像データはデジタル信号であるので、必要に応じてD/Aコンバータ若しくはA/DコンバータをTFTアレイ基板8上に形成することが望ましい。
本実施形態に係る液晶装置1では、画素Xに表示された画像を常にSRAM113に記憶しており、画像の一時停止を容易に行うことができる。さらにSRAM113に記憶された画像信号を不揮発性メモリ110へ格納し、あるいは不揮発性メモリ110に記憶された画像信号を画素Xへ入力することによって、例えば画像の録画および再生といった動作を容易に行うことができる。
(不揮発性メモリ)
図4(a)は不揮発性メモリ110Aの概略構造を示す断面図である。不揮発性メモリ110Aは、メモリセルと選択トランジスタとにより構成されるが、図4(a)では、メモリセル50Aのみを示している。
図4(a)は不揮発性メモリ110Aの概略構造を示す断面図である。不揮発性メモリ110Aは、メモリセルと選択トランジスタとにより構成されるが、図4(a)では、メモリセル50Aのみを示している。
メモリセル50Aは、半導体層(第2半導体層)10上に、ゲート絶縁膜(第2ゲート絶縁膜)20、ゲート電極(第2ゲート電極)30、フローティングゲート絶縁膜21、フローティングゲート電極31、トンネル絶縁膜22、ソース電極32が順に積層されて形成されている。なお、図4(a)では図4(b)に示したS1−S1線に沿った断面構成を示している。
半導体層10には、高濃度n型不純物領域11a,11b及び低濃度n型不純物領域12a,12bが形成されている。半導体層10を覆ってゲート絶縁膜20が形成されており、ゲート絶縁膜20上にゲート電極30が形成されている。半導体層10において、ゲート電極30と対向する部分がチャネル領域13であり、チャネル領域13の両側に低濃度n型不純物領域12a、12bが形成され、低濃度n型不純物領域のチャネル領域13とは反対側に高濃度n型不純物領域11a,11bが形成されている。図示右側の高濃度n型不純物領域11bはソース部であり、図示左側の高濃度n型不純物領域11aはドレイン部である。
ゲート電極30及びゲート絶縁膜20を覆ってフローティングゲート絶縁膜21が形成されている。フローティングゲート絶縁膜21上には、フローティングゲート電極31が形成されている。フローティングゲート電極31は、低濃度n型不純物領域12bからゲート電極30の上面の一部に跨るように配置され、フローティングゲート絶縁膜21を介して、ゲート電極30の側面及び上面の一部と対向配置されている。
フローティングゲート電極31及びフローティングゲート絶縁膜21を覆ってトンネル絶縁膜22が形成されている。トンネル絶縁膜22上には、ソース電極32が形成されている。ソース電極32は、高濃度n型不純物領域11bからフローティングゲート電極31の上面に跨るように配置されており、トンネル絶縁膜22を介してフローティングゲート電極31の側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜22とフローティングゲート電極31とフローティングゲート絶縁膜21を介してソース電極32は、ゲート電極30の側面及び上面の少なくとも一部と対向配置されている。また、ソース電極32と高濃度n型不純物領域11bとが重なる部分には、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通するコンタクトホールが形成され、該コンタクトホールを介してソース電極32と高濃度n型不純物領域11bとが電気的に接続されている。
ソース電極32及びトンネル絶縁膜22を覆って層間絶縁膜23が形成されている。層間絶縁膜23上には、ソース電極32、ゲート電極30、高濃度n型不純物領域11aと重なる位置に、配線層33a,33b,33c(図4(b)参照)が形成されている。ソース電極32と配線層33bとが重なる部分には、層間絶縁膜23を貫通するコンタクトホール40bが形成され、該コンタクトホール40bを介して配線層33bとソース電極32とが電気的に接続されている。高濃度n型不純物領域11aと配線層33aとが重なる部分には、層間絶縁膜23、トンネル絶縁膜22、フローティングゲート絶縁膜21、及びゲート絶縁膜20を貫通するコンタクトホール40aが形成され、該コンタクトホール40aを介して配線層33aと高濃度n型不純物領域11aとが電気的に接続されている。
図4(b)はメモリセル50Aの概略構造を示す平面図である。メモリセル50Aには、図示左右方向に長手を有する矩形状の半導体層10と、半導体層10と部分的に重なって配置された図示上下方向に長手を有する矩形状のゲート電極30と、が設けられている。半導体層10とゲート電極30とは、半導体層10の長手方向中央部において互いに交差している。半導体層10のうちゲート電極30を挟んだ両端部には、コンタクトホール40a,40bを介して配線層33a,33bが接続されている。ゲート電極30の半導体層10を挟んだ一方の端部には、コンタクトホール40cを介して配線層33cが接続されている。配線層33cは、配線層33a,33bと同一層上(図4(a)の層間絶縁膜23上)に形成されており、層間絶縁膜23、トンネル絶縁膜22、及びフローティングゲート絶縁膜21を貫通するコンタクトホール40cを介して配線層33cとゲート電極30とが電気的に接続されている。
ゲート電極30のうち半導体層10と重なる部分の周縁部には、図示上下方向に長手を有する矩形状のフローティングゲート電極31が形成されている。フローティングゲート電極31は、半導体層10の低濃度n型不純物領域12bを覆ってゲート電極30の上面の一部と重なるように形成されている。フローティングゲート電極31は、ゲート電極30の縁に沿って延びており、その延在方向の長さは、半導体層10の短手方向の長さと同じか、それよりも若干大きな長さとなっている。
フローティングゲート電極31上には、矩形状のソース電極32が形成されている。ソース電極32は、半導体層10の高濃度n型不純物領域11bを覆ってゲート電極30の上面の一部と重なるように形成されている。ゲート電極30とフローティングゲート電極31とソース電極32とは、ゲート電極30の端部において互いに平面的に重なっている。ソース電極32は、フローティングゲート電極31の全面を覆って形成されており、ゲート電極30とフローティングゲート電極31とが対向する対向領域と、ゲート電極30とソース電極32とが対向する対向領域とは、平面視で略一致している。
(不揮発性メモリの動作方法)
図5は本実施形態に係る不揮発性メモリ110Aの等価回路図である。不揮発性メモリ110Aは複数のメモリセル50Aによって構成されているが、図5においては簡単のため、一つのメモリセル50Aのみを図示している。なお、本実施形態では、不揮発性メモリ110Aとして、例えばEEPROMを採用した。EEPROMの特徴は、書き込み、読み出し、及び消去が全て1ビット毎に可能である点にある。
図5は本実施形態に係る不揮発性メモリ110Aの等価回路図である。不揮発性メモリ110Aは複数のメモリセル50Aによって構成されているが、図5においては簡単のため、一つのメモリセル50Aのみを図示している。なお、本実施形態では、不揮発性メモリ110Aとして、例えばEEPROMを採用した。EEPROMの特徴は、書き込み、読み出し、及び消去が全て1ビット毎に可能である点にある。
本実施形態に係る不揮発性メモリ110Aは、図5に示すように、メモリセル50Aと、選択TFT60が直列に配置された回路構成となっている。メモリセル50Aは、フローティングゲート電極31への電荷(主に電子)の注入と放出によってメモリ機能を実現する。つまり、フローティングゲート電極31に電荷が蓄積された場合と、蓄積されていない場合におけるしきい電圧の違いを利用して、1ビットのデータを記憶する。
メモリセル50Aへのデータの書き込みを行う場合、ソース線G及びビット線BをGNDに落し、ワード線Wに正の高電圧(例えば20V)を印加する。また、選択TFT60についてオンの状態するために、選択線Vに正の電圧(例えば5V)を印加する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル50Aのフローティングゲート電極31に蓄積され書き込みが行われる。
また、データの読み出しを行う場合、ソース線GをGNDに落し、ワード線W及びビット線Bに所定の電圧(例えば5V)を印加する。また、選択TFT60をオンの状態にするために、選択線Vに正の電圧(例えば5V)を印加する。その結果、メモリセル50Aの状態に応じて、メモリセル50Aに記憶されているデータを読み出すことが可能となる。
一方、データの消去を行う場合、ソース線G及びビット線BをGNDに落し、ワード線Wに負の高電圧(例えば−20V)を印加する。また、選択TFT60をオンの状態にするために、選択線Vに正の電圧(例えば5V)を印加する。その結果、メモリセル50Aのフローティングゲート電極31に蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。なお、上述した動作電圧の値は一例であって、その値に限られるわけではない。
本実施形態に係る液晶装置1では、不揮発性メモリ110Aはゲート絶縁膜20を介して半導体層10上に設けられたゲート電極30を覆うようにフローティングゲート絶縁膜21を備え、フローティングゲート絶縁膜21を介して設けられたフローティングデート電極31を覆うようにトンネル絶縁膜22を備えている。よって、TFTを構成するゲート絶縁膜20は、トンネル絶縁膜22の膜厚に比べて厚く形成することができるので、ゲート絶縁膜20中にトンネル電流が流れることに起因する動作不良が生じることがなくなる。その結果、良好に動作する信頼性が高い電気光学装置を提供することができる。また、画素部及び駆動回路の少なくとも一方のTFTは、不揮発性メモリ110Aとともに同一基板上に形成される。したがって、メモリが外付けされた従来の電気光学装置に比べて、部品点数が削減できるとともに実装面積が削減できるので、高集積化、コスト削減、省スペース化を図ることができる。
(電気光学装置の製造方法)
次に、本発明の電気光学装置の製造方法の一実施形態として、上記液晶装置1を製造する工程について図面を参照して説明する。図6及び図7は液晶装置1の製造方法の一実施形態を示す断面工程図である。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、TFTアレイ基板8上に設けられた不揮発性メモリ(メモリセル、選択TFT)及び画素Xを構成する画素TFT30を同一基板上に形成する。以下の図面中において、メモリセル形成領域とは、液晶装置1におけるメモリセルが形成される領域に対応する断面図である。また、選択トランジスタ形成領域(選択TFT形成領域)とは、前記メモリセルに直列に接続された選択TFTが形成される領域に対応する断面図である。また、画素TFT形成領域とは、画素Xの画素電極をスイッチング制御するための画素TFTが形成される領域に対応する断面図である。
次に、本発明の電気光学装置の製造方法の一実施形態として、上記液晶装置1を製造する工程について図面を参照して説明する。図6及び図7は液晶装置1の製造方法の一実施形態を示す断面工程図である。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、TFTアレイ基板8上に設けられた不揮発性メモリ(メモリセル、選択TFT)及び画素Xを構成する画素TFT30を同一基板上に形成する。以下の図面中において、メモリセル形成領域とは、液晶装置1におけるメモリセルが形成される領域に対応する断面図である。また、選択トランジスタ形成領域(選択TFT形成領域)とは、前記メモリセルに直列に接続された選択TFTが形成される領域に対応する断面図である。また、画素TFT形成領域とは、画素Xの画素電極をスイッチング制御するための画素TFTが形成される領域に対応する断面図である。
本実施形態の液晶装置1の製造方法は、TFTアレイ基板8を形成する工程と、対向基板を形成する工程と、TFTアレイ基板8と対向基板とを貼合せるとともにこれら基板間に液晶層を封止する工程とを有している。対向基板を形成する工程と、液晶層を封止する工程とは、公知の形成材料や公知の形成方法を用いることができる。以下、TFTアレイ基板8を形成する工程を中心に説明を行う。
まず、図6(a)に示すように、TFTアレイ基板8を構成する基板本体8Aとして、ガラス基板を用意し、硫酸洗浄を行う。次に、プラズマCVD法により基板本体8Aの上面に厚さが50nm〜75nmのアモルファスシリコン膜を形成する。このときの原料ガスとしては、例えばジシランやモノシランを用いることができる。さらに前記アモルファスシリコン膜上に酸化シリコン膜を形成し、前記アモルファスシリコン膜にチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。そして、前記アモルファスシリコン膜にレーザ光を照射し、アモルファスシリコン膜を低温プロセスにより結晶化することでポリシリコン膜(半導体膜)に変える。
次に、ポリシリコン膜の表面にフォトリソグラフィー法を用いてレジストマスクを形成し、このレジストマスクを用いてポリシリコン膜を島状(パターン状)にする。そして、レジストマスクを除去し、メモリセル、選択TFT、及び画素TFTにおける半導体層10,61,71が形成される。
次に、図6(b)に示すように、例えばTEOS‐CVD法、CVD法、プラズマCVD法などにより、半導体層10,61,71を覆って、酸化シリコンからなるゲート絶縁膜20を基板本体8A上に形成する。ゲート絶縁膜20の膜厚は75nm程度が好ましい。
次に、図6(c)に示すように、半導体層10,61,71を覆うゲート絶縁膜20の表面にフォトリソグラフィー法を用いてマスクパターンMPを形成する。このマスクパターンMPを用いて、半導体層10,61,71に不純物注入を行い、メモリセルの高濃度n型不純物領域11a,11b、選択TFTの高濃度n型不純物領域61a,61b、及び画素TFTの高濃度n型不純物領域71a,71bを形成する。より具体的には、メモリセルのゲート電極30、選択TFTのゲート電極62、及び画素TFTのゲート電極72(図6(d)参照)よりも幅の広いレジストマスクMPを用い、リン(P)、ヒ素(As)などのV族元素のドーパントを高濃度で(例えば、Pイオンを70keVの加速電圧、4×1015/cm2のドーズ量にて)ドープする。そしてアッシングによりマスクパターンMPを剥離し、スクラブ洗浄(ブラシ洗浄)を行う。
次に、図6(d)に示すように、例えばTEOS‐CVD法、CVD法、プラズマCVD法、スパッタ法などにより、ゲート電極30,62,72の形成材料を成膜する。本実施形態では、TiとAl‐CuとTi‐Nとを順に積層することでゲート電極30,62,72を形成する。そして、前記形成材料をパターニングすることで、半導体層10,61,71を覆うゲート絶縁膜20上にゲート電極30,62,72が形成される。
次に、図6(e)に示すように、ゲート電極30,62,72をマスクとして、半導体層10,61,71に不純物注入を行い、メモリセルの低濃度n型不純物領域12a,12b、選択TFTの低濃度n型不純物領域63a,63b、及び画素TFTの低濃度n型不純物領域73a,73bを形成する。より具体的には、リン(P)、ヒ素(As)などのV族元素のドーパントを低濃度で(例えば、Pイオンを70keVの加速電圧、6×1012/cm2のドーズ量にて)ドープする。そして、半導体層10,61,71において、ゲート電極30,62,72と対向する部分がチャネル領域13,64,74となる。ここまでは、TFTアレイ基板8上に選択TFT及び画素TFTを形成する従来と共通の工程で形成できる。
次に、図6(f)に示すように、例えばTEOS‐CVD法、CVD法、プラズマCVD法などにより、ゲート電極30,62,72を覆って、酸化シリコンからなるフローティングゲート絶縁膜21を基板本体8A上の全面に形成する。フローティングゲート絶縁膜21の膜厚は10nm〜20nm程度が好ましい。なお、フローティングゲート絶縁膜21は、メモリセル形成領域を含めて、周囲の選択TFT形成領域及び画素TFT形成領域の全面を覆って形成される。
次に、図7(a)に示すように、例えばTEOS‐CVD法、CVD法、プラズマCVD法、スパッタ法などにより、フローティングゲート絶縁膜21上にフローティングゲート形成材料としてAl‐Ndを成膜する。膜厚としては、100nm以下、特に50nm程度に設定するのが望ましい。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。フローティングゲート形成材料としては、上記Al‐Nd以外にも公知の導電膜を用いることができる。より具体的には、アルミニウム(Al)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素でなる膜、または前記元素の窒化物でなる膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金)、または前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリサイド膜)を用いることができる。なお、フローティングゲート形成材料としては、Al又はMoを主成分とする合金を用いることがより好ましい。この場合、後述するフローティングゲート形成材料のパターニングの際に、ウエットエッチングを用いることができる。これにより、ドライエッチングを用いたときに懸念されるフローティングゲート電極31の下のフローティングゲート絶縁膜21、さらには、フローティングゲート絶縁膜21の下のゲート電極30へのダメージを抑えることが可能になる。また、前記フローティングゲート形成材料を成膜するに際し、ブラシによる洗浄(スクラブ洗浄)工程を設けてもよい。
そして、フォトリソグラフィー法を用いて前記フローティングゲート形成材料をパターニングすることで、フローティングゲート絶縁膜21上にフローティングゲート電極31が形成される。ここで、フローティングゲート電極31はメモリセル形成領域に配置され、周囲の選択TFT形成領域及び画素TFT形成領域においては除去される。フローティングゲート電極31は、半導体層10の低濃度n型不純物領域12bと重なるように形成されるとともに、フローティングゲート絶縁膜21を介してゲート電極30と平面視で一部重なるように形成される。
次に、図7(b)に示すように、フローティングゲート電極31を覆うように基板本体8A上に例えばTEOS‐CVD法、CVD法、プラズマCVD法などを用いて、酸化シリコンからなるトンネル絶縁膜22を基板本体8A上の全面に形成する。このトンネル絶縁膜22は、メモリセル50Aにおいてトンネル絶縁膜をなすものであり、その膜厚としては10〜20nm程度に設定するのが好ましい。ここで、トンネル絶縁膜22は、メモリセル形成領域を含めて、周囲の選択TFT形成領域及び画素TFT形成領域の全面を覆って形成される。
次に、図7(c)に示すように、メモリセル形成領域、選択TFT形成領域、及び画素TFT形成領域の所定の位置にコンタクトホール40a,40b,40c,65,66,67,75,76,77を形成する。コンタクトホール40aは、メモリセルの高濃度n型不純物領域11aに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール40bは、高濃度n型不純物領域11bに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール40cは、メモリセルのゲート電極30に達するように、フローティングゲート絶縁膜21及びトンネル絶縁膜22を貫通して形成される。コンタクトホール65は、選択TFTの高濃度n型不純物領域61aに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール66は、選択TFTの高濃度n型不純物領域61bに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール67は、選択TFTのゲート電極62に達するように、フローティングゲート絶縁膜21及びトンネル絶縁膜22を貫通して形成される。コンタクトホール75は、画素TFTの高濃度n型不純物領域71aに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール76は、画素TFTの高濃度n型不純物領域71bに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール77は、画素TFTのゲート電極72に達するように、フローティングゲート絶縁膜21及びトンネル絶縁膜22を貫通して形成される。
次に、図7(d)に示すように、例えばTEOS‐CVD法、CVD法、プラズマCVD法などを用いて、トンネル絶縁膜22上に、コンタクトホール40bを介してメモリセルの高濃度n型不純物領域11bと接続するソース電極32を形成する。ソース電極32は、トンネル絶縁膜22を介してフローティングゲート電極31を覆うように形成され、一部がゲート電極30と平面視で重なるように配置される。ソース電極32の形成材料としては、Al又はMoを用いる。これらの材料膜を、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いてパターニングすることにより、ソース電極32を形成する。なお、エッチャントは、リン酸、硝酸、酢酸のうちの一つ、または二つ以上を選んで水と組み合わせることにより使用することができる。
次に、図7(e)に示すように、ソース電極32を覆うように基板本体8A上に、例えば常圧又は減圧CVD法によってNSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜23を形成する。この層間絶縁膜23の膜厚としては、約500〜1500nmとするのが好ましく、800nmとするのがより好ましい。この後、半導体層10のポリシリコン膜安定化のための水素プラズマ処理による水素化を行い、コンタクトホール40a,40b,40c,65,66,67,75,76,77に対応する位置にコンタクトホールを形成する。
次に、図7(f)に示すように、層間絶縁膜23上に、コンタクトホール40a,40b,40c,65,66,67,75,76,77を介してメモリセル、選択TFT、及び画素TFTと接続する配線層33a,33b,33c,81,82,83,84,85を形成する。なお、配線層33a,33b,33c,81,82,83,84,85の形成材料としては、TiとAl‐CuとTi‐Nとを順に積層したものを用いる。配線層33aは、コンタクトホール40aを介して高濃度n型不純物領域11aと電気的に接続される。配線層33bは、コンタクトホール40b,65を介してソース電極32,高濃度n型不純物領域61aと電気的に接続される。配線層33cは、コンタクトホール40cを介してゲート電極30と電気的に接続される。配線層82は、コンタクトホール66を介して高濃度n型不純物領域61bと電気的に接続される。配線層81は、コンタクトホール67を介してゲート電極62と電気的に接続される。配線層83は、コンタクトホール75を介して高濃度n型不純物領域71aと電気的に接続される。配線層85は、コンタクトホール76を介して高濃度n型不純物領域71bと電気的に接続される。配線層84は、コンタクトホール77を介してゲート電極72と電気的に接続される。
図示はしないが、次に、配線層33a,33b,33c,81,82,83,84,85及び層間絶縁膜23を覆うように例えばCVD法により、表面保護膜として酸化シリコンからなるパッシベーション膜を形成する。次に、前記パッシベーション膜を覆って、アクリルからなる平坦化膜を形成する。次に、画素電極となる透明電極(ITO)を形成する。なお、画素TFTを構成するその他の配線、メモリセル50Aを構成する選択線V、ビット線B、ワード線W等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。
本実施形態の製造方法によれば、画素部及び駆動回路の薄膜トランジスタ(TFT)を形成する工程の過程で、メモリセル50Aを形成することができる。すなわち、TFTの従来構造をそのまま生かした構造で不揮発性メモリ110Aを画素部及び駆動回路のTFTと同一基板上に形成することが可能となる。その結果、生産プロセスを従来構造と共用化して、信頼性が高く、生産性に優れた液晶装置1を提供することができる。
また、本製造方法によれば、ソース電極32はAl又はMoからなるので、ソース電極32をパターニングする際に、ウエットエッチングを用いることで容易にパターニングできる。より具体的には、ゲート電極30の上面にコンタクトホール40cが形成されている場合、ドライエッチングを用いるとゲート電極30の上面の穴を通じて形成されたゲート電極30を触刻してしまう場合がある。しかしながら、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いることでゲート電極30により影響なくパターニングすることができる。
また、本製造方法によれば、ゲート電極30はTiとAl‐CuとTi‐Nとを順に積層させて形成されてなるので、TFTの従来工程をそのまま生かしてゲート電極30の上面にコンタクトホール40cを形成することができる。より具体的には、ゲート電極30の上面に穴が開いている場合でも、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いればTi‐Nによりゲート電極30が触刻することがないので、より高い生産効率を得ることが可能となる。
また、本製造方法によれば、TFTアレイ基板8上に形成したアモルファスシリコン膜を加熱し、結晶化することで得たポリシリコン膜を半導体層10として用いている。したがって、例えば低温プロセスによる低温ポリシリコン膜が半導体層10として形成できるので、安価で耐熱性の低いガラス等をTFTアレイ基板8として採用でき、TFTアレイ基板8の材料の選択の幅が広がるとともに低コスト化を図ることができる。
[第2実施形態]
図8は本発明の第2実施形態に係る液晶装置2の不揮発性メモリ110Bの概略構造を示す断面図である。不揮発性メモリ110Bは、メモリセルと選択トランジスタとにより構成されるが、図8では、メモリセル50Bのみを示している。なお、第1実施形態のメモリセル50Aと同様の構成については、同一の符号を付し、詳細な説明は省略する。
図8は本発明の第2実施形態に係る液晶装置2の不揮発性メモリ110Bの概略構造を示す断面図である。不揮発性メモリ110Bは、メモリセルと選択トランジスタとにより構成されるが、図8では、メモリセル50Bのみを示している。なお、第1実施形態のメモリセル50Aと同様の構成については、同一の符号を付し、詳細な説明は省略する。
本実施形態に係るメモリセル50Bは、ゲート電極(第2ゲート電極)30の端部に、第1のフローティングゲート電極31Aを備えている。また、ゲート電極30の第1のフローティングゲート電極31Aが配置された側とは反対側の端部に、第2のフローティングゲート電極31Bを備えている。
第1のフローティングゲート電極31Aは、低濃度n型不純物領域12aからゲート電極30の上面の一部に跨るように配置され、フローティングゲート絶縁膜21を介して、ゲート電極30の側面及び上面の一部と対向配置されている。第2のフローティングゲート電極31Bは、低濃度n型不純物領域12bからゲート電極30の上面の一部に跨るように配置され、フローティングゲート絶縁膜21を介して、ゲート電極30の側面及び上面の一部と対向配置されている。
第1のフローティングゲート電極31A、第2のフローティングゲート電極31Bを覆うトンネル絶縁膜22上には、第1のソース電極32A、第2のソース電極32Bが形成されている。第1のソース電極32Aは、高濃度n型不純物領域11aから第1のフローティングゲート電極31Aの上面に跨るように配置されており、トンネル絶縁膜22を介して第1のフローティングゲート電極31Aの側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜22と第1のフローティングゲート電極31Aとフローティングゲート絶縁膜21を介して第1のソース電極32Aは、ゲート電極30の側面及び上面の少なくとも一部と対向配置されている。第2のソース電極32Bは、高濃度n型不純物領域11bから第2のフローティングゲート電極31Bの上面に跨るように配置されており、トンネル絶縁膜22を介して第2のフローティングゲート電極31Bの側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜22と第2のフローティングゲート電極31Bとフローティングゲート絶縁膜21を介して第2のソース電極32Bは、ゲート電極30の側面及び上面の少なくとも一部と対向配置されている。
第1のソース電極32A、第2のソース電極32B及びトンネル絶縁膜22を覆って層間絶縁膜23が形成されている。層間絶縁膜23上には、第1のソース電極32A、第2のソース電極32B、ゲート電極30と重なる位置に、配線層33d,33e,33fが形成されている。第1のソース電極32Aと配線層33dとが重なる部分には、層間絶縁膜23を貫通するコンタクトホール40dが形成され、該コンタクトホール40dを介して配線層33dと第1のソース電極32Aとが電気的に接続されている。第2のソース電極32Bと配線層33eとが重なる部分には、層間絶縁膜23を貫通するコンタクトホール40eが形成され、該コンタクトホール40eを介して配線層33eと第2のソース電極32Bとが電気的に接続されている。ゲート電極30と配線層33fとが重なる部分には、層間絶縁膜23、トンネル絶縁膜22及びフローティングゲート絶縁膜21を貫通するコンタクトホール40fが形成され、該コンタクトホール40fを介して配線層33fとゲート電極30とが電気的に接続されている。
(不揮発性メモリの動作方法)
図9は本実施形態に係る不揮発性メモリ110Bの等価回路図である。不揮発性メモリ110Bは複数のメモリセルによって構成されているが、図9においては簡単のため、二つのフローティングゲート電極31A,31Bを備えた一つのメモリセル50Bのみを図示している。本実施形態に係る不揮発性メモリ110Bは、図9に示すように、メモリセル50Bと、第1の選択TFT60aと第2の選択TFT60bとが直列に配置された回路構成となっている。
図9は本実施形態に係る不揮発性メモリ110Bの等価回路図である。不揮発性メモリ110Bは複数のメモリセルによって構成されているが、図9においては簡単のため、二つのフローティングゲート電極31A,31Bを備えた一つのメモリセル50Bのみを図示している。本実施形態に係る不揮発性メモリ110Bは、図9に示すように、メモリセル50Bと、第1の選択TFT60aと第2の選択TFT60bとが直列に配置された回路構成となっている。
先ず、第1のフローティングゲート電極31Aへのデータの書き込み、読み出し及び消去について説明する。データの書き込みを行う場合、ビット線Ba及びビット線BbをGNDに落し、ワード線Waに正の高電圧(例えば20V)を印加する。また、選択TFT60aについてオン状態となるように選択線Vaの電位を設定し、選択TFT60bについてオフ状態となるように選択線Vbの電位を設定する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル50Bの第1のフローティングゲート電極31Aに蓄積され書き込みが行われる。
また、データの読み出しを行う場合、ビット線BbをGNDに落し、ワード線Wa及びビット線Baに所定の電圧(例えば5V)を印加する。また、選択TFT60a,60bをオンの状態にするために、選択線Va,Vbに正の電圧(例えば5V)を印加する。その結果、メモリセル50Bの状態に応じて、メモリセル50Bに記憶されているデータを読み出すことが可能となる。
一方、データの消去を行う場合、ビット線Ba及びビット線BbをGNDに落し、ワード線Waに負の高電圧(例えば−20V)を印加する。また、選択TFT60aについてオン状態となるように選択線Vaの電位を設定し、選択TFT60bについてオフ状態となるように選択線Vbの電位を設定する。その結果、メモリセル50Bの第1のフローティングゲート電極31Aに蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。
次に、第2のフローティングゲート電極31Bへのデータの書き込み、読み出し及び消去について説明する。データの書き込みを行う場合、ビット線Ba及びビット線BbをGNDに落し、ワード線Wに正の高電圧(例えば20V)を印加する。また、選択TFT60aについてオフ状態となるように選択線Vaの電位を設定し、選択TFT60bについてオン状態となるように選択線Vbの電位を設定する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル50Bの第2のフローティングゲート電極31Bに蓄積され書き込みが行われる。
また、データの読み出しを行う場合、ビット線BaをGNDに落し、ワード線Wa及びビット線Bbに所定の電圧(例えば5V)を印加する。また、選択TFT60a,60bをオンの状態にするために、選択線Va,Vbに正の電圧(例えば5V)を印加する。その結果、メモリセル50Bの状態に応じて、メモリセル50Bに記憶されているデータを読み出すことが可能となる。
一方、データの消去を行う場合、ビット線Ba及びビット線BbをGNDに落し、ワード線Waに負の高電圧(例えば−20V)を印加する。また、選択TFT60aについてオフ状態となるように選択線Vaの電位を設定し、選択TFT60bについてオン状態となるように選択線Vbの電位を設定する。その結果、メモリセル50Bの第2のフローティングゲート電極31Bに蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。
本実施形態に係る液晶装置2では、メモリセル50Bは、ゲート電極30の両端にフローティングゲート電極を合計2つ備えている。この構成によれば、メモリ素子としてはメモリセル50Bの1つのみにかかわらず、2倍の容量を得ることが可能となる。
(電気光学装置の製造方法)
以下、上記液晶装置2を製造する方法について説明する。本実施形態では、上述した第1実施形態に係る製造方法における図7以降の工程が異なっている。具体的に本実施形態では、図10に示すように、第1のフローティングゲート電極31Aと第2のフローティング電極31Bが、同じ工程で形成される。
以下、上記液晶装置2を製造する方法について説明する。本実施形態では、上述した第1実施形態に係る製造方法における図7以降の工程が異なっている。具体的に本実施形態では、図10に示すように、第1のフローティングゲート電極31Aと第2のフローティング電極31Bが、同じ工程で形成される。
図10(a)に示すように、第1のフローティングゲート電極31Aは、半導体層10の低濃度n型不純物領域12aと重なるように形成されるとともに、ゲート電極30の端部にフローティングゲート絶縁膜21を介してゲート電極30と平面視で一部重なるように形成される。また、第2のフローティングゲート電極31Bは、半導体層10の低濃度n型不純物領域12bと重なるように形成されるとともに、ゲート電極30の第1のフローティングゲート電極31Aが配置された側とは反対側の端部に、フローティングゲート絶縁膜21を介してゲート電極30と平面視で一部重なるように形成される。
次に、図10(b)に示すように、第1のフローティングゲート電極31A及び第2のフローティング電極31Bを覆うように基板本体8A上に、酸化シリコンからなるトンネル絶縁膜22を形成する。そして、所定の位置にコンタクトホール40d,40e,40fを形成する。コンタクトホール40dは、高濃度n型不純物領域11aに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール40eは、高濃度n型不純物領域11bに達するように、ゲート絶縁膜20、フローティングゲート絶縁膜21、及びトンネル絶縁膜22を貫通して形成される。コンタクトホール40fは、ゲート電極30に達するように、フローティングゲート絶縁膜21及びトンネル絶縁膜22を貫通して形成される。
次に、図10(c)に示すように、トンネル絶縁膜22を介して第1のフローティングゲート電極31Aを覆うように、ゲート電極30及び第1のフローティングゲート電極31Aと平面視で一部重なるように第1のソース電極32Aを形成する。第2のフローティングゲート電極31Bを覆うように、ゲート電極30及び第2のフローティングゲート電極31Bと平面視で一部重なるように第2のソース電極32Bを形成する。第1のソース電極32A及び第2のソース電極32Bの表面にフォトリソグラフィー法を用いてレジストマスクを形成し、このレジストマスクを用いて第1のソース電極32A及び第2のソース電極32Bをパターニングする。そして、レジストマスクを除去し、メモリセル50Bにおける第1のソース電極32A及び第2のソース電極32Bが形成される。なお、以下の工程については、上記実施形態と同様であることから、その詳細な説明については省略する。
なお、上記各実施形態では、選択TFTと、画素TFTと、前記不揮発性メモリ110A,110Bの一部を構成するスイッチング素子とを基板本体8A上に一体に形成したが、本発明はこれに限定されることはない。例えば、不揮発性メモリ110A,110Bだけでなく、画素部を駆動する駆動回路104、201、SRAM113、及びメモリコントローラ回路112を構成するTFTについても同一工程により形成するようにしてもよい。この場合、より液晶装置1,2の製造コストの低減を図ることができる。
また、上記各実施形態では、電気光学装置として液晶装置(液晶パネル)を例に挙げて説明したが、これに限られることは無く、他の電気光学装置、例えば有機EL装置や、無機EL装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、フィールドエミッションディスプレイ装置等においても、本発明の適用が可能である。
(電子機器)
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。図11は、携帯電話600の全体構成を示す斜視図である。携帯電話600は、筺体601、複数の操作ボタンが設けられた操作部602、画像や動画、文字等を表示する表示部603を有する。表示部603には、本発明に係る液晶装置1が搭載される。
このように、不揮発性メモリ110Aを備えた信頼性の高い液晶装置1を備えているので、高信頼性かつ高性能な電子機器(携帯電話)600を得ることができる。
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。図11は、携帯電話600の全体構成を示す斜視図である。携帯電話600は、筺体601、複数の操作ボタンが設けられた操作部602、画像や動画、文字等を表示する表示部603を有する。表示部603には、本発明に係る液晶装置1が搭載される。
このように、不揮発性メモリ110Aを備えた信頼性の高い液晶装置1を備えているので、高信頼性かつ高性能な電子機器(携帯電話)600を得ることができる。
なお、電子機器としては、上記携帯電話600以外にも、マルチメディア対応のパーソナルコンピュータ(PC)、およびエンジニアリング・ワークステーション(EWS)、ページャ、あるいは投射型液晶表示装置、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルなどを挙げることができる。
X…画素、1,2…液晶装置(電気光学装置)、10…半導体層(第2半導体層)、20…ゲート絶縁膜(第2ゲート絶縁膜)、21…フローティングゲート絶縁膜、22…トンネル絶縁膜、30…ゲート電極(第2ゲート電極)、31…フローティングゲート電極、31A…第1のフローティングゲート電極、31B…第2のフローティングゲート電極、32…ソース電極、50A,50B…メモリセル、110A,110B…不揮発性メモリ、130…TFT(薄膜トランジスタ)、600…携帯電話(電子機器)
Claims (7)
- 複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置において、
前記画素部に含まれる薄膜トランジスタは、第1半導体層と、前記第1半導体層上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜を介して前記第1半導体層上に設けられた第1ゲート電極と、を備え、
前記不揮発性メモリは、前記第1半導体層と同一層上に設けられた第2半導体層と、前記第2半導体層上に設けられ前記第1ゲート絶縁膜と同一層上に設けられた第2ゲート絶縁膜と、前記第2ゲート絶縁膜を介して前記第2半導体層上に設けられ前記第1ゲート電極と同一層上に設けられた第2ゲート電極と、前記第2ゲート電極上に設けられたフローティングゲート絶縁膜と、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるように配置されたフローティングゲート電極と、前記フローティングゲート電極上に設けられたトンネル絶縁膜と前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるように、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるように配置されたソース電極とを有するメモリセルを備えていることを特徴とする電気光学装置。 - 請求項1に記載の電気光学装置において、
前記不揮発性メモリは、前記第2ゲート電極の端部に設けられた第1のフローティングゲート電極と、前記第2ゲート電極の前記第1のフローティングゲート電極が配置された側とは反対側の端部に設けられた第2のフローティングゲート電極とを備えていることを特徴とする電気光学装置。 - 複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、
前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記画素部に含まれる薄膜トランジスタを構成する第1半導体層と、前記不揮発性メモリを構成する第2半導体層とを形成する工程と、
前記第1半導体層及び前記第2半導体層を覆う絶縁膜を形成することにより、前記薄膜トランジスタを構成する第1ゲート絶縁膜と、前記不揮発性メモリを構成する第2ゲート絶縁膜とを形成する工程と、
前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記薄膜トランジスタを構成する第1ゲート電極と、前記不揮発性メモリを構成する第2ゲート電極とを形成する工程と、
前記第2ゲート電極上にフローティングゲート絶縁膜を形成する工程と、
前記フローティングゲート絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なるフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第2ゲート電極と一部重なり、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるソース電極を形成する工程と、を有することを特徴とする電気光学装置の製造方法。 - 請求項3に記載の電気光学装置の製造方法において、
前記第2のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、
前記ソース電極はAl又はMoからなることを特徴とする電気光学装置の製造方法。 - 請求項3又は4に記載の電気光学装置の製造方法において、
前記第1のゲート電極及び前記第2のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、
前記第1ゲート電極及び前記第2ゲート電極はTiとAl‐CuとTi‐Nとを順に積層させて形成されてなることを特徴とする電気光学装置の製造方法。 - 請求項3〜5のいずれか1項に記載の電気光学装置の製造方法において、
前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記第1半導体層及び前記第2半導体層として用いることを特徴とする電気光学装置の製造方法。 - 請求項1又は2に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008174823A JP2010016187A (ja) | 2008-07-03 | 2008-07-03 | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
Applications Claiming Priority (1)
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JP2008174823A JP2010016187A (ja) | 2008-07-03 | 2008-07-03 | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
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JP2010016187A true JP2010016187A (ja) | 2010-01-21 |
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ID=41702015
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JP2008174823A Pending JP2010016187A (ja) | 2008-07-03 | 2008-07-03 | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
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JP (1) | JP2010016187A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012029365A1 (ja) * | 2010-08-31 | 2012-03-08 | シャープ株式会社 | 画素回路及び表示装置 |
-
2008
- 2008-07-03 JP JP2008174823A patent/JP2010016187A/ja active Pending
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WO2012029365A1 (ja) * | 2010-08-31 | 2012-03-08 | シャープ株式会社 | 画素回路及び表示装置 |
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