CN102986023B - 薄膜晶体管存储器和具备该存储器的显示装置 - Google Patents

薄膜晶体管存储器和具备该存储器的显示装置 Download PDF

Info

Publication number
CN102986023B
CN102986023B CN201180033389.4A CN201180033389A CN102986023B CN 102986023 B CN102986023 B CN 102986023B CN 201180033389 A CN201180033389 A CN 201180033389A CN 102986023 B CN102986023 B CN 102986023B
Authority
CN
China
Prior art keywords
film transistor
thin
storage
tft
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180033389.4A
Other languages
English (en)
Other versions
CN102986023A (zh
Inventor
富田雅裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN102986023A publication Critical patent/CN102986023A/zh
Application granted granted Critical
Publication of CN102986023B publication Critical patent/CN102986023B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel

Abstract

将驱动用TFT的沟道区域的面积C1和存储用TFT的沟道区域的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，设定为C1＜C2的关系。

Description

薄膜晶体管存储器和具备该存储器的显示装置
技术领域
本发明涉及薄膜晶体管存储器和具备该薄膜晶体管存储器的显示装置。
背景技术
历来，作为EEPROM（Electrically Erasable Programmable Read OnlyMemory：电可擦可编程只读存储器）等非易失性存储器，已知包括存储数据的存储用薄膜晶体管（Thin Film Transistor，以下称为TFT）和对该存储用TFT进行选择驱动的驱动用TFT的TFT存储器。
作为该TFT存储器，例如有俘获能级绝缘膜方式的TFT存储器。在该俘获能级绝缘膜方式的TFT存储器中，驱动用TFT和存储用TFT例如采用底栅结构，且分别包括：设置在玻璃基板等绝缘性基板上的栅极电极；以覆盖该栅极电极的方式设置的栅极绝缘膜；在该栅极绝缘膜上以与栅极电极重叠的方式设置的由无定形硅（a-Si）等构成的半导体层；和相互分离地与该半导体层连接的源极电极和漏极电极。
上述存储用TFT由于利用通过电荷被栅极绝缘膜与半导体层的界面附近的电陷阱存储而表现出的迟滞现象（滞后现象）来发挥存储功能，所以需要具有充分高的迟滞性。因而，存储用TFT的栅极绝缘膜优选使用维持有大量俘获能级的、电荷蓄积功能高的绝缘膜。
另一方面，上述驱动用TFT由于当阈值电压的偏差大时不能进行上述存储用TFT的正确的选择驱动，所以需要迟滞性低。因而，驱动用TFT的栅极绝缘膜优选使用俘获能级少的、电荷蓄积功能低的绝缘膜。
因此，存储用TFT与驱动用TFT必须用不同的工序形成，TFT存储器的形成需要非常多的工序。
因此，为了使上述TFT存储器的形成工序简化，已知在驱动用TFT和存储用TFT使用共用的栅极绝缘膜，并进行改变该栅极绝缘膜的驱动用TFT部分或存储用TFT部分的膜质的处理，局部调整了栅极绝缘膜的电荷存储功能的TFT存储器。
例如，专利文献1中公开的TFT存储器，是栅极绝缘膜由具有电荷存储功能（迟滞性）的氮化硅（SiN）形成，并且该栅极绝缘膜的除存储用TFT部分以外的区域的电荷存储功能因氮化处理或氧化处理而不存在的存储器。
另外，专利文件2中公开的TFT存储器中，栅极绝缘膜由不具有电荷存储功能（迟滞性）的氮化硅（SiN）形成，并且通过对该栅极绝缘膜的存储用TFT部分注入硅（Si）离子而对该栅极绝缘膜的存储用TFT部分赋予电荷存储功能。
另外，专利文件3中公开的TFT存储器中，栅极绝缘膜由具有电荷存储功能（迟滞性）的氮化硅（SiN）形成，并且在驱动用TFT的栅极电极与栅极绝缘膜之间形成有不具有电荷蓄积功能的氮化硅膜。
另外，专利文件4中公开的TFT存储器中，栅极绝缘膜的至少表层由具有电荷存储功能的氮化硅（SiN）形成，并且通过使n型杂质在驱动用TFT的沟道区域中扩散，使半导体层与栅极绝缘膜的带隙差变大，消除这些半导体层与栅极绝缘膜之间的电荷的注入效果，该驱动用TFT为不具有迟滞性的TFT。
现有技术文献
专利文献
专利文件1：日本特开平2-122673号公报
专利文件2：日本特开平2-159768号公报
专利文件3：日本特开平2-297973号公报
专利文件4：日本特开平4-025181号公报
发明内容
发明要解决的问题
但是，专利文献1~3中公开的TFT存储器的形成均需要对栅极绝缘膜的驱动用TFT部分或存储用TFT部分调整电荷存储功能的工序。
即，专利文献1的TFT存储器需要对栅极绝缘膜的驱动用TFT部分进行氮化或氧化的工序，专利文献2的TFT存储器需要向栅极绝缘膜的驱动用TFT部分进行离子注入的工序，专利文献3的TFT存储器需要与在存储用TFT和驱动用TFT中共用的栅极绝缘膜分开地形成不具有电荷存储功能的氮化硅膜作为驱动用TFT的结构的工序。
另外，专利文献4的TFT存储器也需要使n型杂质在驱动用TFT的半导体层中扩散的工序。
像这样，专利文献1~4中公开的TFT存储器，需要用于与栅极绝缘膜和半导体层的形成分开地对该栅极绝缘膜和半导体层的存储用TFT或驱动用TFT的迟滞性进行调整的工序，TFT存储器的形成仍然需要很多的工序，因而存在改善的余地。
本发明是鉴于上述问题而完成的，其目的在于将驱动用TFT的迟滞性抑制到能够允许的程度，并且在确保存储用TFT具有充分的迟滞性的同时，使TFT存储器的形成所需要的工序数减少。
解决问题的方案
为了实现上述目的，本发明对TFT存储器的结构进行研究，使得不对栅极绝缘膜进行与该绝缘膜的形成分开地调整电荷存储功能的工序，就能够将驱动用TFT和存储用TFT两者调整为规定的迟滞性。
具体而言，本发明是以在绝缘性基板上设置有驱动用TFT和存储用TFT的TFT存储器以及具备该TFT存储器的显示装置为对象，采取了以下解决方案而完成的，其中，上述驱动用TFT和存储用TFT分别包括：栅极电极；隔着具有电荷存储功能的共用的栅极绝缘膜与该栅极电极重叠的半导体层；和相互分离地与该半导体层连接的源极电极和漏极电极，在上述半导体层的源极电极和漏极电极的连接部分间具有沟道区域。
即，第一发明是TFT存储器，上述驱动用TFT的沟道区域的面积C1和上述存储用TFT的沟道区域的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，被设定为C1＜C2的关系。
根据上述结构，由于驱动用TFT的栅极绝缘膜部分与沟道区域（半导体层）的边界面的面积相对小，所以被驱动用TFT的栅极绝缘膜部分捕捉的电荷少，带电电荷量少，因此能够将该驱动用TFT的迟滞性抑制到能够允许的程度。
另一方面，由于存储用TFT的栅极绝缘膜部分与沟道区域（半导体层）的边界面的面积相对大，所以大量电荷被存储用TFT的栅极绝缘膜部分捕捉，带电电荷量大，因此能够确保该存储用TFT具有充分的迟滞性。
像这样，由于能够不对栅极绝缘膜进行与该绝缘膜的形成分开地调整电荷存储功能的工序，就能够用沟道区域的面积将驱动用TFT和存储用TFT两者调整为与各自的功能相应的规定的迟滞性，因此，能够减少TFT存储器的形成所需的工序数。结果，能够以低成本形成该TFT存储器。
第二发明在第一发明的TFT存储器的基础上，特征在于：上述驱动用TFT的沟道宽度和上述存储用TFT的沟道宽度为相同宽度，或者，上述驱动用TFT的沟道宽度相对窄，上述存储用TFT的沟道宽度相对宽，当设上述驱动用TFT和存储用TFT的沟道宽度为一定且沟道长度为L时的该各TFT的迟滞宽度为ΔVh时，在设上述驱动用TFT的沟道长度为Ld、上述存储用TFT的沟道长度为Lm、作为上述驱动用TFT能够允许的迟滞宽度为ΔVhd、作为上述存储用TFT需要的迟滞宽度为ΔVhm时，处于满足Ld＜ΔVhd×L/ΔVh和Lm＞ΔVhm×L/ΔVh的关系。
根据上述结构，驱动用TFT的迟滞性被可靠地抑制在能够允许的程度，并且存储用TFT所需要的迟滞性被可靠地确保。由此，能够使驱动用TFT进行正确的选择驱动，并且使存储用TFT发挥良好的存储功能。
第三发明在第一发明和第二发明中任一个发明所述的TFT存储器的基础上，特征在于：上述驱动用TFT的沟道长度和上述存储用TFT的沟道长度为相同长度，或者，上述驱动用TFT的沟道长度相对短，上述存储用TFT的沟道长度相对长，当设上述驱动用TFT和存储用TFT的沟道长度为一定且沟道宽度为W时的该各TFT的迟滞宽度为ΔVh时，在设上述驱动用TFT的沟道宽度为Wd、上述存储用TFT的沟道长度为Wm、作为上述驱动用TFT能够允许的迟滞宽度为ΔVhd、作为上述存储用TFT需要的迟滞宽度为ΔVhm时，处于满足Wd＜ΔVhd×W/ΔVh和Wm＞ΔVhm×W/ΔVh的关系。
根据上述结构，驱动用TFT的迟滞性被可靠地抑制在能够允许的程度，并且存储用TFT所需要的迟滞性被可靠地确保。由此，能够使驱动用TFT进行正确的选择驱动，并且使存储用TFT发挥良好的存储功能。
第四发明在第一发明至第三发明中任一个发明所述的TFT存储器的基础上，特征在于：上述驱动用TFT和存储用TFT的半导体层包含铟镓锌氧化物（Indium Gallium Zinc Oxide，以下称为In-Ga-Zn-O）类的氧化物半导体。
根据上述结构，在驱动用TFT和存储用TFT中能够具体地得到高迁移率、高信赖性和低断开电流这样的良好特性。
第五发明在第一发明至第四发明中任一个发明所述的TFT存储器的基础上，特征在于：上述驱动用TFT和存储用TFT具有上述栅极电极被上述栅极绝缘膜覆盖且在该栅极绝缘膜上设置有上述半导体层、源极电极和漏极电极的底栅结构。
根据上述结构，与驱动用TFT或存储用TFT具有顶栅结构的情况相比，TFT存储器的形成所需要的光掩模的个数和工序数变少，因此能够以更低的成本形成TFT存储器。
第六发明是显示装置，其特征在于所述显示装置包括第一发明至第五发明中任一个发明所述的TFT存储器。
根据上述结构，第一发明至第五发明的TFT存储器，由于具有能够将驱动用TFT和存储用TFT两者调整为与各自的功能相应的规定的迟滞性，并且因为能够减少形成它们所需要的工序数这样的特性，所以作为显示装置能够谋求低成本化。
发明效果
根据本发明，驱动用TFT的沟道区域的面积C1和存储用TFT的沟道区域的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，被设定为C1＜C2的关系，因此能够将驱动用TFT的迟滞性抑制到能够允许的程度，并且在确保存储用TFT具有充分的迟滞性的同时，使TFT存储器的形成所需要的工序数减少。结果，能够以低成本形成该TFT存储器以及显示装置。
附图说明
图1是实施方式1的液晶显示装置的简要结构图。
图2是表示实施方式1的非易失性存储部的整体的简要结构的框图。
图3是表示存储单元阵列的一部分的等效电路图。
图4是表示实施方式1的TFT存储器的结构的俯视图。
图5是表示图4的V-V线的截面结构的截面图。
图6是表示用于说明TFT存储器的（a）写入、（b）擦除、（c）读出方法的存储单元阵列的一部分的等效电路图。
图7是表示存储单元阵列的制造方法的工序图。
图8是表示实施方式2的TFT存储器的结构的俯视图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。此外，本发明并不限定于以下的各实施方式。
《发明的实施方式1》
图1是该实施方式1的液晶显示装置1的简要结构图。
液晶显示装置1作为例如电子书、个人电脑、便携式电话、汽车导航系统、便携式计算机、触摸面板等的显示器使用。该液晶显示装置1具有在一对基板之间通过框状的密封件封入有液晶层的结构，并包括显示部2、源极驱动器3、栅极驱动器4和非易失性存储部5以及未图示的易失性存储部、CPU、传感器等。
图2是表示上述非易失性存储部5的整体的简要结构的框图。图3是表示后述的存储单元阵列10的一部分的等效电路图。
非易失性存储部5如图2所示，包括：存储单元阵列10、数据输入输出端子11、输入缓冲器12、源极电压控制电路13、列解码器14、地址输入端子15、地址缓冲器16、行解码器17、栅极电压控制电路18、输出缓冲器19、读出放大器20、漏极电压控制电路21以及对各控制电路和缓冲器等进行控制的控制机构（未图示）。
存储单元阵列10包括：相互并列延伸的多个栅极配线22；在与该各栅极配线22交叉的方向上相互并列延伸的多个源极配线23；和沿着该各源极配线23延伸的多个漏极配线24，构成在由这些栅极配线22、源极配线23和漏极配线24划分而成的区域中能够进行电学上的数据写入的多个存储单元C（1，1）～C（x，y：x、y是2的乘方的整数）的TFT存储器25排列成矩阵状。
上述各栅极配线22与行解码器17连接。上述各源极配线23和各漏极配线24与列解码器14连接。另外，各漏极配线24也与漏极电压控制电路21连接。
上述各TFT存储器25如图3所示，包括：存储数据的存储用TFT25M；和对该存储用TFT25M进行选择驱动的驱动用TFT25D。
在构成位于同一行的存储单元C（1，n：n是1以上的整数）~C（x，n）的TFT存储器25中，驱动用TFT25D和存储用TFT25M的栅极电极与同一栅极配线22连接。另外，在构成位于同一列的存储单元C（n，1）~C（n，y）的TFT存储器25中，驱动用TFT25D的源极电极与同一源极配线23连接，并且存储用TFT25M的漏极电极与同一漏极配线24连接。
栅极电压控制电路18是进行各栅极配线22的电压的控制的驱动控制电路。源极电压控制电路13是进行各源极配线23的电压的控制的驱动控制电路。漏极电压控制电路21是进行各漏极配线24的电压的控制的驱动控制电路。
地址缓冲器16是将从地址输入端子15输入的地址信号分为列地址的信号和行地址的信号，并将列地址的信号分配输入到列解码器14中，将行地址的信号分配输入到行解码器17中的地址信号分配电路。列解码器14是选择与所输入的地址对应的源极配线23的列选择电路。行解码器17是选择与所输入的地址对应的栅极配线22的行选择电路。
而且，在上述非易失性存储部5中，对构成被列解码器14和行解码器17选择的存储单元的TFT存储器25，经输入缓冲器12写入从数据输入输出端子11输入的数据。或者，写入到构成被列解码器14和行解码器17选择的存储单元的TFT存储器25的数据，经漏极配线24被读出，经读出放大器20被放大后，经输出缓冲器19向数据输入输出端子11输出。
图4和图5是本实施方式的TFT存储器25的简要结构图。图4是表示TFT存储器25的俯视图，图5是表示图4的V-V线的截面结构的截面图。
驱动用TFT25D和存储用TFT25M如图5所示，设置在玻璃基板等绝缘性基板26上。这两个TFT25D、25M具有底栅结构，分别包括：设置于该绝缘性基板26表面的栅极电极27d、27m；以覆盖该栅极电极27d、27m的方式设置的栅极绝缘膜28；在该栅极绝缘膜28上以与上述栅极电极27d、27m重叠的方式设置的半导体层29d、29m；相互分离地与该半导体层29d、29m连接的源极电极31d、31m和漏极电极32d、32m。
这些驱动用TFT25D和存储用TFT25M串联连接。即，驱动用TFT25D的漏极电极32d与存储用TFT25M的漏极电极31m一体形成。
驱动用TFT25D和存储用TFT25M的栅极电极27d、27m是对应的栅极配线22的在图4中向下侧突出的部分。驱动用TFT25D的源极电极31d是对应的源极配线23的在图4中向右侧突出的部分。存储用TFT25M的漏极电极32m是对应的漏极配线24的在图4中向左侧突出的部分。
上述栅极绝缘膜28包含具有电荷存储功能的氮化硅（SiN）或氧化硅（SiO），形成在基板的大致整个面并在驱动用TFT25D和驱动用TFT25M中共用。上述半导体层29d、29m包含In-Ga-Zn-O类氧化物半导体。由此，驱动用TFT25D和存储用TFT25M具有高迁移率、高信赖性和低断开电流这样的良好特性。
此外，在本实施方式中，半导体层29d、29m包含In-Ga-Zn-O类氧化物半导体，但并不限定于此。半导体层29d、29m也可以包含例如铟硅锌氧化物（In-Si-Zn-O）类、铟铝锌氧化物（In-Al-Zn-O）类、锡硅锌氧化物（Sn-Si-Zn-O）类、锡铝锌氧化物（Sn-Al-Zn-O）类、锡镓锌氧化物（Sn-Ga-Zn-O）类、镓硅锌氧化物（Ga-Si-Zn-O）类、镓铝锌氧化物（Ga-Al-Zn-O）类、铟铜锌氧化物（In-Cu-Zn-O）类、锡铜锌氧化物（Sn-Cu-Zn-O）类、锌氧化物（Zn-O）类、铟氧化物（In-O）类等其它氧化物半导体。另外，半导体层29d、29m也可以包含非晶硅（a-Si）和/或多晶硅（poly-Si）等。
另外，如图5所示，在驱动用TFT25D和存储用TFT25M，以覆盖半导体层29d、29m中的位于相互分离的位置的源极电极31d、31m和漏极电极32d、32m的连接部分以外的部分的方式，设置有作为具有接触孔30h的绝缘膜的蚀刻阻挡膜30。
上述源极电极31d、31m和漏极电极32d、32m形成在该蚀刻阻挡膜30上，分别经接触孔30h与半导体层29d、29m连接。在该半导体层29d、29m中的源极电极31d、31m与漏极电极32d、32m的连接部分之间设置有沟道区域29dc、29mc。
而且，驱动用TFT25D的沟道区域29dc的面积C1和存储用TFT25M的沟道区域29mc的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，被设定成C1＜C2的关系。
即，驱动用TFT25D中，由于沟道区域29dc的面积C1相对小，所以该沟道区域29dc与栅极绝缘膜部分的边界面的面积相对小，与此相应地，被栅极绝缘膜部分捕获到的电荷少，因此带电电荷量少，因此能够将该驱动用TFT25D的迟滞性抑制到能够允许的程度。另一方面，在存储用TFT25M中，由于沟道区域29mc的面积C2相对大，所以该沟道区域29mc与栅极绝缘膜部分的边界面的面积相对大，与此相应地，大量电荷被栅极绝缘膜部分所捕获，带电电荷量多，因此能够确保该存储用TFT25M具有充分的迟滞性。
具体而言，在本实施方式中，驱动用TFT25D和存储用TFT25M的沟道宽度相同，驱动用TFT25D的沟道长度相对短，存储用TFT25M的沟道长度相对长。关于这些驱动用TFT25D和存储用TFT25M，如图4所示，在设驱动用TFT25D的沟道长度为Ld、沟道宽度为Wd、存储用TFT25M的沟道长度为Lm、沟道宽度为Wm时，决定驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸的沟道长度Ld、Lm如以下这样设定。
即，当设驱动用TFT25D和存储用TFT25M的沟道宽度为一定且沟道长度为L时的该各TFT25D、25M的迟滞宽度为ΔVh时，沟道长度L与迟滞宽度ΔVh存在比例关系，因此以下的（式1）成立。
ΔVh=α×L（α是比例常数）……（式1）
进一步，当设作为驱动用TFT25D能够允许的迟滞宽度为ΔVhd、作为存储用TFT25M需要的迟滞宽度为ΔVhm时，作为决定驱动用TFT25D和存储用TFT25M的沟道长度Ld、Lm的式子，可以考虑以下的（式2）和（式3）。
Ld＜ΔVhd/α……（式2）
Lm＞ΔVhm/α……（式3）
而且，根据上述（式1）、（式2）和（式3）能够得到以下的（式4）和（式5）。
Ld＜ΔVhd×L/ΔVh    ……（式4）
Lm＞ΔVhm×L/ΔVh  ……（式5）
此处，L/ΔVh（即α）是已知的，因此如果决定了ΔVhd和ΔVhm，则能够分别根据上述（式4）和（式5）决定驱动用TFT25D和存储用TFT25M的沟道长度Ld、Lm。由此，能够将驱动用TFT25D的迟滞性可靠地抑制到能够允许的程度，并且能够可靠地确保存储用TFT25M所需要的迟滞性，因此能够使驱动用TFT25D进行正确的选择驱动，并且使存储用TFT25M发挥良好的存储功能。
-存储单元阵列10的驱动方法-
接着，对于对上述TFT存储器25进行写入、擦除和读出的存储单元阵列10的驱动方法，参照图6举例进行说明。图6是表示存储单元阵列10的一部分的等效电路图，（a）表示TFT存储器25的数据写入时、（b）表示TFT存储器25的数据擦除时、（c）表示TFT存储器25的数据读出时的电压施加状态。
＜数据写入＞
对TFT存储器25的写入，通过对驱动用TFT25D的栅极电极27d与源极电极31d之间、以及存储用TFT25M的栅极电极27m与漏极电极32m之间分别施加正电压来进行。
具体而言，在选择例如存储单元C（1，1）作为写入对象的情况下，如图6（a）所示，分别对与该写入对象的存储单元C（1，1）对应的栅极配线22施加写入电压Vpgm（例如+30V），对与该存储单元C（1，1）对应的源极配线23和漏极配线24施加0V。
另一方面，向与写入对象的存储单元C（1，1）不同行的不为写入对象的存储单元C（1，2）~C（m，n：1≤m≤x、2≤n≤y）所对应的栅极配线22施加与上述写入电压Vpgm的一半相当的Vpgm/2（例如+15V），并且向与写入对象的存储单元C（1，1）不同列的不为写入对象的存储单元C（2，1）~（p，q：2≤p≤x、1≤q≤y）所对应的源极配线23和漏极配线24也施加Vpgm/2（例如+15V）。
当施加这样的电压信号时，在数据写入对象的存储单元C（1，1）中，在TFT存储器25的驱动用TFT25D和存储用TFT25M的栅极电极27d、27m与源极电极31d、31m以及漏极电极32d、32m之间产生与写入电压Vpgm相当的差，这些驱动用TFT25D和存储用TFT25M一并成为导通状态，存储用TFT25M成为写入状态。该写入状态的时间，为了防止以下所述的对不为数据写入对象的存储单元进行误写入，而例如为1秒以内。
与写入对象的存储单元C（1，1）同一行的不为写入对象的存储单元C（2，1）~C（p，1：2≤p≤x）中，由于TFT存储器25的驱动用TFT25D和存储用TFT25M的栅极电极27d、27m与源极电极31d、31m以及漏极电极32d、32m之间的电位差为写入电压Vpgm的一半，因此这些各存储用TFT25M处于写入阻止状态。
另外，与写入对象的存储单元C（1，1）不同行的不为写入对象的存储单元（1，2）~（m，n：1≤m≤x、2≤n≤y）中，也由于TFT存储器25的驱动用TFT25D和存储用TFT25M的栅极电极27d、27m与源极电极31d、31m以及漏极电极32d、32m之间的电位差为写入电压Vpgm的一半，因此这些各存储用TFT25M处于写入阻止状态。
通过适宜选择作为写入对象的存储单元C（1，1）~C（x，y）进行以上那样的向TFT存储器25的数据写入，能够在存储单元阵列10中存储与存储单元数相应的量的数据。
＜数据擦除＞
TFT存储器25的数据擦除，通过分别对驱动用TFT25D的栅极电极27d与源极电极31d之间、以及存储用TFT25M的栅极电极27m与漏极电极32m之间施加负电压来进行。
具体而言，如图6（b）所示，在向所有栅极配线22施加负电压Vers（例如-30V），并且向所有源极配线23和漏极配线24施加0V。当像这样施加电压信号时，被存储在所有存储单元C（1，1）~C（x，y）的TFT存储器25中的数据被一并擦除。
＜数据读出＞
TFT存储器25的数据读出，通过对驱动用TFT25D的栅极电极27d与源极电极31d之间施加正电压，对存储用TFT25M的栅极电极27m与漏极电极32m之间施加0V的电压来进行。
具体而言，在选择例如存储单元C（1，1）作为读出对象的情况下，如图6（c）所示，分别对与该读出对象的存储单元C（1，1）对应的栅极配线22施加数据读出电压Vgr（例如+5V），对与该存储单元C（1，1）对应的源极配线施加0V，对与该存储单元C（1，1）对应的漏极配线24施加数据读出电压Vdr（例如+5V）。
另一方面，向与读出对象的存储单元C（1，1）不同行的不为读出对象的存储单元C（1，2）~C（m，n：1≤m≤x、2≤n≤y）所对应的栅极配线22施加该各存储单元C（1，2）~C（m，n）的驱动用TFT25D的阈值以下的电压Vthd（例如-5V），并且向与数据读出对象的存储单元C（1，1）不同列的不为写入对象的存储单元C（2，1）~C（p，q：2≤p≤x、1≤q≤y）所对应的源极配线23和漏极配线24也施加0V。
当施加这样的电压信号时，从构成读出对象的存储单元C（1，1）的TFT存储器25的存储用TFT25M向漏极配线24流动与该存储用TFT25M所存储的数据相应的大小的电流。即，在存储用TFT25M写入有数据的情况下，电荷在该存储用TFT25M的栅极绝缘膜部分与半导体层29m的界面附近被捕捉，因此存储用TFT25M的阈值电压与初始状态（电荷不被栅极绝缘膜部分捕捉的状态）相比上升，流过该存储用TFT25M的电流量发生变化。通过经漏极配线24检测该电流量，能够判断该存储用TFT25M是否写入有数据。
通过适宜选择作为读出对象的存储单元C（1，1）~C（x，y）进行以上那样的向TFT存储器25的数据写入，能够读出存储单元阵列10的数据。
-存储单元阵列10的形成方法-
接着，参照图7举例对上述存储单元阵列10的形成方法进行说明。图7是存储单元阵列10的形成工序图，表示图5的对应部位。
存储单元阵列10的形成方法包括栅极电极形成工序、栅极绝缘膜形成工序、半导体层形成工序、蚀刻阻挡膜形成工序和源极、漏极电极形成工序。
＜栅极电极形成工序＞
通过溅射法在预先准备的玻璃基板等绝缘性基板26上形成钼（Mo）、钛（Ti）、铝（Al）、钽（Ta）或铬（Cr）等金属膜（例如厚度为100nm~300nm左右）。接着，通过使用了第一光掩模的光刻将该金属膜图案化，由此，如图7（a）所示，与栅极配线22一并形成栅极电极27d、27m。
＜栅极绝缘膜形成工序＞
通过等离子体CVD（Chemical Vapor Deposition：化学气相沉积）法，在例如300℃~400℃左右的温度下，在形成有栅极电极27d、27m的基板上形成氧化硅膜或氮化硅膜（例如厚度为300nm~400nm左右），如图7（b）所示，形成具有电荷存储功能的栅极绝缘膜28。
＜半导体层形成工序＞
通过溅射法在例如200℃~400℃左右的温度下在形成有栅极绝缘膜28的基板上形成In-Ga-Zn-O类氧化物半导体膜（例如厚度为40nm~50nm左右）。接着，通过使用了第二光掩模的光刻将该氧化物半导体膜图案化，由此，如图7（c）所示，形成半导体层29d、29m。
＜蚀刻阻挡膜形成工序＞
通过等离子体CVD法，在例如300℃~400℃左右的温度下，在形成有半导体层29d、29m的基板上形成蚀刻阻挡膜30（例如厚度为100nm~200nm左右）。接着，通过使用了第三光掩模的光刻将该蚀刻阻挡膜30图案化，由此，如图7（d）所示，在该蚀刻阻挡膜30形成接触孔30h。
＜源极、漏极电极形成工序＞
通过溅射法在形成有蚀刻阻挡膜30的基板上形成例如钼（Mo）、钛（Ti）、铝（Al）、钽（Ta）、铬（Cr）等金属膜（例如厚度为100nm~300nm左右）。接着，通过使用了第四光掩模的光刻将该蚀刻阻挡膜30图案化，由此与源极配线23和漏极配线24一起形成源极电极31d、31m、漏极电极32d、32m和具有它们的驱动用TFT25D和存储用TFT25M，构成TFT存储器25。
然后，例如在200℃~400℃左右在干燥气氛中对形成有源极电极31d、31m和漏极电极32d、32m的基板进行热处理1~2小时。
进行以上工序，能够形成存储单元阵列10。此处，由于驱动用TFT25D和存储用TFT25M具有底栅结构，所以与各TFT25D、25M具有顶栅结构的情况相比，TFT存储器25的形成所需的光掩模的个数和工序数少，能够以更低的成本形成存储单元阵列10。
-实施方式1的效果-
因此，根据本实施方式1，能够不对栅极绝缘膜28进行与该绝缘膜28的形成独立进行的调整电荷存储功能的工序，就能够用沟道区域29dc、29mc的面积将驱动用TFT25D和存储用TFT25M两者调整为与各自的功能相应的规定的迟滞性。因此，能够减少TFT存储器25的形成所需的工序数。结果，能够以低成本形成包括多个该TFT存储器25的存储单元阵列10，进而能够使具有该存储单元阵列的液晶显示装置1低成本化。
《发明的实施方式2》
图8是表示该实施方式2的TFT存储器25的结构的俯视图。该实施方式2中，除位于存储单元阵列10的各TFT存储器25的结构与上述实施方式1不同之外，液晶显示装置1与上述实施方式1同样地构成，因此仅针对结构不同的TFT存储器25进行说明，同一结构部位如基于图1~图7的上述实施方式1的说明所述，省略其详细的说明。
在本实施方式中，驱动用TFT25D的沟道区域29dc的面积C1和存储用TFT25M的沟道区域29mc的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，被设定为C1＜C2的关系。
在上述实施方式1中，驱动用TFT25D和存储用TFT25M的沟道宽度Wd、Wm相同，驱动用TFT25D的沟道长度Ld相对短，存储用TFT25M的沟道长度Lm相对长，但在本实施方式中，驱动用TFT25D和存储用TFT25M的沟道长度Ld、Lm相同，驱动用TFT25D的沟道宽度Wd相对窄，存储用TFT25M的沟道宽度Wm相对宽。
决定这些驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸的沟道宽度Wd、Wm，能够分别根据与在上述实施方式1中决定驱动用TFT25D和存储用TFT25M的沟道长度Ld、Lm的上述（式4）和（式5）同样地导出的式子来决定。
即，在设驱动用TFT25D和存储用TFT25M的沟道长度为一定且沟道宽度为W时的该各TFT25D、TFT25M的迟滞宽度为ΔVh时，沟道宽度W与迟滞宽度ΔVh存在比例关系，以下的（式6）成立。
ΔVh=β×W（β是比例常数）……（式6）
进一步，作为决定驱动用TFT25D和存储用TFT25M的沟道宽度Wd、Wm的式子，可以考虑以下的（式7）和（式8）。
Wd＜ΔVhd/β……（式7）
Wm＞ΔVhm/β……（式8）
而且，根据上述（式6）、（式7）和（式8）能够得到以下的（式9）和（式10）。
Wd＜ΔVhd×W/ΔVh  ……（式9）
Wm＞ΔVhm×W/ΔVh  ……（式10）
此处，W/ΔVh（即β）是已知的，因此如果决定了ΔVhd和ΔVhm，则能够分别根据上述（式9）和（式10）决定驱动用TFT25D和存储用TFT25M的沟道宽度Wd、Wm。由此，能够将驱动用TFT25D的迟滞性可靠地抑制到能够允许的程度，并且能够可靠地确保存储用TFT25M需要的迟滞性，因此能够使驱动用TFT25D进行正确的选择驱动，并且使存储用TFT25M发挥良好的存储功能。
-实施方式2的效果-
因此，根据本实施方式2，能够不对栅极绝缘膜28进行与该绝缘膜28的形成独立地进行的调整电荷存储功能的工序，就能够用沟道区域29dc、29mc的面积将驱动用TFT25D和存储用TFT25M两者调整为与各自的功能相应的规定的迟滞性，因此能够减少TFT存储器25的形成所需的工序数。能够得到与上述实施方式1同样的效果。
并且，由于用沟道宽度Wd、Wm调整驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸，所以如上述实施方式1所示，与用沟道长度Ld、Lm调整这些各TFT25D、25M的沟道区域29dc、29mc的尺寸的情况相比，在数据读出时的存储用TFT25M中流动的电流量大，能够容易判断该存储用TFT25M是否写入有数据。
《其它实施方式》
在上述实施方式1中，使沟道宽度Wd、Wm相同，基于上述（式4）和（式5）用沟道长度Ld、Lm调整驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸，在上述实施方式2中，使沟道长度Ld、Lm相同，基于上述（式9）和（式10）用沟道宽度Wd、Wm调整驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸，但本发明并不限定于此。
例如，关于驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc，优选使沟道长度Ld、Lm为基于上述实施方式1的（式4）和（式5）的长度，使沟道宽度Wd、Wm为基于上述实施方式2的（式9）和（式10）的宽度。
如果像这样构成，则比上述实施方式1和2更能够抑制驱动用TFT25D的迟滞性，并且能够提高存储用TFT25M的迟滞性。由此，即使在各TFT存储器25之间，驱动用TFT25D和存储用TFT25M的迟滞性稍微存在偏差，也能够使驱动用TFT25D进行正确的选择驱动，并且使存储用TFT25M发挥良好的存储功能，成品率也提高。
另外，在上述实施方式1中，驱动用TFT25D和存储用TFT25M的沟道宽度Wd、Wm相同，但并不限于此，也可以为驱动用TFT25D的沟道宽度Wd相对窄，存储用TFT25M的沟道宽度Wm相对宽。
另外，在上述实施方式2中，驱动用TFT25D和存储用TFT25M的沟道长度Ld、Lm相同，但并不限于此，也可以为驱动用TFT25D的沟道长度Ld相对短，存储用TFT25M的沟道长度Lm相对长。
另外，即使驱动用TFT25D和存储用TFT25M的沟道区域29dc、29mc的尺寸，不是遵循上述（式4）和（式5）以及上述（式9）和（式10）的沟道长度Ld、Lm和沟道宽度Wd、Wm，也只要驱动用TFT25D的沟道区域29dc的面积相对小，存储用TFT25M的沟道区域29mc的面积相对大，使得驱动用TFT25D和存储用TFT25M具有与各自的功能相应的规定的迟滞性即可。
以上，对本发明的优选实施方式进行了说明，本发明的技术范围并不限定于上述实施方式所记载的范围。上述实施方式是示例，本领域技术人员可以理解：在这些各构成要素和各处理工艺的组合的基础上还能进行各种变形，并且变形得到的变形例也属于本发明的保护范围。
例如，在上述各实施方式1和2中，举例说明了驱动用TFT25D和存储用TFT25M的具有底栅结构的情况，但本发明并不限定于此，这些驱动用TFT25D和存储用TFT25M也可以采用栅极电极27d、27m与半导体层29d、29m的位置隔着栅极绝缘膜28反转而得的顶栅结构、例如在绝缘性基板上设置半导体层，在该半导体层隔着栅极绝缘膜设置栅极电极，在覆盖该栅极电极的层间绝缘膜上相互分离地设置源极电极和漏极电极，该源极电极和漏极电极经形成在上述层间绝缘膜和栅极绝缘膜的接触孔分别与半导体层接触的结构。
另外，在上述各实施方式1和2中，举例说明了液晶显示装置1，但本发明并不限于此，不仅能够适用于液晶显示装置1，而且也能够广泛适用于有机EL（Electro Luminescence）显示装置和等离子体显示装置等其它各种显示装置、以及被要求存储功能的其他电子设备中。
工业上的可利用性
如以上说明那样，本发明对于TFT存储器和具有该TFT存储器的显示装置有用，特别是适用于被要求确保存储用TFT具有充分的迟滞性，并且在将驱动用TFT的迟滞性抑制到能够允许的程度的同时，减少TFT存储器的形成所需的工序数的TFT存储器以及具有该TFT存储器的显示装置。
附图标记说明
1液晶显示装置
25TFT存储器
25D  驱动用TFT
25M  存储用TFT
26绝缘性基板
27d、27m栅极电极
28栅极绝缘膜
29d、29m半导体层
29dc、29mc沟道区域
31d、31m源极电极
32d、32m漏极电极

Claims (6)

1.一种薄膜晶体管存储器，其特征在于：
所述薄膜晶体管存储器在绝缘性基板上设置有驱动用薄膜晶体管和存储用薄膜晶体管，所述驱动用薄膜晶体管和存储用薄膜晶体管分别包括：栅极电极；隔着具有电荷存储功能的共用的栅极绝缘膜与该栅极电极重叠的半导体层；和相互分离地与该半导体层连接的源极电极和漏极电极，在所述半导体层中的与源极电极导通的导通部位和与漏极电极导通的导通部位之间形成有沟道区域，
所述驱动用薄膜晶体管的沟道区域的面积C1和所述存储用薄膜晶体管的沟道区域的面积C2，在具有与各自的功能相应的规定的迟滞性的范围内，被设定为C1＜C2的关系。
2.如权利要求1所述的薄膜晶体管存储器，其特征在于：
所述驱动用薄膜晶体管的沟道宽度和所述存储用薄膜晶体管的沟道宽度为相同宽度，或者，所述驱动用薄膜晶体管的沟道宽度相对窄，所述存储用薄膜晶体管的沟道宽度相对宽，
当设所述驱动用薄膜晶体管和存储用薄膜晶体管的沟道宽度为一定且沟道长度为L时的该各薄膜晶体管的迟滞宽度为ΔVh时，在设所述驱动用薄膜晶体管的沟道长度为Ld、所述存储用薄膜晶体管的沟道长度为Lm、作为所述驱动用薄膜晶体管能够允许的迟滞宽度为ΔVhd、作为所述存储用薄膜晶体管需要的迟滞宽度为ΔVhm时，
处于满足Ld＜ΔVhd×L/ΔVh和Lm＞ΔVhm×L/ΔVh的关系。
3.如权利要求1和2中任一项所述的薄膜晶体管存储器，其特征在于：
所述驱动用薄膜晶体管的沟道长度和所述存储用薄膜晶体管的沟道长度为相同长度，或者，所述驱动用薄膜晶体管的沟道长度相对短，所述存储用薄膜晶体管的沟道长度相对长，其中，在所述驱动用薄膜晶体管的沟道宽度和所述存储用薄膜晶体管的沟道宽度为相同宽度的情况下，所述驱动用薄膜晶体管的沟道长度和所述存储用薄膜晶体管的沟道长度不为相同长度，
当设所述驱动用薄膜晶体管和存储用薄膜晶体管的沟道长度为一定且沟道宽度为W时的该各薄膜晶体管的迟滞宽度为ΔVh时，在设所述驱动用薄膜晶体管的沟道宽度为Wd、所述存储用薄膜晶体管的沟道宽度为Wm、作为所述驱动用薄膜晶体管能够允许的迟滞宽度为ΔVhd、作为所述存储用薄膜晶体管需要的迟滞宽度为ΔVhm时，
处于满足Wd＜ΔVhd×W/ΔVh和Wm＞ΔVhm×W/ΔVh的关系。
4.如权利要求1和2中任一项所述的薄膜晶体管存储器，其特征在于：
所述驱动用薄膜晶体管和存储用薄膜晶体管的半导体层包含铟镓锌氧化物类的氧化物半导体。
5.如权利要求1和2中任一项所述的薄膜晶体管存储器，其特征在于：
所述驱动用薄膜晶体管和存储用薄膜晶体管具有所述栅极电极被所述栅极绝缘膜覆盖且在该栅极绝缘膜上设置有所述半导体层、源极电极和漏极电极的底栅结构。
6.一种显示装置，其特征在于：
所述显示装置包括权利要求1和2中任一项所述的薄膜晶体管存储器。
CN201180033389.4A 2010-07-05 2011-05-11 薄膜晶体管存储器和具备该存储器的显示装置 Expired - Fee Related CN102986023B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010153263 2010-07-05
JP2010-153263 2010-07-05
PCT/JP2011/002623 WO2012004920A1 (ja) 2010-07-05 2011-05-11 薄膜トランジスタメモリ及びそれを備えた表示装置

Publications (2)

Publication Number Publication Date
CN102986023A CN102986023A (zh) 2013-03-20
CN102986023B true CN102986023B (zh) 2015-06-24

Family

ID=45440916

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180033389.4A Expired - Fee Related CN102986023B (zh) 2010-07-05 2011-05-11 薄膜晶体管存储器和具备该存储器的显示装置

Country Status (5)

Country Link
US (1) US8614474B2 (zh)
JP (1) JP5261615B2 (zh)
KR (1) KR101311653B1 (zh)
CN (1) CN102986023B (zh)
WO (1) WO2012004920A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232567A (ja) * 2012-04-30 2013-11-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
CN105116652B (zh) * 2015-09-08 2018-01-16 昆山龙腾光电有限公司 用于补偿面板开关元件的寄生电容的方法及阵列基板
CN106684125B (zh) * 2015-11-05 2020-05-08 群创光电股份有限公司 显示设备
TWI718208B (zh) * 2016-06-30 2021-02-11 日商半導體能源研究所股份有限公司 顯示裝置及其工作方法以及電子裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714547A (zh) * 2008-10-03 2010-05-26 株式会社半导体能源研究所 显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931374Y2 (ja) * 1978-06-15 1984-09-05 信雄 小島 写真と接着剤付合成樹脂薄片の貼合装置
JPS5912179B2 (ja) * 1978-06-16 1984-03-21 セイコーエプソン株式会社 液晶表示装置
JPH07105452B2 (ja) 1988-11-01 1995-11-13 カシオ計算機株式会社 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法
JP2759153B2 (ja) 1988-12-14 1998-05-28 カシオ計算機株式会社 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法
US5060034A (en) 1988-11-01 1991-10-22 Casio Computer Co., Ltd. Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1
JPH02297973A (ja) 1989-05-12 1990-12-10 Casio Comput Co Ltd 薄膜ｅ↑２ｐｒｏｍおよびその製造方法
JPH0425181A (ja) 1990-05-21 1992-01-28 Casio Comput Co Ltd 薄膜トランジスタメモリおよびその製造方法
US6577531B2 (en) 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
JP4761646B2 (ja) 2000-04-27 2011-08-31 株式会社半導体エネルギー研究所 不揮発性メモリ
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5328214B2 (ja) 2008-04-17 2013-10-30 シャープ株式会社 半導体装置、ｔｆｔ基板、表示装置、携帯機器
JP5414036B2 (ja) 2009-03-19 2014-02-12 独立行政法人産業技術総合研究所 絶縁ゲート型半導体装置の製造方法
JP2010267705A (ja) 2009-05-13 2010-11-25 Panasonic Corp 半導体メモリセルおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714547A (zh) * 2008-10-03 2010-05-26 株式会社半导体能源研究所 显示装置

Also Published As

Publication number Publication date
KR101311653B1 (ko) 2013-09-25
JPWO2012004920A1 (ja) 2013-09-02
KR20130067291A (ko) 2013-06-21
US8614474B2 (en) 2013-12-24
CN102986023A (zh) 2013-03-20
US20130105794A1 (en) 2013-05-02
WO2012004920A1 (ja) 2012-01-12
JP5261615B2 (ja) 2013-08-14

Similar Documents

Publication Publication Date Title
JP6644942B2 (ja) 半導体装置
US10559606B2 (en) Semiconductor device employing N-channel type transistors
US8921857B2 (en) Semiconductor device
CN101868855B (zh) 存储器单元
CN101997002A (zh) 非易失性存储单元及其制造方法
CN103003934A (zh) 半导体器件
TW201742078A (zh) 半導體裝置
CN102938406A (zh) 分栅式闪存及其形成方法
CN102017129B (zh) 非易失性半导体存储装置
CN102986023B (zh) 薄膜晶体管存储器和具备该存储器的显示装置
WO2021024598A1 (ja) 不揮発性記憶装置及びその動作方法
CN102385929A (zh) 半导体装置的驱动方法
JP2017143239A (ja) 半導体装置、および半導体装置の作成方法
CN102376343A (zh) 半导体装置
CN106415801A (zh) 半导体装置及其制造方法
CN109417099A (zh) 薄膜晶体管、显示装置和薄膜晶体管制造方法
TW201428755A (zh) 非揮發性記憶裝置
CN105765662A (zh) 半导体装置及其写入方法
CN103314446A (zh) 薄膜晶体管基板及其制造方法
EP1286357B1 (en) Thin film transistor memory device
US10410708B1 (en) Dual mode memory system and method of working the same
CN105637637A (zh) 半导体装置
CN105575991A (zh) 记忆体结构及形成记忆体结构的方法
CN109690661B (zh) 有源矩阵基板和具备有源矩阵基板的显示装置
US20190228828A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150624