KR101311653B1 - 박막 트랜지스터 메모리 및 이를 구비한 표시장치 - Google Patents

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Abstract

구동용 TFT 채널영역의 면적(C1) 및 메모리용 TF의 채널영역의 면적(C2)을, 각각의 기능에 따른 소정의 히스테리시스(hysteresis)성을 갖는 범위 내에서, C1＜C2의 관계로 설정한다.

Description

박막 트랜지스터 메모리 및 이를 구비한 표시장치{THIN FILM TRANSISTOR MEMORY AND DISPLAY DEVICE EQUIPPED WITH SAME}
본 발명은, 박막 트랜지스터 메모리 및 이를 구비한 표시장치에 관한 것이다.
종래, EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 불휘발성 메모리로서, 데이터를 기억하는 메모리용 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 칭함)와, 이 메모리용 TFT를 선택 구동하는 구동용 TFT를 구비한 TFT 메모리가 알려져 있다.
이 TFT 메모리로는, 예를 들어 포획준위(trapping level) 절연막 방식의 TFT 메모리가 있다. 이 포획준위 절연막 방식의 TFT 메모리에 있어서, 구동용 TFT 및 메모리용 TFT는, 예를 들어, 보텀 게이트 구조를 채용하고 있으며, 각각, 유리 기판 등의 절연성 기판 상에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에, 게이트 전극에 겹쳐지도록 형성된 비정질 실리콘(amorphous silicon)(a-Si) 등으로 이루어지는 반도체층과, 이 반도체층에 서로 이간(離間)되어 접속된 소스 전극 및 드레인 전극을 구비한다.
상기 메모리용 TFT는, 게이트 절연막에 있어서 반도체층과의 계면 부근의 전기적인 트랩(trap)에 의해 전하(電荷)가 축적됨으로써 나타나는 히스테리시스 현상(hysteresis phenomena)(이력 현상)을 이용하여 메모리 기능을 발휘하므로, 충분히 높은 히스테리시스성을 가질 필요가 있다. 이로써, 메모리용 TFT의 게이트 절연막에는, 포획준위를 대량으로 보유하고 있는 전하 축적 기능이 높은 것이 적합하게 이용된다.
한편, 상기 구동용 TFT는, 임계값 전압의 불균일(variation)이 크면 상기 메모리용 TFT의 정확한 선택 구동을 행할 수 없으므로, 히스테리시스성이 낮을 필요가 있다. 그 때문에, 구동용 TFT의 게이트 절연막에는, 포획준위가 적은 전하 축적 기능이 낮은 것이 적합하게 이용된다.
따라서, 메모리용 TFT와 구동용 TFT는 별개 공정에서 형성해야 하고, TFT 메모리 형성에 상당히 많은 공정 수를 필요로 한다.
그래서, 상기 TFT 메모리의 형성공정을 간략화할 수 있도록, 구동용 TFT와 메모리용 TFT에 공통의 게이트 절연막을 이용하여, 이 게이트 절연막의 구동용 TFT 부분 또는 메모리용 TFT 부분의 막질(膜質)을 바꾸는 처리를 행하고, 게이트 절연막의 전하 축적 기능을 부분적으로 조정한 TFT 메모리가 알려져 있다.
예를 들어, 특허문헌 1에 개시된 TFT 메모리는, 게이트 절연막이 전하 축적 기능(히스테리시스성)을 갖는 질화 실리콘(SiN)으로 형성됨과 동시에, 이 게이트 절연막의 메모리용 TFT 부분을 제외한 영역의 전하 축적 기능이 질화 또는 산화 처리에 의해 없는 것으로 간주된다.
또, 특허문헌 2에 개시된 TFT 메모리는, 게이트 절연막이 전하 축적 기능(히스테리시스성)이 없는 질화 실리콘(SiN)으로 형성됨과 동시에, 이 게이트 절연막의 메모리용 TFT 부분에 실리콘(Si) 이온의 주입에 의해 전하 축적 기능이 부여되어 있다.
또, 특허문헌 3에 개시된 TFT 메모리는, 게이트 절연막이 전하 축적 기능(히스테리시스성)을 갖는 질화 실리콘(SiN)으로 형성됨과 동시에, 구동용 TFT의 게이트 전극과 게이트 절연막과의 사이에 전하 축적 기능을 갖지 않는 질화 실리콘막이 형성되어 있다.
또, 그 밖에, 특허문헌 4에 개시된 TFT 메모리는, 게이트 절연막 중 적어도 표층이 전하 축적 기능을 갖는 질화 실리콘(SiN)으로 형성됨과 동시에, 구동용 TFT의 채널영역에 n형 불순물을 확산시킴으로써, 반도체층과 게이트 절연막과의 밴드 갭(band gap)의 차를 크게 하여 이들 반도체층과 게이트 절연막과의 사이의 전하의 주입효과를 없애고, 이 구동용 TFT가 히스테리시스성이 없은 것으로 간주된다.
일본 특허공개 평성 2-122673호 공보 일본 특허공개 평성 2-159768호 공보 일본 특허공개 평성 2-297973호 공보 일본 특허공개 평성 4-025181호 공보
그러나, 특허문헌 1∼3에 개시된 TFT 메모리에서는, 그 형성에 있어서, 각각 게이트 절연막의 구동용 TFT 부분 또는 메모리용 TFT 부분에 대해 전하 축적 기능을 조정하는 공정을 필요로 한다.
즉, 특허문헌 1의 TFT 메모리에서는 게이트 절연막의 구동용 TFT 부분을 질화 또는 산화하는 공정이, 특허문헌 2의 TFT 메모리에서는 게이트 절연막의 메모리용 TFT 부분으로 이온 주입하는 공정이, 특허문헌 3의 TFT 메모리에서는 메모리용 TFT 및 구동용 TFT에서 공통의 게이트 절연막과는 별개의 구동용 TFT의 구성으로써 전하 축적 기능을 갖지 않는 질화 실리콘막을 형성하는 공정이 각각 필요하다.
또, 특허문헌 4의 TFT 메모리에서도, 구동용 TFT의 반도체층에 n형 불순물을 확산시키는 공정이 필요하다.
이와 같이 특허문헌 1∼4에 개시한 TFT 메모리에서는, 게이트 절연막이나 반도체막에 대해 이들의 형성과는 별개로 메모리용 TFT 또는 구동용 TFT의 히스테리시스성을 조정하기 위한 공정을 행할 필요가 있으며, 여전히 TFT 메모리의 형성에는 많은 공정 수를 필요로 하므로, 개선의 여지가 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 구동용 TFT의 히스테리시스성을 허용 가능한 정도로 억제함과 동시에, 메모리용 TFT에 충분한 히스테리시스성을 확보하면서, TFT 메모리의 형성에 필요한 공정 수를 줄이는 데 있다.
상기의 목적을 달성하기 위해, 본 발명은, 게이트 절연막에 대해 이 절연막의 형성과는 별개로 전하 축적 기능을 조정하는 공정을 행하지 않고, 구동용 TFT 및 메모리용 TFT의 쌍방을 소정의 히스테리시스성에 조정 가능하도록 TFT 메모리의 구성을 개량한 것이다.
구체적으로는, 본 발명은, 절연성 기판 상에, 각각, 게이트 전극과, 이 게이트 전극에 전하 축적 기능을 갖는 공통의 게이트 절연막을 개재하여 서로 겹쳐지는 반도체층과, 이 반도체층에 서로 이간되어 접속된 소스 전극 및 드레인 전극을 구비하고, 상기 반도체층에 있어서 소스 전극 및 드레인 전극의 접속부분 사이에 채널영역을 갖는 구동용 TFT 및 메모리용 TFT를 구비한 TFT 메모리 및 이를 구비한 표시장치를 대상으로 하여, 이하의 해결 수단을 강구한 것이다.
즉, 제 1 발명은, TFT 메모리에 있어서, 상기 구동용 TFT 채널영역의 면적(C1) 및 상기 메모리용 TFT 채널영역의 면적(C2)은, 각각의 기능에 따른 소정의 히스테리시스성을 갖는 범위 내에서, C1＜C2의 관계로 설정되는 것을 특징으로 한다.
상기 구성에 의하면, 구동용 TFT의 게이트 절연막 부분과 채널영역(반도체층)과의 경계면 면적이 상대적으로 작기 때문에, 구동용 TFT의 게이트 절연막 부분에는 트랩되는 전하가 적어 대전(帶電) 전하가 소량이 되므로, 이 구동용 TFT의 히스테리시스성을 허용 가능한 정도로 억제하는 것이 가능하다.
한편, 메모리용 TFT의 게이트 절연막 부분과 채널영역(반도체층)과의 경계면의 면적이 상대적으로 크기 때문에, 메모리용 TFT의 게이트 절연막 부분에는 많은 전하가 트랩되어 대전 전하가 대량이 되므로, 이 메모리용 TFT에 충분한 히스테리시스성을 확보하는 것이 가능하다.
이와 같이 게이트 절연막에 대해 이 절연막의 형성과는 별개로 전하 축적 기능을 조정하는 공정을 행하지 않고, 메모리용 TFT 및 구동용 TFT의 쌍방을 채널영역의 면적에 의해 각각의 기능에 따른 소정의 히스테리시스성에 조정할 수 있으므로, TFT 메모리의 형성에 필요한 공정 수를 줄일 수 있다. 그 결과, 이 TFT 메모리를 저 코스트로 형성하는 것이 가능해진다.
제 2 발명은, 제 1 발명의 TFT 메모리에 있어서, 상기 구동용 TFT의 채널폭과 상기 메모리용 TFT의 채널폭은 같은 넓이이거나, 또는, 상기 구동용 TFT의 채널폭이 상대적으로 좁고, 상기 메모리용 TFT의 채널폭이 상대적으로 넓게 되며, 상기 구동용 TFT 및 메모리용 TFT의 채널폭을 일정하게 하며 또한 채널길이를 L로 했을 때, 이 각 TFT의 히스테리시스폭을 ΔVh로 하면, 상기 구동용 TFT의 채널길이를 Ld, 상기 메모리용 TFT의 채널길이를 Lm, 상기 구동용 TFT로서 허용 가능한 히스테리시스폭을 ΔVhd, 상기 메모리용 TFT로서 필요한 히스테리시스폭을 ΔVhm으로 했을 때,
Ld＜ΔVhd×L/ΔVh, 및
Lm＞ΔVhm×L/ΔVh
을 충족시키는 관계인 것을 특징으로 한다.
상기의 구성에 의하면, 구동용 TFT의 히스테리시스성이 허용 가능한 정도로 확실하게 억제되며, 또한 메모리용 TFT에 필요한 히스테리시스성이 확실하게 확보된다. 이에 따라, 구동용 TFT에 정확한 선택 구동을 행하게 함과 동시에, 메모리용 TFT에 양호한 메모리 기능을 발휘시키는 것이 가능해진다.
제 3 발명은, 제 1 및 제 2 발명 중 어느 한쪽의 TFT 메모리에 있어서, 상기 구동용 TFT의 채널길이와 상기 메모리용 TFT의 채널길이는 같은 길이이거나, 또는 상기 구동용 TFT의 채널길이가 상대적으로 짧고, 상기 메모리용 TFT의 채널길이가 상대적으로 길게 되며, 상기 구동용 TFT 및 메모리용 TFT의 채널길이를 일정하게 하며 또한 채널폭을 W로 했을 때, 이 각 TFT의 히스테리시스폭을 ΔVh로 하면, 상기 구동용 TFT의 채널폭을 Wd, 상기 메모리용 TFT의 채널폭을 Wm, 상기 구동용 TFT로서 허용 가능한 히스테리시스폭을 ΔVhd, 상기 메모리용 TFT로서 필요한 히스테리시스폭을 ΔVhm으로 했을 때,
Wd＜ΔVhd×W/ΔVh, 및
Wm＞ΔVhm×W/ΔVh
을 충족시키는 관계인 것을 특징으로 한다.
상기의 구성에 의해서도, 구동용 TFT의 히스테리시스성이 허용 가능한 정도로 확실하게 억제되며, 또한 메모리용 TFT에 필요한 히스테리시스성이 확실하게 확보된다. 이에 따라, 구동용 TFT에 정확한 선택 구동을 행하게 함과 동시에, 메모리용 TFT에 양호한 메모리 기능을 발휘시키는 것이 가능해진다.
제 4 발명은, 제 1∼제 3 발명 중 어느 하나의 TFT 메모리에 있어서, 상기 구동용 TFT 및 메모리용 TFT의 반도체층은, 인듐-갈륨-아연-산화물(Indium Gallium Zinc Oxide, 이하, In-Ga-Zn-O라 칭한다)계의 산화물 반도체로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 구동용 TFT 및 메모리용 TFT에 있어서, 고 이동도, 고 신뢰성 및 저 오프(OFF) 전류의 양호한 특성이 구체적으로 얻어진다.
제 5 발명은, 제 1∼제 4 발명 중 어느 하나의 TFT 메모리에 있어서, 상기 구동용 TFT 및 메모리용 TFT는, 상기 게이트 전극이 상기 게이트 절연막에 의해 피복되고, 이 게이트 절연막 상에 상기 반도체층, 소스 전극 및 드레인 전극이 형성된 보텀 게이트 구조를 갖는 것을 특징으로 한다.
상기 구성에 의하면, 구동용 TFT 또는 메모리용 TFT가 탑 게이트 구조를 갖는 경우에 비해, TFT 메모리의 형성에 필요한 포토 마스크의 장수 및 공정 수가 적게 되므로, 보다 저 코스트로 TFT 메모리를 형성하는 것이 가능하다.
제 6 발명은, 표시장치에 있어서, 제 1∼제 5 발명 중 어느 하나의 TFT 메모리를 구비하는 것을 특징으로 한다.
상기의 구성에 의하면, 제 1∼제 5 발명의 TFT 메모리는, 구동용 TFT 및 메모리용 TFT의 쌍방을 각각의 기능에 따른 소정의 히스테리시스성에 조정 가능하며, 또한 이들의 형성에 필요한 공정 수를 줄일 수 있는 우수한 특성을 구비하므로, 표시장치로서도 저 코스트화를 도모하는 것이 가능해진다.
본 발명에 의하면, 구동용 TFT 채널영역의 면적(C1) 및 메모리용 TFT 채널영역의 면적(C2)이 각각의 기능에 따른 소정의 히스테리시스성을 갖는 범위 내에서 C1＜C2의 관계로 설정되므로, 구동용 TFT의 히스테리시스성을 허용 가능한 정도로 억제함과 동시에, 메모리용 TFT에 충분한 히스테리시스성을 확보하면서, TFT 메모리의 형성에 필요한 공정 수를 줄일 수 있다. 그 결과, 이 TFT 메모리, 나아가서는 표시장치를 저 코스트로 형성할 수 있다.
도 1은, 제 1 실시형태에 관한 액정표시장치의 개략 구성도이다.
도 2는, 제 1 실시형태에 관한 불휘발성 메모리부의 전체적인 개략 구성을 나타내는 블록도이다.
도 3은, 메모리 셀 어레이의 일부를 나타내는 등가 회로도이다.
도 4는, 제 1 실시형태에 관한 TFT 메모리의 구성을 나타내는 평면도이다.
도 5는, 도 4의 V-V선 단면구조를 나타내는 단면도이다.
도 6은, TFT 메모리의 (a)기록, (b)소거, (c)판독 방법을 설명하기 위한 메모리 셀 어레이의 일부를 나타내는 등가 회로도이다.
도 7은, 메모리 셀 어레이의 제조방법을 나타내는 공정도이다.
도 8은, 제 2 실시형태에 관한 TFT 메모리의 구성을 나타내는 평면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1은, 이 제 1 실시형태에 관한 액정표시장치(1)의 개략 구성도이다.
액정표시장치(1)는, 예를 들어, 전자 북(electronic book)이나 개인용 컴퓨터, 휴대전화, 카내비게이션 시스템, 휴대 계산기, 터치 패널 등의 디스플레이로써 사용된다. 이 액정표시장치(1)는, 한 쌍의 기판 사이에 틀형상의 씰재에 의해 액정층이 봉입(封入)된 구조를 가지며, 표시부(2), 소스 드라이버(3), 게이트 드라이버(4) 및 불휘발성 메모리부(5), 그 밖에, 도시하지 않으나, 휘발성 메모리부나 CPU, 센서 등을 구비한다.
도 2는, 상기 불휘발성 메모리부(5)의 전체적인 개략 구성을 나타내는 블록도이다. 도 3은, 후술의 메모리 셀 어레이(10)의 일부를 나타내는 등가 회로도이다.
불휘발성 메모리부(5)는, 도 2에 나타내듯이, 메모리 셀 어레이(10), 데이터 입출력 단자(11), 입력 버퍼(buffer)(12), 소스 전압 제어회로(13), 컬럼 디코더(column decoder)(14), 어드레스 입력단자(15), 어드레스 버퍼(16), 로우 디코더(row decoder)(17), 게이트 전압 제어회로(18), 출력 버퍼(19), 센스 앰프(20), 드레인 전압 제어회로(21), 및 각 제어회로 그리고 버퍼 등을 제어하는 제어수단(도시 않음)을 구비한다.
메모리 셀 어레이(10)는, 서로 병행으로 연장되는 복수의 게이트 배선(22)과, 이 각 게이트 배선(22)에 교차하는 방향에 서로 병행으로 연장되는 복수의 소스 배선(23)과, 이 각 소스 배선(23)을 따라 연장되는 복수의 드레인 배선(24)을 구비하고, 이들 게이트 배선(22), 소스 배선(23) 및 드레인 배선(24)에 의해 구획된 영역에 전기적으로 데이터의 재기록이 가능한 복수의 메모리 셀 C(1, 1)∼C(x, y; x, y는 2의 누승(累乘)의 정수(整數))를 이루는 TFT 메모리(25)가 매트릭스형으로 배열되어 구성된다.
상기 게이트 배선(22)은 로우 리코더(17)에 접속된다. 상기 각 소스 배선(23) 및 각 드레인 배선(24)은 컬럼 디코더(14)에 접속된다. 또, 각 드레인 배선(24)은 드레인 전압 제어회로(21)에도 접속된다.
상기 각 TFT 메모리(25)는, 도 3에 나타내듯이, 데이터를 기억하는 메모리용 TFT(25M)와, 이 메모리용 TFT(25M)를 선택 구동하는 구동용 TFT(25D)를 구비한다.
동일 행에 있는 메모리 셀 C(1, n; n은 1 이상의 정수)∼C(x, n)를 이루는 TFT 메모리(25)에 있어서, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 게이트 전극은, 동일 게이트 배선(22)에 접속된다. 또, 동일 열에 있는 메모리 셀C(n, 1)∼C(n, y)를 이루는 TFT 메모리(25)에 있어서, 구동용 TFT(25D)의 소스 전극은 동일 소스 배선(23)에 접속됨과 동시에, 메모리용 TFT(25M)의 드레인 전극은 동일 드레인 배선(24)에 접속된다.
게이트 전압 제어회로(18)는, 각 게이트 배선(22)의 전압 제어를 행하는 구동 제어회로이다. 소스 전압 제어회로(13)는, 각 소스 배선(23)의 전압 제어를 행하는 구동 제어회로이다. 드레인 전압 제어회로(21)는, 각 드레인 배선(24)의 전압 제어를 행하는 구동 제어회로이다.
어드레스 버퍼(address buffer)(16)는, 어드레스 입력단자(15)로부터 입력된 어드레스 신호를 컬럼 어드레스 신호와 로우 어드레스 신호로 분할하고, 컬럼 어드레스 신호를 컬럼 디코더(14)에, 로우 어드레스 신호를 로우 디코더(17)에 분배하여 각각 입력하는 어드레스 신호 분배회로이다. 컬럼 디코더(14)는, 입력된 어드레스에 대응한 소스 배선(23)을 선택하는 열선택 회로이다. 로우 디코더(17)는, 입력된 어드레스에 대응한 게이트 배선(22)을 선택하는 행선택 회로이다.
그리고, 상기 불휘발성 메모리부(5)에서는, 컬럼 디코더(14) 및 로우 디코더(17)에 의해 선택된 메모리 셀을 이루는 TFT 메모리(25)에 대해, 데이터 입출력 단자(11)로부터 입력된 데이터가 입력 버퍼(12)를 개재하여 기록된다. 또는, 컬럼 디코더(14) 및 로우 디코더(17)에 의해 선택된 메모리 셀을 이루는 TFT 메모리(25)에 기록되어 있던 데이터가 드레인 배선(24)을 개재하여 판독되고, 센스 앰프(20)를 거쳐 증폭된 후, 출력 버퍼(19)를 개재하여 데이터 입출력 단자(11)로 출력된다.
도 4 및 도 5는, 본 실시형태에 관한 TFT 메모리(25)의 개략 구성도이다. 도 4는, TFT 메모리(25)를 나타내는 평면도이고, 도 5는, 도 4의 V-V선 단면구조를 나타내는 단면도이다.
구동용 TFT(25D) 및 메모리용 TFT(25M)는, 도 5에 나타내듯이, 유리 기판 등의 절연성 기판(26) 상에 형성된다. 이들 양 TFT(25D, 25M)는, 보텀 게이트 구조를 가지며, 각각, 이 절연성 기판(26) 표면에 형성된 게이트 전극(27d, 27m)과, 이 게이트 전극(27d, 27m)을 피복하도록 형성된 게이트 절연막(28)과, 이 게이트 절연막(28) 상에, 상기 게이트 전극(27d, 27m)에 겹쳐지도록 형성된 반도체층(29d, 29m)과, 이 반도체층(29d, 29m)에 서로 이간되어 접속된 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)을 구비한다.
이들 구동용 TFT(25D)와 메모리용 TFT(25M)는 직렬로 접속된다. 즉, 구동용 TFT(25D)의 드레인 전극(32d)과 메모리용 TFT(25M)의 소스 전극(31m)은 일체로 형성된다.
구동용 TFT(25D) 및 메모리용 TFT(25M)의 게이트 전극(27d, 27m)은 대응하는 게이트 배선(22)의 도 4에서 하측으로 돌출된 부분이다. 구동용 TFT(25D)의 소스 전극(31d)은, 대응하는 소스 배선(23)의 도 4에서 우측으로 돌출된 부분이다. 메모리용 TFT(25M)의 드레인 전극(32m)은, 대응하는 드레인 배선(24)의 도 4에서 좌측으로 돌출된 부분이다.
상기 게이트 절연막(28)은, 전하 축적 기능을 갖는 질화 실리콘(SiN) 또는 산화 실리콘(SiO)으로 이루어지며, 기판 거의 전면에 형성되어 구동용 TFT(25D) 및 메모리용 TFT(25M)에서 공통된다. 상기 반도체층(29d, 29m)은, In-Ga-Zn-O계의 산화물 반도체로 이루어진다. 이에 따라, 구동용 TFT(25D) 및 메모리용 TFT(25M)는, 고 이동도, 고 신뢰성 및 저 오프(OFF) 전류의 양호한 특성을 갖는다.
그리고, 본 실시형태에서는, 반도체층(29d, 29m)이 In-Ga-Zn-O계의 산화물 반도체로 이루어진다고 했으나, 이에 한정되지 않는다. 이 반도체층(29d, 29m)은, 예를 들어, 인듐-실리콘-아연-산화물(In-Si-Zn-O)계, 인듐-알루미늄-아연-산화물(In-Al-Zn-O)계, 주석-실리콘-아연-산화물(Sn-Si-Zn-O)계, 주석-알루미늄-아연-산화물(Sn-Al-Zn-O)계, 주석-갈륨-아연-산화물(Sn-Ga-Zn-O)계, 갈륨-실리콘-아연-산화물(Ga-Si-Zn-O)계, 갈륨-알루미늄-아연-산화물(Ga-Al-Zn-O)계, 인듐-구리-아연-산화물(In-Cu-Zn-O)계, 주석-구리-아연-산화물(Sn-Cu-Zn-O)계, 아연-산화물(Zn-O)계, 인듐-산화물(In-O)계 등의 다른 산화물 반도체로 이루어져도 된다. 또 그 밖에, 반도체층(29d, 29m)은, 비정질 실리콘(a-Si)이나 폴리 실리콘(poly-Si) 등으로 이루어져도 상관없다.
또, 구동용 TFT(25D) 및 메모리용 TFT(25M)에는, 도 5에 나타내듯이, 반도체층(29d, 29m)에 있어서 서로 이간된 위치에 있는 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)의 접속부분 이외를 피복하도록 콘택트 홀(30h)을 갖는 절연막인 에칭 스토퍼(etching stopper)막(30)이 형성된다.
상기 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)은, 이 에칭 스토퍼막(30) 상에 형성되고, 각각 콘택트 홀(30h)을 개재하여 반도체층(29d, 29m)에 접속된다. 이 반도체층(29d, 29m)에 있어서 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)의 접속부분 사이에는, 채널영역(29dc, 29mc)이 구성된다.
그리고, 구동용 TFT(25D) 채널영역(29dc)의 면적(C1) 및 메모리용 TFT(25M) 채널영역(29mc)의 면적(C2)은, 각각의 기능에 따른 소정의 히스테리시스성을 갖는 범위 내에서, C1＜C2의 관계로 설정된다.
즉, 구동용 TFT(25D)에서는, 채널영역(29dc)의 면적(C1)이 상대적으로 작기 때문에, 이 채널영역(29dc)과 게이트 절연막 부분과의 경계면의 면적이 상대적으로 작고, 이에 따라 게이트 절연막 부분에 트랩되는 전하가 적어 대전 전하가 소량이 되므로, 이 구동용 TFT(25D)의 히스테리시스성을 허용 가능한 정도로 억제할 수 있다. 한편, 메모리용 TFT(25M)에서는, 채널영역(29mc)의 면적(C2)이 상대적으로 크기 때문에, 이 채널영역(29mc)과 게이트 절연막 부분과의 경계면의 면적이 상대적으로 크고, 이에 따라 게이트 절연막 부분에 많은 전하가 트랩되어 대전 전하가 다량이 되므로, 이 메모리용 TFT(25M)에 충분한 히스테리시스성을 확보할 수 있다.
구체적으로 본 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭은 같은 넓이이며, 구동용 TFT(25D)의 채널길이가 상대적으로 짧고, 메모리용 TFT(25M)의 채널길이가 상대적으로 길게 된다. 이들 구동용 TFT(25D) 및 메모리용 TFT(25M)에 대해, 도 4에 나타내듯이, 구동용 TFT(25D)의 채널길이를 Ld, 채널폭을 Wd로 하고, 메모리용 TFT(25M)의 채널길이를 Lm, 채널폭을 Wm로 했을 때, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)의 크기를 정하는 채널길이(Ld, Lm)는, 이하와 같이 하여 설정된다.
즉, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭을 일정하게 하며 또한 채널길이를 L로 했을 때, 이 각 TFT(25D, 25M)의 히스테리시스폭을 ΔVh라 하면, 채널길이(L)와 히스테리시스폭(ΔVh)에는 비례관계가 있으므로, 이하의 (식 1)이 성립한다.
(식 1) ‥‥ΔVh=α×L(α는 비례정수(定數))
또한, 구동용 TFT(25D)로서 허용 가능한 히스테리시스폭을 ΔVhd라 하고, 메모리용 TFT(25M)로서 필요한 히스테리시스폭을 ΔVhm이라 했을 때, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이(Ld, Lm)를 결정하는 식으로써 이하의 (식 2) 및 (식 3)을 생각할 수 있다.
(식 2) ‥‥ Ld＜ΔVhd/α
(식 3) ‥‥ Lm＞ΔVhm/α
그리고, 상기 (식 1)과 (식 2) 및 (식 3)에서 이하의 (식 4) 및 (식 5)가 얻어진다.
(식 4) ‥‥ Ld＜ΔVhd×L/ΔVh
(식 5) ‥‥ Lm＞ΔVhm×L/ΔVh
여기서, L/ΔVh(즉, α)는 이미 알고 있으므로, ΔVhd 및 ΔVhm을 정하면, 상기의 (식 4) 및 (식 5)에서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이(Ld, Lm)를 각각 결정할 수 있다. 이에 따라, 구동용 TFT(25D)의 히스테리시스성을 허용 가능한 정도로 확실하게 억제할 수 있음과 동시에, 메모리용 TFT(25M)에 필요한 히스테리시스성을 확실하게 확보할 수 있으므로, 구동용 TFT(25D)에 정확한 선택 구동을 행하게 함과 동시에, 메모리용 TFT(25M)에 양호한 메모리 기능을 발휘시킬 수 있다.
-메모리 셀 어레이(10)의 구동방법-
다음에, 상기 TFT 메모리(25)에 대해 기록, 소거 및 판독을 행하는 메모리 셀 어레이(10)의 구동방법에 대해, 도 6을 참조하면서 일례를 들어 설명한다. 도 6은, 메모리 셀 어레이(10)의 일부를 나타내는 등가 회로도이며, (a)는 TFT 메모리(25)의 데이터 기록 시, (b)는 TFT 메모리(25)의 데이터 소거 시, (c)는 TFT 메모리(25)의 데이터 판독 시의 전압 인가 상태를 나타낸다.
<데이터 기록>
TFT 메모리(25)로의 데이터 기록은, 구동용 TFT(25D)의 게이트 전극(27d)과 소스 전극(31d)과의 사이, 및 메모리용 TFT(25M)의 게이트 전극(27m)과 드레인 전극(32m)과의 사이에 양(＋) 전압을 각각 인가하여 행한다.
구체적으로는, 예를 들어 메모리 셀 C(1, 1)를 기록 대상으로써 선택하는 경우, 도 6의 (a)에 나타내듯이, 이 기록 대상의 메모리 셀 C(1, 1)에 대응하는 게이트 배선(22)에 기록 전압(Vpgm)(예를 들어, ＋30V)를, 이 메모리 셀 C(1, 1)에 대응하는 소스 배선(23) 및 드레인 배선(24)에 0V를 각각 인가한다.
한편, 기록 대상의 메모리 셀 C(1, 1)과는 다른 행의 데이터를 기록 대상이 아닌 메모리 셀 C(1, 2)∼C(m, n; 1≤m≤x, 2≤n≤y)에 대응하는 게이트 배선(22)에는 상기 기록 전압(Vpgm)의 절반에 상당하는 Vpgm/2(예를 들어 ＋15V)를 인가함과 동시에, 기록 대상의 메모리 셀 C(1, 1)와는 다른 열의 데이터 기록 대상이 아닌 메모리 셀 C(2, 1)∼(p, q; 2≤p≤x, 1≤q≤y)에 대응하는 소스 배선(23) 및 드레인 배선(24)에도 Vpgm/2(예를 들어, ＋15V)를 인가한다.
이와 같은 전압신호를 인가하면, 데이터 기록 대상의 메모리 셀 C(1, 1)에서는, TFT 메모리(25)에 있어서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 게이트 전극(27d, 27m)과 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)과의 사이에 기록 전압(Vpgm)에 상당하는 전위차가 생기고, 이들 구동용 TFT(25D) 및 메모리용 TFT(25M)가 함께 온(ON) 상태가 되고, 메모리용 TFT(25M)가 기록 상태가 된다. 이 기록 상태의 시간은, 이하에 기재하는 데이터 기록 대상이 아닌 메모리 셀에 대한 오(誤)기록을 방지하기 위해 예를 들어 1초 이내로 한다.
기록 대상의 메모리 셀 C(1, 1)와 동일 행에 있는 기록 대상이 아닌 메모리 셀 C(2, 1)∼C(p, 1; 2≤p≤x)는, TFT 메모리(25)에 있어서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 게이트 전극(27d, 27m)과 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)과의 사이의 전위차가 기록 전압(Vpgm)의 절반이므로, 이들 각 메모리용 TFT(25M)는 기록 방지 상태이다.
또, 기록 대상의 메모리 셀 C(1,1)와 다른 행에 있는 기록 대상의 메모리 셀 C(1,2)∼C(m, n; 1≤m≤x, 2≤n≤y)에서도, TFT 메모리(25)에 있어서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 게이트 전극(27d, 27m)과 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)과의 사이 전위차가 기록 전압(Vpgm)의 절반이므로, 이들 각 메모리용 TFT(25M)는 기록 방지 상태가 된다.
이상과 같은 TFT 메모리(25)로의 데이터 기록을, 기록 대상이 되는 메모리 셀 C(1, 1)∼C(x, y)를 적당히 선택하여 행함으로써, 메모리 셀 어레이(10)에 메모리 셀 수에 따른 양의 데이터를 기억할 수 있다.
<데이터 소거>
TFT 메모리(25)의 데이터 소거는, 구동용 TFT(25D)의 게이트 전극(27d)과 소스 전극(31d)과의 사이, 및 메모리용 TFT(25M)의 게이트 전극(27m)과 드레인 전극(32m)과의 사이에 음(－) 전압을 각각 인가하여 행한다.
구체적으로, 도 6의 (b)에 나타내듯이, 모든 게이트 배선(22)에 음 전압 (Vers)(예를 들어 －30V)을 인가함과 동시에, 모든 소스 배선(23) 및 드레인 배선(24)에 0V를 인가한다. 이와 같이 전압 신호를 인가하면, 전(全) 메모리 셀 C(1, 1)∼C(x, y)의 TFT 메모리(25)에 기억된 데이터가 일괄 소거된다.
<데이터 판독>
TFT 메모리(25)의 데이터 판독은, 구동용 TFT(25D)의 게이트 전극(27d)과 소스 전극(31d)과의 사이에 양(＋) 전압을, 메모리용 TFT(25M)의 게이트 전극(27m)과 드레인 전극(32m)과의 사이에 0V의 전압을 각각 인가하여 행한다.
구체적으로는, 예를 들어 메모리 셀 C(1, 1)을 판독 대상으로써 선택할 경우, 도 6의 (c)에 나타내듯이, 이 판독 대상의 메모리 셀 C(1, 1)에 대응하는 게이트 배선(22)에 데이터 판독 전압(Vgr)(예를 들어, ＋5V)을, 이 메모리 셀 C(1, 1)에 대응하는 소스 배선에 0V를, 이 메모리 셀 C(1, 1)에 대응하는 드레인 배선(24)에 데이터 판독 전압(Vdr)(예를 들어, ＋5V)을 각각 인가한다.
한편, 판독 대상의 메모리 셀 C(1, 1)와 다른 행에 있는 판독 대상이 아닌 메모리 셀 C(1, 2)∼C(m, n; 1≤m≤x, 2≤n≤y)에 대응하는 게이트 배선(22)에는, 이 메모리 셀 C(1, 2)∼C(m, n)의 구동용 TFT(25D)의 임계값 이하의 전압(Vthd)(예를 들어 －5V)을 인가함과 동시에, 데이터 판독 대상의 메모리 셀 C(1, 1)와는 다른 열의 데이터 판독 대상이 아닌 메모리 셀 C(2, 1)∼C(p, q; 2≤p≤x, 1≤q≤y)에 대응하는 소스 배선(23) 및 드레인 배선(24)에는 0V를 인가한다.
이와 같은 전압 신호를 인가하면, 판독 대상의 메모리 셀 C(1, 1)를 이루는 TFT 메모리(25)의 메모리용 TFT(25M)로부터 이 메모리용 TFT(25M)가 기억한 데이터에 따른 크기의 전류가 드레인 배선(24)에 흐른다. 즉, 메모리용 TFT(25M)에 데이터가 기록되어 있는 경우, 이 메모리용 TFT(25M)의 게이트 절연막 부분에 있어서 반도체층(29m)과의 계면 부근에 전하가 트랩되어 있으므로, 메모리용 TFT(25M)의 임계값 전압이 초기상태(게이트 절연막 부분에 전하가 트랩되지 않은 상태)와 비교하여 상승되며, 이 메모리용 TFT(25M)를 흐르는 전류량이 변화한다. 이 전류량을 드레인 배선(24)을 개재하여 검출함으로써, 이 메모리용 TFT(25M)에 데이터가 기록되어 있는지 여부의 판단을 행할 수 있다.
이상과 같은 TFT 메모리(25)로의 데이터 판독을, 판독 대상이 되는 메모리 셀 C(1, 1)∼C(x, y)를 적당히 선택하여 행함으로써, 메모리 셀 어레이(10)의 데이터를 판독할 수 있다.
-메모리 셀 어레이(10)의 형성방법-
다음에, 상기 메모리 셀 어레이(10)의 형성방법에 대해, 도 7을 참조하면서 일례를 들어 설명한다. 도 7은, 메모리 셀 어레이(10)의 형성공정도이며, 도 5의 대응 부분을 나타낸다.
메모리 셀 어레이(10)의 형성방법은, 게이트 전극 형성공정, 게이트 절연막 형성공정, 반도체층 형성공정, 에칭 스토퍼막 형성공정 및 소스·드레인 전극 형성공정을 포함한다.
<게이트 전극 형성공정>
미리 준비한 유리 기판 등의 절연성 기판(26) 상에, 스퍼터링법에 의해, 몰리부덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈(Ta) 또는 크롬(Cr) 등의 금속막(예를 들어 두께 100nm∼300nm 정도)을 성막(成膜)한다. 계속해서, 이 금속막을 제 1 포토 마스크를 이용한 포토리소 그래피(photolithography)에 의해 패터닝함으로써, 도 7의 (a)에 나타내듯이, 게이트 배선(22)과 함께 게이트 전극(27d, 27m)을 형성한다.
<게이트 절연막 형성공정>
게이트 전극(27d, 27m)이 형성된 기판 상에, 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 300℃∼400℃ 정도의 온도 하에서 산화 실리콘막 또는 질화 실리콘막(예를 들어 300nm∼400nm 정도)을 성막하고, 도 7의 (b)에 나타내듯이, 전하 축적 기능을 갖는 게이트 절연막(28)을 형성한다.
<반도체층 형성공정>
게이트 절연막(28)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 200℃∼400℃ 정도의 온도 하에서 In-Ga-Zn-O계의 산화물 반도체막(예를 들어 두께 40nm∼50nm 정도)을 성막한다. 계속해서, 이 산화물 반도체막을, 제 2 포토 마스크를 이용한 포토리소 그래피에 의해 패터닝함으로써, 도 7의 (c)에 나타내듯이 반도체층(29d, 29m)을 형성한다.
<에칭 스토퍼막 형성공정>
반도체층(29d, 29m)이 형성된 기판 상에, 플라즈마 CVD법에 의해, 예를 들어 300℃~400℃ 정도의 온도 하에서 에칭 스토퍼막(30)(예를 들어 두께 100nm∼200nm 정도)을 성막한다. 계속해서, 이 에칭 스토퍼막(30)을 제 3 포토 마스크를 이용한 포토리소 그래피에 의해 패터닝함으로써, 도 7의 (d)에 나타내듯이, 이 에칭 스토퍼막(30)에 콘택트 홀(30h)을 형성한다.
<소스·드레인 전극 형성공정>
에칭 스토퍼막(30)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 몰리부덴(Mo), 티타늄(Ti), 알루미늄(Al), 탄탈(Ta), 크롬(Cr) 등의 금속막(예를 들어 두께 100nm∼300nm 정도)을 성막한다. 계속해서, 이 금속막을, 제 4 포토 마스크를 이용한 포토리소 그래피에 의해 패터닝함으로써, 소스 배선(23) 및 드레인 배선(24)과 함께, 소스 전극(31d, 31m), 드레인 전극(32d, 32m), 및 이들을 구비한 구동용 TFT(25D) 및 메모리용 TFT(25M)를 형성하고, TFT 메모리(25)를 구성한다.
그 후, 소스 전극(31d, 31m) 및 드레인 전극(32d, 32m)이 형성된 기판에 대해, 예를 들어 200℃∼400℃ 정도에서 1∼2시간에 걸쳐 건조 분위기 중에서 열처리를 행한다.
이상의 공정을 행하여, 메모리 셀 어레이(10)를 형성할 수 있다. 여기서, 구동용 TFT(25D) 및 메모리용 TFT(25M)는 보텀 게이트 구조를 가지므로, 이들 각 TFT(25D, 25M)가 탑 게이트 구조를 가지는 경우에 비해, TFT 메모리(25) 형성에 필요한 포토 마스크의 장수 및 공정 수가 적게 되며, 보다 저 코스트로 메모리 셀 어레이(10)를 형성할 수 있다.
-제 1 실시형태의 효과-
따라서, 이 제 1 실시형태에 의하면, 게이트 절연막(28)에 대해 이 절연막(28)의 형성과는 개별로 전하 축적 기능을 조정하는 공정을 행하지 않고, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 쌍방을 채널영역(29dc, 29mc)의 면적에 의해 각각의 기능에 따른 소정의 히스테리시스성에 조정할 수 있으므로, TFT 메모리(25)의 형성에 필요한 공정 수를 줄일 수 있다. 그 결과, 복수의 이 TFT 메모리(25)로 이루어지는 메모리 셀 어레이(10)를 저 코스트로 형성할 수 있으며, 나아가서는 이를 구비한 액정표시장치(1)도 저 코스트화 할 수 있다.
≪제 2 실시형태≫
도 8은, 이 제 2 실시형태에 관한 TFT 메모리(25)의 구성을 나타내는 평면도이다. 이 제 2 실시형태에서는, 메모리 셀 어레이(10)에 있는 각 TFT 메모리(25)의 구성이 상기 제 1 실시형태와 다른 이외는 액정표시장치(1)에 대해 상기 제 1 실시형태와 마찬가지로 구성되므로, 구성이 다른 TFT 메모리(25)에 대해서만 설명하고, 동일 구성부분은 도 1∼도 7에 기초한 상기 제 1 실시형태의 설명으로 대신하기로 하고, 그 상세한 설명은 생략한다.
본 실시형태에서도, 구동용 TFT(25D) 채널영역(29dc)의 면적(C1) 및 메모리용 TFT(25M) 채널영역(29mc)의 면적(C2)은, 각각의 기능에 따른 소정의 히스테리시스성을 갖는 범위 내에서, C1＜C2의 관계로 설정된다.
상기 제 1 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭(Wd, Wm)은 같은 넓이이며, 구동용 TFT(25D)의 채널길이(Ld)가 상대적으로 짧고, 메모리용 TFT(25M)의 채널길이(Lm)가 상대적으로 길게 된다고 했으나, 본 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이(Ld, Lm)는 동일 길이이며, 구동용 TFT(25D)의 채널폭(Wd)이 상대적으로 좁고, 메모리용 TFT(25M)의 채널폭(Wm)이 상대적으로 넓게 된다.
이들 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)의 크기를 정하는 채널폭(Wd, Wm)은, 상기 제 1 실시형태에 있어서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이(Ld, Lm)를 결정하는 상기 (식 4) 및 (식 5)와 마찬가지로 하여 도출(導出)된 식으로 각각 결정할 수 있다.
즉, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이를 일정하게 하며 또한 채널폭을 W로 했을 때, 이 각 TFT(25D, 25M)의 히스테리시스폭을 ΔVh라 했을 때, 채널폭(W)과 히스테리시스폭(ΔVh)에는 비례관계가 있으므로, 이하의 (식 6)이 성립한다.
(식 6) … ΔVh=β×W(β는 비례정수)
또한, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭(Wd, Wm)을 결정하는 식으로 이하의 (식 7) 및 (식 8)을 생각할 수 있다.
(식 7) … Wd＜ΔVhd/β
(식 8) … Wm＞ΔVhm/β
그리고, 상기 (식 6)과 (식 7) 및 (식 8)에서 이하의 (식 9) 및 (식 10)이 얻어진다.
(식 9) … Wd＜ΔVhd×W/ΔVh
(식 10) … Wm＞ΔVhm×W/ΔVh
여기서, W/ΔVh(즉 β)는 이미 알고 있으므로, ΔVhd 및 ΔVhm을 정하면, 상기의 (식 9) 및 (식 10)에서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭(Wd, Wm)을 각각 결정할 수 있다. 이에 따라, 구동용 TFT(25D)의 히스테리시스성을 허용 가능한 정도로 확실히 억제할 수 있음과 동시에, 메모리용 TFT(25M)에 필요한 히스테리시스성을 확실하게 확보할 수 있으므로, 구동용 TFT(25D)에 정확한 선택 구동을 행하게 함과 동시에, 메모리용 TFT(25M)에 양호한 메모리 기능을 발휘시킬 수 있다.
-제 2 실시형태의 효과-
따라서, 이 제 2 실시형태에 의해서도, 게이트 절연막(28)에 대해 이 절연막(28)의 형성과는 별개로 전하 축적 기능을 조정하는 공정을 행하지 않고, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 쌍방을 채널영역(29dc, 29mc)의 면적에 의해 각각의 기능에 따른 소정의 히스테리시스성에 조정할 수 있으므로, TFT 메모리(25) 형성에 필요한 공정 수를 줄일 수 있고, 상기 제 1 실시형태와 마찬가지 효과를 얻을 수 있다.
게다가, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc) 크기를 채널폭(Wd, Wm)에 의해 조정하므로, 상기 제 1 실시형태와 같이 이들 각 TFT(25D, 25M)의 채널영역(29dc, 29mc)의 크기를 채널길이(Ld, Lm)에 의해 조정하는 경우에 비해, 데이터 판독 시의 메모리용 TFT(25M)에 흐르는 전류량이 크고, 이 메모리용 TFT(25M)에 데이터가 기록되어 있는지 여부의 판단을 용이하게 행할 수 있다.
≪그 밖의 실시형태≫
상기 제 1 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)의 크기를, 채널폭(Wd, Wm)을 동일하게 하여 상기 (식 4) 및 (식 5)에 기초하여 채널길이(Ld, Lm)에 의해 조정한다고 하고, 상기 제 2 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)의 크기를, 채널길이(Ld, Lm)를 동일하게 하여 상기 (식 9) 및 (식 10)에 기초하여 채널폭(Wd, Wm)에 의해 조정한다고 했으나, 본 발명은 이에 한정되지 않는다.
예를 들어, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)에 대해, 채널길이(Ld, Lm)를 상기 제 1 실시형태의 (식 4) 및 (식 5)에 기초한 길이로 하고, 채널폭(Wd, Wm)을 상기 제 2 실시형태의 (식 9) 및 (식 10)에 기초한 넓이로 하는 것이 바람직하다.
이와 같이 구성되어 있으면, 상기 제 1 및 제 2 실시형태보다 구동용 TFT(25D)의 히스테리시스성을 억제할 수 있음과 동시에 메모리용 TFT(25M)의 히스테리시스성을 높일 수 있다. 이에 따라, 각 TFT 메모리(25) 사이에서 구동용 TFT(25D) 및 메모리용 TFT(25M)의 히스테리시스성이 약간 불균일하여도, 구동용 TFT(25D)에 정확한 선택 구동을 행하게 함과 동시에, 메모리용 TFT(25M)에 양호한 메모리 기능을 발휘시킬 수 있고, 수율(yield)도 좋아진다.
또, 상기 제 1 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널폭(Wd, Wm)이 동일하다고 했으나, 이에 한정되지 않으며, 구동용 TFT(25D)의 채널폭(Wd)이 상대적으로 좁고, 메모리용 TFT(25M)의 채널폭(Wm)이 상대적으로 넓게 되어도 된다.
또, 상기 제 2 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널길이(Ld, Lm)가 동일하다고 했으나, 이에 한정되지 않으며, 구동용 TFT(25D)의 채널길이(Ld)가 상대적으로 짧고, 메모리용 TFT(25M)의 채널길이(Lm)가 상대적으로 길게 되어도 된다.
또, 그 밖에, 구동용 TFT(25D) 및 메모리용 TFT(25M)의 채널영역(29dc, 29mc)의 크기는, 상기 (식 4) 및 (식 5), 그리고 상기 (식 9) 및 (식 10)에 따른 채널길이(Ld, Lm) 및 채널폭(Wd, Wm)이 아니어도, 구동용 TFT(25D) 및 메모리용 TFT(25M)가 각각의 기능에 따른 소정의 히스테리시스성을 갖도록, 구동용 TFT(25D)의 채널영역(29dc)의 면적이 상대적으로 작고, 메모리용 TFT(25M)의 채널영역(29mc)의 면적이 상대적으로 크게 되어 있으면 된다.
이상, 본 발명의 바람직한 실시형태에 대해 설명했으나, 본 발명의 기술적 범위는 상기 실시형태에 기재한 범위에 한정되지 않는다. 상기 실시형태가 예시이며, 이들 각 구성요소나 각 처리 프로세스의 조합에, 추가로 여러 가지 변형예가 가능한 것, 또 이러한 변형예도 본 발명의 범위인 것은 당업자에게 이해되는 바이다.
예를 들어, 상기 각 제 1 및 제 2 실시형태에서는, 구동용 TFT(25D) 및 메모리용 TFT(25M)가 보텀 게이트 구조를 갖는 경우를 예로 들어 설명했으나, 본 발명은 이에 한정되지 않으며, 이들 구동용 TFT(25D) 및 메모리용 TFT(25M)는, 게이트 절연막(28)을 개재하여 게이트 전극(27d, 27m)과 반도체층(29d, 29m)과의 위치가 역전된 탑 게이트 구조, 예를 들어, 절연성 기판 상에 반도체층이 형성되고, 이 반도체층에 게이트 절연막을 개재하여 게이트 전극이 형성되며, 이 게이트 전극을 피복하는 층간 절연막 상에 서로 이간되어 소스 전극 및 드레인 전극이 형성되고, 이 소스 전극 및 드레인 전극이 상기 층간 절연막 및 게이트 절연막에 형성된 콘택트 홀을 개재하여 반도체층에 각각 접속된 구조를 채용한 것이라도 상관없다.
또, 상기 각 제 1 및 제 2 실시형태에서는, 액정표시장치(1)를 예로 들어 설명했으나, 본 발명은 이에 한정되지 않으며, 액정표시장치(1)만이 아니라, 유기 EL(Electro Luminescence) 표시장치나 플라즈마 표시장치 등의 다른 각종 표시장치, 또한 메모리 기능이 요구되는 그 밖의 전자기기에도 널리 적용할 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, TFT 메모리 및 이를 구비한 표시장치에 대해 유용하며, 특히, 메모리용 TFT에 충분한 히스테리시스성을 확보함과 동시에, 구동용 TFT의 히스테리시스성을 허용 가능한 정도로 억제하면서, TFT 메모리의 형성에 필요한 공정 수를 줄이는 것이 요망되는 TFT 메모리 및 이를 구비한 표시장치에 적합하다.
1 : 액정표시장치 25 : TFT 메모리
25D : 구동용 TFT 25M : 메모리용 TFT
26 : 절연성 기판 27d, 27m : 게이트 전극
28 : 게이트 절연막 29d, 29m : 반도체층
29dc, 29mc : 채널영역 31d, 31m : 소스 전극
32d, 32m : 드레인 전극

Claims (6)

  1. 절연성 기판 상에, 각각, 게이트 전극과, 이 게이트 전극에 전하 축적 기능을 갖는 공통의 게이트 절연막을 개재하여 서로 겹쳐지는 반도체층과, 이 반도체층에 서로 이간(離間)되어 접속된 소스 전극 및 드레인 전극을 구비하고, 상기 반도체층에 있어서 소스 전극과의 도통(導通) 부분과 드레인 전극과의 도통 부분과의 사이에 걸쳐 채널영역이 형성된 구동용 박막 트랜지스터 및 메모리용 박막 트랜지스터를 구비한 박막 트랜지스터 메모리에 있어서,
    상기 채널영역에서, 상기 소스 전극과의 도통 부분과 상기 드레인 전극과의 도통부분과의 거리를 채널길이로 하고, 이들 2개의 도통 부분 사이에서의 상기 채널길이의 방향과 직교하는 방향의 넓이를 채널 폭으로 했을 때,
    상기 구동용 박막 트랜지스터 채널영역의 상기 채널길이 및 채널 폭에 의해 결정되는 면적(C1)과, 상기 메모리용 박막 트랜지스터 채널영역의 상기 채널길이 및 채널 폭에 의해 결정되는 면적(C2)과는, 각각의 기능에 따른 소정의 히스테리시스(hysteresis)성을 갖는 범위 내에서, C1＜C2의 관계로 설정되는 것을 특징으로 하는 박막 트랜지스터 메모리.
  2. 청구항 1에 있어서,
    상기 구동용 박막 트랜지스터의 채널 폭과 상기 메모리용 박막 트랜지스터의 채널 폭은 같은 넓이이거나, 또는, 상기 구동용 박막 트랜지스터의 채널 폭이 상대적으로 좁고, 상기 메모리용 박막 트랜지스터의 채널 폭이 상대적으로 넓게 되며,
    상기 구동용 박막 트랜지스터의 채널길이를 L로 했을 때의 이 구동용 박막 트랜지스터의 히스테리시스 폭이 ΔVh1이고, 상기 메모리용 박막 트랜지스터의 채널길이를 L로 했을 때의 이 메모리용 박막 트랜지스터의 히스테리시스 폭이 ΔVh2라 하면, 상기 구동용 박막 트랜지스터의 채널길이를 Ld, 상기 메모리용 박막 트랜지스터의 채널길이를 Lm, 상기 구동용 박막 트랜지스터로서 허용 가능한 히스테리시스 폭을 ΔVhd, 상기 메모리용 박막 트랜지스터로서 필요한 히스테리시스 폭을 ΔVhm으로 했을 때,
    Ld＜ΔVhd×L/ΔVh1, 및
    Lm＞ΔVhm×L/ΔVh2
    을 충족시키는 관계인 것을 특징으로 하는 박막 트랜지스터 메모리.
  3. 청구항 1 및 2 중 어느 한 항에 있어서,
    상기 구동용 박막 트랜지스터의 채널길이와 상기 메모리용 박막 트랜지스터의 채널길이는 같은 길이이거나, 또는, 상기 구동용 박막 트랜지스터의 채널길이가 상대적으로 짧고, 상기 메모리용 박막 트랜지스터의 채널길이가 상대적으로 길게 되며,
    상기 구동용 박막 트랜지스터의 채널 폭을 W로 했을 때의 이 구동용 박막 트랜지스터의 히스테리시스 폭이 ΔVh1이고, 상기 메모리용 박막 트랜지스터의 채널 폭을 W로 했을 때의 이 메모리용 박막 트랜지스터의 히스테리시스 폭을 ΔVh2라 하면, 상기 구동용 박막 트랜지스터의 채널 폭을 Wd, 상기 메모리용 박막 트랜지스터의 채널 폭을 Wm, 상기 구동용 박막 트랜지스터로서 허용 가능한 히스테리시스 폭을 ΔVhd, 상기 메모리용 박막 트랜지스터로서 필요한 히스테리시스 폭을 ΔVhm으로 했을 때,
    Wd＜ΔVhd×W/ΔVh1, 및
    Wm＞ΔVhm×W/ΔVh2
    을 충족시키는 관계인 것을 특징으로 하는 박막 트랜지스터 메모리.
  4. 청구항 1 및 2 중 어느 한 항에 있어서,
    상기 구동용 박막 트랜지스터 및 메모리용 박막 트랜지스터의 반도체층은, 인듐-갈륨-아연-산화물계의 산화물 반도체로 이루어지는 것을 특징으로 하는 박막 트랜지스터 메모리.
  5. 청구항 1 및 2 중 어느 한 항에 있어서,
    상기 구동용 박막 트랜지스터 및 메모리용 박막 트랜지스터는, 상기 게이트 전극이 상기 게이트 절연막에 의해 피복되고, 이 게이트 절연막 상에 상기 반도체층, 소스 전극 및 드레인 전극이 형성된 보텀 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 메모리.
  6. 청구항 1 및 2 중 어느 한 항에 기재한 박막 트랜지스터 메모리를 구비하는 것을 특징으로 하는 표시장치.
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