JPWO2012004920A1 - 薄膜トランジスタメモリ及びそれを備えた表示装置 - Google Patents
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Abstract
Description
Ld<ΔVhd×L/ΔVh、及び
Lm>ΔVhm×L/ΔVh
を満たす関係にあることを特徴とする。
Wd<ΔVhd×W/ΔVh、及び
Wm>ΔVhm×W/ΔVh
を満たす関係にあることを特徴とする。
図1は、この実施形態1に係る液晶表示装置1の概略構成図である。
ΔVh=α×L (αは比例定数)・・・(式1)
Ld<ΔVhd/α・・・(式2)
Lm>ΔVhm/α・・・(式3)
Ld<ΔVhd×L/ΔVh・・・(式4)
Lm>ΔVhm×L/ΔVh・・・(式5)
次に、上記TFTメモリ25に対して書き込み、消去及び読み出しを行うメモリセルアレイ10の駆動方法について、図6を参照しながら一例を挙げて説明する。図6は、メモリセルアレイ10の一部を示す等価回路図であり、(a)はTFTメモリ25のデータ書き込み時、(b)はTFTメモリ25のデータ消去時、(c)はTFTメモリ25のデータ読み出し時の電圧印加状態を示している。
TFTメモリ25へのデータ書き込みは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に正電圧をそれぞれ印加して行う。
TFTメモリ25のデータ消去は、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に負電圧をそれぞれ印加して行う。
TFTメモリ25のデータ読み出しは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間に正電圧を、メモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に0Vの電圧をそれぞれ印加して行う。
次に、上記メモリセルアレイ10の形成方法について、図7を参照しながら一例を挙げて説明する。図7は、メモリセルアレイ10の形成工程図であり、図5対応箇所を示している。
予め準備したガラス基板などの絶縁性基板26上に、スパッタリング法により、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、タンタル(Ta)又はクロム(Cr)などの金属膜(例えば厚さ100nm〜300nm程度)を成膜する。続いて、この金属膜を、第1のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(a)に示すように、ゲート配線22と共にゲート電極27d,27mを形成する。
ゲート電極27d,27mが形成された基板上に、プラズマCVD(Chemical Vapor Deposition)法により、例えば300℃〜400℃程度の温度下において酸化シリコン膜又は窒化シリコン膜(例えば厚さ300nm〜400nm程度)を成膜して、図7(b)に示すように、電荷蓄積機能を有するゲート絶縁膜28を形成する。
ゲート絶縁膜28が形成された基板上に、スパッタリング法により、例えば200℃〜400℃程度の温度下でIn−Ga−Zn−O系の酸化物半導体膜(例えば厚さ40nm〜50nm程度)を成膜する。続いて、この酸化物半導体膜を、第2のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(c)に示すように半導体層29d,29mを形成する。
半導体層29d,29mが形成された基板上に、プラズマCVD法により、例えば300℃〜400℃程度の温度下においてエッチングストッパ膜30(例えば厚さ100nm〜200nm程度)を成膜する。続いて、このエッチングストッパ膜30を、第3のフォトマスクと用いたフォトリソグラフィーでパターニングすることにより、図7(d)に示すように、該エッチングストッパ膜30にコンタクトホール30hを形成する。
エッチングストッパ膜30が形成された基板上に、スパッタリング法により、例えばモリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、タンタル(Ta)、クロム(Cr)などの金属膜(例えば厚さ100nm〜300nm程度)を成膜する。続いて、この金属膜を、第4のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、ソース配線23及びドレイン配線24と共に、ソース電極31d,31m、ドレイン電極32d,32m、及びそれらを備えた駆動用TFT25D及びメモリ用TFT25Mを形成し、TFTメモリ25を構成する。
したがって、この実施形態1によると、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができる。その結果、複数の当該TFTメモリ25からなるメモリセルアレイ10を低コストで形成することができ、ひいてはそれを備えた液晶表示装置1も低コスト化することができる。
図8は、この実施形態2に係るTFTメモリ25の構成を示す平面図である。この実施形態2では、メモリセルアレイ10にある各TFTメモリ25の構成が上記実施形態1と異なる他は液晶表示装置1について上記実施形態1と同様に構成されているので、構成の異なるTFTメモリ25についてのみ説明し、同一の構成箇所は図1〜図7に基づく上記実施形態1の説明に譲ることにして、その詳細な説明を省略する。
ΔVh=β×W (βは比例定数)・・・(式6)
Wd<ΔVhd/β・・・(式7)
Wm>ΔVhm/β・・・(式8)
Wd<ΔVhd×W/ΔVh・・・(式9)
Wm>ΔVhm×W/ΔVh・・・(式10)
したがって、この実施形態2によっても、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができ、上記実施形態1と同様な効果を得ることができる。
上記実施形態1では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル幅Wd,Wmを同じにして上記(式4)及び(式5)に基づきチャネル長Ld,Lmで調整するとし、上記実施形態2では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル長Ld,Lmを同じにして上記(式9)及び(式10)に基づきチャネル幅Wd,Wmで調整するとしたが、本発明はこれに限らない。
25 TFTメモリ
25D 駆動用TFT
25M メモリ用TFT
26 絶縁性基板
27d,27m ゲート電極
28 ゲート絶縁膜
29d,29m 半導体層
29dc,29mc チャネル領域
31d,31m ソース電極
32d,32m ドレイン電極
Wd<ΔVhd×W/ΔVh、及び
Wm>ΔVhm×W/ΔVh
を満たす関係にあることを特徴とする。
半導体層29d,29mが形成された基板上に、プラズマCVD法により、例えば300℃〜400℃程度の温度下においてエッチングストッパ膜30(例えば厚さ100nm〜200nm程度)を成膜する。続いて、このエッチングストッパ膜30を、第3のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(d)に示すように、該エッチングストッパ膜30にコンタクトホール30hを形成する。
Ld<ΔVhd×L/ΔVh 1 、及び
Lm>ΔVhm×L/ΔVh 2
を満たす関係にあることを特徴とする。
Wd<ΔVhd×W/ΔVh 1 、及び
Wm>ΔVhm×W/ΔVh 2
を満たす関係にあることを特徴とする。
図1は、この実施形態1に係る液晶表示装置1の概略構成図である。
ΔVh=α×L (αは比例定数)・・・(式1)
Ld<ΔVhd/α・・・(式2)
Lm>ΔVhm/α・・・(式3)
Ld<ΔVhd×L/ΔVh・・・(式4)
Lm>ΔVhm×L/ΔVh・・・(式5)
次に、上記TFTメモリ25に対して書き込み、消去及び読み出しを行うメモリセルアレイ10の駆動方法について、図6を参照しながら一例を挙げて説明する。図6は、メモリセルアレイ10の一部を示す等価回路図であり、(a)はTFTメモリ25のデータ書き込み時、(b)はTFTメモリ25のデータ消去時、(c)はTFTメモリ25のデータ読み出し時の電圧印加状態を示している。
TFTメモリ25へのデータ書き込みは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に正電圧をそれぞれ印加して行う。
TFTメモリ25のデータ消去は、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に負電圧をそれぞれ印加して行う。
TFTメモリ25のデータ読み出しは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間に正電圧を、メモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に0Vの電圧をそれぞれ印加して行う。
次に、上記メモリセルアレイ10の形成方法について、図7を参照しながら一例を挙げて説明する。図7は、メモリセルアレイ10の形成工程図であり、図5対応箇所を示している。
予め準備したガラス基板などの絶縁性基板26上に、スパッタリング法により、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、タンタル(Ta)又はクロム(Cr)などの金属膜(例えば厚さ100nm〜300nm程度)を成膜する。続いて、この金属膜を、第1のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(a)に示すように、ゲート配線22と共にゲート電極27d,27mを形成する。
ゲート電極27d,27mが形成された基板上に、プラズマCVD(Chemical VaporDeposition)法により、例えば300℃〜400℃程度の温度下において酸化シリコン膜又は窒化シリコン膜(例えば厚さ300nm〜400nm程度)を成膜して、図7(b)に示すように、電荷蓄積機能を有するゲート絶縁膜28を形成する。
ゲート絶縁膜28が形成された基板上に、スパッタリング法により、例えば200℃〜400℃程度の温度下でIn−Ga−Zn−O系の酸化物半導体膜(例えば厚さ40nm〜50nm程度)を成膜する。続いて、この酸化物半導体膜を、第2のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(c)に示すように半導体層29d,29mを形成する。
半導体層29d,29mが形成された基板上に、プラズマCVD法により、例えば300℃〜400℃程度の温度下においてエッチングストッパ膜30(例えば厚さ100nm〜200nm程度)を成膜する。続いて、このエッチングストッパ膜30を、第3のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7(d)に示すように、該エッチングストッパ膜30にコンタクトホール30hを形成する。
エッチングストッパ膜30が形成された基板上に、スパッタリング法により、例えばモリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、タンタル(Ta)、クロム(Cr)などの金属膜(例えば厚さ100nm〜300nm程度)を成膜する。続いて、この金属膜を、第4のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、ソース配線23及びドレイン配線24と共に、ソース電極31d,31m、ドレイン電極32d,32m、及びそれらを備えた駆動用TFT25D及びメモリ用TFT25Mを形成し、TFTメモリ25を構成する。
したがって、この実施形態1によると、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができる。その結果、複数の当該TFTメモリ25からなるメモリセルアレイ10を低コストで形成することができ、ひいてはそれを備えた液晶表示装置1も低コスト化することができる。
図8は、この実施形態2に係るTFTメモリ25の構成を示す平面図である。この実施形態2では、メモリセルアレイ10にある各TFTメモリ25の構成が上記実施形態1と異なる他は液晶表示装置1について上記実施形態1と同様に構成されているので、構成の異なるTFTメモリ25についてのみ説明し、同一の構成箇所は図1〜図7に基づく上記実施形態1の説明に譲ることにして、その詳細な説明を省略する。
ΔVh=β×W (βは比例定数)・・・(式6)
Wd<ΔVhd/β・・・(式7)
Wm>ΔVhm/β・・・(式8)
Wd<ΔVhd×W/ΔVh・・・(式9)
Wm>ΔVhm×W/ΔVh・・・(式10)
したがって、この実施形態2によっても、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができ、上記実施形態1と同様な効果を得ることができる。
上記実施形態1では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル幅Wd,Wmを同じにして上記(式4)及び(式5)に基づきチャネル長Ld,Lmで調整するとし、上記実施形態2では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル長Ld,Lmを同じにして上記(式9)及び(式10)に基づきチャネル幅Wd,Wmで調整するとしたが、本発明はこれに限らない。
25 TFTメモリ
25D 駆動用TFT
25M メモリ用TFT
26 絶縁性基板
27d,27m ゲート電極
28 ゲート絶縁膜
29d,29m 半導体層
29dc,29mc チャネル領域
31d,31m ソース電極
32d,32m ドレイン電極
Claims (6)
- 絶縁性基板上に、各々、ゲート電極と、該ゲート電極に電荷蓄積機能を有する共通のゲート絶縁膜を介して重なり合う半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備え、上記半導体層におけるソース電極及びドレイン電極の接続部分間にチャネル領域を有する駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタを備えた薄膜トランジスタメモリであって、
上記駆動用薄膜トランジスタのチャネル領域の面積C1及び上記メモリ用薄膜トランジスタのチャネル領域の面積C2は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、C1<C2の関係に設定されている
ことを特徴とする薄膜トランジスタメモリ。 - 請求項1に記載の薄膜トランジスタメモリにおいて、
上記駆動用薄膜トランジスタのチャネル幅と上記メモリ用薄膜トランジスタのチャネル幅とは同じ広さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル幅が相対的に狭く、上記メモリ用薄膜トランジスタのチャネル幅が相対的に広くなっており、
上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタのチャネル幅を一定とし且つチャネル長をLとしたときの該各薄膜トランジスタのヒステリシス幅をΔVhとすると、上記駆動用薄膜トランジスタのチャネル長をLd、上記メモリ用薄膜トランジスタのチャネル長をLm、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔVhd、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔVhmとしたとき、
Ld<ΔVhd×L/ΔVh、及び
Lm>ΔVhm×L/ΔVh
を満たす関係にある
ことを特徴とする薄膜トランジスタメモリ。 - 請求項1及び2のいずれか一方に記載の薄膜トランジスタメモリにおいて、
上記駆動用薄膜トランジスタのチャネル長と上記メモリ用薄膜トランジスタのチャネル長とは同じ長さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル長が相対的に短く、上記メモリ用薄膜トランジスタのチャネル長が相対的に長くなっており、
上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタのチャネル長を一定とし且つチャネル幅をWとしたときの該各薄膜トランジスタのヒステリシス幅をΔVhとすると、上記駆動用薄膜トランジスタのチャネル幅をWd、上記メモリ用薄膜トランジスタのチャネル長をWm、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔVhd、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔVhmとしたとき、
Wd<ΔVhd×W/ΔVh、及び
Wm>ΔVhm×W/ΔVh
を満たす関係にある
ことを特徴とする薄膜トランジスタメモリ。 - 請求項1〜3のいずれか1項に記載の薄膜トランジスタメモリにおいて、
上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタの半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタメモリ。 - 請求項1〜4のいずれか1項に記載の薄膜トランジスタメモリにおいて、
上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタは、上記ゲート電極が上記ゲート絶縁膜によって覆われ、該ゲート絶縁膜上に上記半導体層、ソース電極及びドレイン電極が設けられたボトムゲート構造を有している
ことを特徴とする薄膜トランジスタメモリ。 - 請求項1〜5のいずれか1項に記載の薄膜トランジスタメモリを備える
ことを特徴とする表示装置。
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