JP5207024B2 - 不揮発性記憶素子及び不揮発性メモリ並びに不揮発性記憶素子の制御方法 - Google Patents

Description

本発明は、有機半導体を用いた不揮発性記憶素子及び不揮発性メモリ並びに不揮発性記憶素子の制御方法に関する。

近年、有機半導体を用いたデバイスの進歩は目覚しいものがあり、有機半導体薄膜をチャンネルとする電界効果トランジスタ（以下、単にＦＥＴと呼ぶ）や有機半導体薄膜を発光層とした発光素子の研究が鋭意進められている（非特許文献１参照）。これらのＦＥＴは大部分がｐ型ＦＥＴであり、ｎ型ＦＥＴの報告例は少ない（非特許文献２参照）が、ｎ型ＦＥＴに用いられる有機半導体として、フラーレン（Ｃ₆₀）が注目されている（非特許文献３参照）。

ＳｉＦＥＴを用いた不揮発メモリは様々な用途に使用されており、重要な電子素子である（非特許文献４参照）。有機半導体を用いた不揮発性メモリとしては、強誘電性や焦電性を有する材料で記憶層を形成したメモリなどの研究が行われている（非特許文献５参照）。

電気学会編、「柔構造有機エレクトロニクス」、オーム社、２００７年３月発行、ｐｐ．１０７−１７４ Lay- Lay Chua 他６名,"General observation of n-type field-effect behaviour in organic semiconductors", Nature, Vol.434, pp.194-199, 2005 Kenji Itaka 他７名,"High-Mobility C60 Field-Effect Transistors Fabricated on Molecular-Wetting Controlled Substrates",Adv. Mat., Vol.18, pp.1713-1716, 2006 西澤潤一編、「半導体研究第３６巻、超ＬＳＩ技術１６ デバイスとプロセス その６」、工業調査会、１９９２年８月５日発行、ｐｐ．４１−７４ Yang Yang 他２名,"Organic Thin-Film Memory", MRS BULLETIN, pp.833837, November 2004

従来、有機半導体トランジスタでメモリを構成する場合、記憶層は強誘電性や焦電性などの性質を有している材料で形成されることが必要であるため、メモリの構造が複雑になり、容易に製造できないという課題がある。

上記課題に鑑み、本発明の目的は、有機半導体を用いたトランジスタにより簡単な構造で電気的に不揮発性記憶素子の動作が得られる、不揮発性記憶素子及び不揮発性メモリ並びに不揮発性記憶素子の制御方法を提供することにある。

上記目的を達成するため、本発明の不揮発性記憶素子は、有機半導体からなるチャンネルとチャンネルに接して設けられたゲート絶縁膜とゲート絶縁膜に設けられたゲート電極とチャンネルに接して設けられたソース電極及びドレイン電極とからなるトランジスタ構造を有し、チャンネルは、Ｃ _６０ 又はＣ _７０ からなり、ゲート絶縁膜が無機物からなり、チャンネルとゲート絶縁膜との界面、又は、界面のチャンネル側の表面若しくはゲート絶縁膜の表面に、キャリアのトラップが形成されていることを特徴とする。

上記構成によれば、有機半導体からなるチャンネルとゲート絶縁膜との界面又は界面のチャンネル側の表面若しくはゲート絶縁膜の表面に存在するトラップに、キャリアを蓄積したりまたは放出させたりすることで、不揮発性記憶素子を実現することができる。

本発明の不揮発性メモリは、複数の不揮発性記憶素子のそれぞれがマトリクスの交点に配置され、各行のドレイン電極はビット線に接続され、各列のゲート電極がワード線に接続されており、不揮発性記憶素子は、有機半導体からなるチャンネルとゲート絶縁膜とゲート電極とソース電極とドレイン電極と、からなるトランジスタ構造を有し、チャンネルは、Ｃ _６０ 又はＣ _７０ からなり、ゲート絶縁膜が無機物からなり、チャンネルとゲート絶縁膜との界面、又は、界面のチャンネル側の表面若しくはゲート絶縁膜の表面に、キャリアのトラップが形成されていることを特徴とする。

上記構成によれば、所謂ＮＯＲ型の不揮発性メモリを実現することができる。

上記構成において、無機物は、好ましくは、二酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ジルコニウム（ＺｒＯ）の何れかである。
不揮発性記憶素子または不揮発性メモリは、好ましくは基板上に形成されている。

上記構成によれば、書き込み時と消去時において、大きなゲート閾値（Ｖｔｈ）差を有する不揮発性記憶素子や不揮発性メモリを得ることができる。

上記構成において、不揮発性記憶素子の書き込みは、好ましくは、ソース電極が接地され、ドレイン電極及びゲート電極に高電圧が印加されて行われる。不揮発性記憶素子の消去は、好ましくは、ドレイン電極が開放され、ゲート電極には負の電圧が印加され、ソース電極には正の電圧が印加されて行われる。また、不揮発性記憶素子の読み出しは、好ましくは、ソース電極が接地され、ドレイン電極及びゲート電極に書き込み時よりも低い電圧が印加されて行われる。

上記構成によれば、不揮発性記憶素子及び不揮発性メモリの書き込み、消去、読み出しの何れも電気的に制御することができる。

本発明の不揮発性記憶素子及び不揮発性メモリによれば、有機半導体薄膜をチャンネルとした簡単な構造のトランジスタを不揮発性記憶素子として、電気的に書き込み、消去、読み出しの制御を行うことができる。

以下、図面を参照してこの発明の実施の形態を詳細に説明する。各図において同一又は対応する部材には同一符号を用い、本発明の各要素に分けて、実施するための具体的な形態について述べる。
図１は、本発明の不揮発性記憶素子の構成例を示す模式的な断面図である。本発明の不揮発性記憶素子１は、基板２と、基板２上に形成されたゲート絶縁膜３と、この絶縁膜３と基板２との間に配設されるゲート電極４と、ゲート絶縁膜３上に形成されるチャンネル５と、チャンネル５上に形成される主電極となるソース電極６及びドレイン電極７と、からなる。

図２は、本発明の不揮発性記憶素子の別の構成例を示す模式的な断面図である。この不揮発性記憶素子１５は、基板２と、基板２上に形成されたチャンネル５と、チャンネル５上に配設された絶縁膜３と、ゲート電極４と、基板２上に配設される主電極となるソース電極６及びドレイン電極７と、から構成されている。この不揮発性記憶素子１５は、所謂スタガード型の構造を有している。

基板２は、無機物からなる基板又はプラスティック基板を使用することができる。無機物からなる基板の材料としては、ガラス、アルミナ、サファイアなどを使用することができる。プラスティック基板の場合には、柔軟性や可撓性がある基板を好適に採用することができる。

チャンネル５は、Ｃ₆₀又Ｃ₇₀などのフラーレンのような有機半導体薄膜からなる。以下の説明では、チャンネル５はｎ型の導電型を有しているものとして説明する。

ゲート絶縁膜３は、二酸化シリコン（ＳｉＯ₂）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化イットリウム（Ｙ₂Ｏ₃）、酸化タンタル（Ｔａ₂Ｏ₅）、酸化ジルコニウム（ＺｒＯ））のような無機物からなる酸化物材料を用いることができる。

チャンネル５がＣ₆₀で形成され、ゲート絶縁膜３が酸化アルミニウムの場合は、Ｃ₆₀と酸化アルミニウムとの界面もしくは界面近傍に捕獲準位であるトラップ８（捕獲準位）が形成される。界面近傍とは、チャンネル５とゲート絶縁膜３との界面に対して、チャンネル５側またはゲート絶縁膜３側の表面を指す。このトラップ８は、チャンネル５内のキャリアを捕獲する。不揮発性記憶素子１がｎチャンネルのＭＯＳ型トランジスタからなる場合には、トラップ８は電子を捕獲する。

本発明の不揮発性記憶素子１の寸法は、その用途に応じて印加電圧やドレイン電流に応じた所定の値とすればよい。基板２上に積層されるチャンネル５の厚さは、例えば５０ｎｍ〜５００ｎｍ程度とすることができる。ソース電極６とドレイン電極７との間隔、つまりゲート長は、例えば１０μｍ〜１００μｍとする。

図３は本発明の不揮発性記憶素子１の想定されるバンドダイヤグラムを示す図である。図３において、実線の状態が書き込み状態のバンドダイヤグラムを示しており、キャリアがトラップ８に捕獲される。点線の状態が読み出し状態のバンドダイヤグラムを示している。この場合、ソース電極６とドレイン電極７とのバイアス電圧が書き込み状態よりも小さいので、キャリアがトラップ８に捕獲されている状態が保持される。

図４は、本発明の不揮発性記憶素子１における動作を説明するための模式的な断面図であり、それぞれ、（Ａ）が書き込み状態を、（Ｂ）が消去状態を、（Ｃ）が読み出し状態を示す図である。
図４（Ａ）に示すように、ソース電極６とドレイン電極７との間に高電圧を加える。ゲート電極４とソース電極と間に高電圧を加える。高電圧は、＋８０〜＋１００Ｖ程度である。この場合、ソース電極６からチャンネル５へ注入された電子は、その一部がトラップ８に捕獲される。この状態が書き込み状態であり、“１”の状態と決める。

図４（Ｂ）に示すように、消去状態は、ドレイン電極７を開状態とし、ゲート電極４へ負電圧を、ソース電極６へ正電圧を加えることで、トラップ８に捕獲されていた電子をソース電極６側に引き抜くことで実現することができる。消去状態のトラップ８には捕獲されている電子がない状態であり、この状態が消去状態または初期状態であり、“０”と決める。

図４（Ｃ）に示すように、不揮発性記憶素子１のソース電極６とドレイン電極７との間及びゲート電極４とソース電極６と間に、書き込み時よりも小さい電圧、つまり読み出し電圧を加える。読み出し電圧は、＋５〜＋２５Ｖ程度である。この場合には、トラップ８に電子が捕獲された場合には、ゲート電圧を印加しても、すぐには電流が流れない。つまり、不揮発性記憶素子１の閾値電圧（Ｖｔｈ）は高くなる。このように閾値電圧が高いことから不揮発性記憶素子１が“１”の状態であることを判別することができる。
一方、トラップ８に電子が捕獲されていない場合には、ゲート電圧を印加すると、すぐに電流が流れるので不揮発性記憶素子１の閾値電圧（Ｖｔｈ）は低くなる。この場合には、閾値電圧が低いことから、不揮発性記憶素子１は“０”の状態であることを判別することができる。

図５は、書き込み及び消去状態のドレイン電流変化を示すＩｄ−Ｖｇｓ特性を示す図である。図５の横軸はゲートとソース間の電圧Ｖｇｓ（任意目盛）であり、縦軸はドレイン電流のＩｄ（任意目盛）である。ソースとドレイン間の電圧（Ｖｄｓ）は一定である。図５に示すように、消去状態ではＶｔｈは小さく、書き込み状態ではＶｔｈが大きいことが分かる。

本発明の不揮発性記憶素子１によれば、無機物のＳｉ（シリコン）からなるＮＯＲ型のフラッシュメモリと類似の記憶動作をさせることができる。Ｓｉからなるフラッシュメモリの場合には、ゲート絶縁膜中にポリシリコンからなるフローティングゲートを設けている。本発明の不揮発性記憶素子１の場合には、ゲート絶縁膜３中にフローティングゲートを設けていないが、界面又は界面近傍のトラップ８が、Ｓｉからなるフラッシュメモリにおけるフローティングゲートと類似の作用をするものと推定される。

図６は、本発明の不揮発性記憶素子を複数個用いたＮＯＲ型の不揮発性メモリの構造を示すブロック図である。不揮発性記憶素子１は、図２に示す不揮発性記憶素子１５でもよい。
図６に示すように、ＮＯＲ型の不揮発性メモリ２０は、複数の不揮発性記憶素子２２のそれぞれがマトリクスの交点に配置され、各行のドレイン電極は共通に接続するように配線されてビット線２４に接続される。各列のゲート電極は共通に接続するように配線されてワード線２６に接続されている。図示したマトリクスは２行×１０列の場合を示している。各ビットとなる不揮発性記憶素子２２のそれぞれは、添え字の数字が列及び行を示している。同様に、ビット線２４の添え字の数字が行を示し、ワード線２６の添え字の数字が列を示している。

不揮発性メモリ２０のビット線２４は図示しないビット線駆動回路に接続される。同様に、ワード線２６は図示しないワード線駆動回路に接続される。ビット線２４に接続された不揮発性記憶素子２２の何れか１個が導通すると、ビット線の電位が下がる。したがって、図５に示す不揮発性メモリ２０は、ＮＯＲ型の論理動作をする。

次に、本発明の不揮発性記憶素子１の製造方法について説明する。
本発明の不揮発性記憶素子１は、基板２上にゲート電極４となる金属層を堆積し、フォトリソグラフィ法とエッチングによりゲート電極４のパターンを形成する。
次に、ゲート電極４のパターンが形成された基板２の表面全体に、Ａｌ₂Ｏ₃やＳｉＯ₂などのゲート絶縁膜３を堆積する。
ゲート絶縁膜３を堆積した後、この上にＣ₆₀などからなる有機半導体薄膜を所定の厚さに堆積し、チャンネル５を形成する。
最後に、チャンネル５となる有機半導体薄膜上にソース電極６及びドレイン電極７となる金属層を堆積して、フォトリソグラフィ法とエッチングによりソース電極６及びドレイン電極７のパターンを形成する。

チャンネル５となる有機半導体薄膜の薄膜堆積は、基板２上に厚みを制御して形成することができる方法であれば、何れの方法を用いてもよい。もちろん、有機半導体薄膜５の厚みを分子層単位で制御してもよい。このような薄膜堆積方法としては、各種真空蒸着法、真空蒸着法の一種である分子線蒸着法及びレーザーアブレーション法等が挙げられる。

上記有機半導体薄膜を有する基板２には、書き込み、読み出し、消去用などの駆動回路を集積してもよい。図２に示す不揮発性記憶素子１５及び図５に示すＮＯＲ型の不揮発性メモリ２０も上記した製造方法により作製することができる。

以下、本発明の不揮発性記憶素子１について、実施例によりさらに詳細に説明する。
実施例１の不揮発性記憶素子１を下記のように製作した。
表面が［１１２０］面のサファイア基板２上に、厚さが３０ｎｍのアルミニウムからなるゲート電極４を作製して、その上に厚さが４５０ｎｍのアモルファスのアルミナ膜（Ａｌ₂Ｏ₃）をＲＦスパッタ法で作製し、厚さが１５０ｎｍのＣ₆₀薄膜５を真空蒸着法で作製した。最後に、厚さが５０ｎｍのマグネシウム（Ｍｇ）からなるソース電極６及びドレイン電極７を形成した。

上記工程において、Ｃ₆₀薄膜は、最初に、サファイア基板２を大気中において、１０００℃で３時間及び７５０℃で３時間のアニール処理を施し、原子レベルで平坦なステップテラス構造を有する表面とした。このサファイア基板２を５×１０^-8Ｔｏｒｒよりも高い真空度にした分子線蒸着装置内に設置した。
次に、サファイア基板２の温度を１５０℃に設定した後、Ｃ₆₀用ルツボの温度を３００℃〜４００℃に設定し、ルツボ内のＣ₆₀を蒸発させて、膜厚が１５０ｎｍのＣ₆₀薄膜４をバッファ層３上に堆積した。このときのＣ₆₀薄膜４の成膜速度は、５Å／分であった。

ゲート絶縁膜３を二酸化シリコン（ＳｉＯ₂）膜とした以外は、実施例１と同様にして、実施例２の不揮発性記憶素子１を製作した。

次に、比較例について説明する。
（比較例１）
ゲート絶縁膜３となる４５０ｎｍのアモルファスのアルミナ（Ａｌ₂Ｏ₃）膜上に、絶縁膜となる有機物としてのパリレンＣを５０ｎｍ堆積した以外は、実施例２と同様にして、比較例１の不揮発性記憶素子１を製作した。

上記のようにして得た実施例及び比較例の不揮発性記憶素子１の特性について説明する。
図７に、実施例１及び比較例１の不揮発性記憶素子１のＩｄ−Ｖｇｓ特性を示す。図の横軸はＶｇｓ（Ｖ）であり、縦軸はドレイン電流Ｉｄｓ（Ａ）である。Ｖｄｓは１００Ｖである。Ｖｇｓは、負側から０Ｖを通過して最大１００Ｖまで印加し、さらに、電圧を小さくして再び負側に戻した。
図７から明らかなように、実施例１の不揮発性記憶素子１は、Ｉｄ−Ｖｇｓ特性において大きなヒステリシスを示し、ゲート絶縁膜３においてメモリ作用が生起していることが分かる。これから、書き込みの場合のＶｔｈは約５０Ｖであり、消去状態のＶｔｈは約５Ｖであることが分かる。図示しないが、実施例２の場合にも、大きなヒステリシスが得られた。書き込みの場合のＶｔｈは約５０Ｖで、消去状態のＶｔｈは約５Ｖであった。

一方、比較例１の不揮発性記憶素子は、Ｉｄ−Ｖｇｓ特性においてヒステリシスが小さく、ゲート絶縁膜３においてメモリ作用が殆ど生じていないことが分かる。

図８は、実施例１の不揮発性記憶素子１の書き込み、読み出し、消去を繰り返したときのドレイン電流の時間変化を示す図である。図において、横軸は時間（分）、縦軸はドレイン電流Ｉｄｓ（Ａ）を示している。書き込み電圧はＶｄｓ＝Ｖｇｓ＝１００Ｖであり、消去電圧はＶｇｓ＝−４０Ｖとした。読み出し電圧はＶｄｓ＝５Ｖ，Ｖｇｓ＝１８Ｖとした。図から明らかなように、実施例１の不揮発性記憶素子１では、書き込み、読み出し、消去が繰り返し可能であることが分かる。

図９は、実施例２の不揮発性記憶素子１の書き込み、読み出し、消去を繰り返したときのドレイン電流の時間変化を示す図である。図において、横軸は時間（秒）、縦軸はドレイン電流Ｉｄｓ（Ａ）を示している。書き込み、消去、読み出しのバイアス条件は、図７に示した実施例１の場合と同じである。図から明らかなように、実施例２の不揮発性記憶素子１では、書き込み、読み出し、消去が繰り返し可能であることが分かる。

本発明は、上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、上記実施の形態で説明した不揮発性記憶素子１のチャンネル５やゲート絶縁膜３に用いる材料は、他の材料でもよいことは勿論である。

本発明の不揮発性記憶素子の構成例を示す模式的な断面図である。 本発明の不揮発性記憶素子の別の構成例を示す模式的な断面図である。 本発明の不揮発性記憶素子のバンドダイヤグラムを示す図である。 本発明の不揮発性記憶素子における動作を説明するための模式的な断面図であり、それぞれ、（Ａ）が書き込み状態を、（Ｂ）が消去状態を、（Ｃ）が読み出し状態を示す図である。 書き込み及び消去状態のドレイン電流変化を示すＩｄ−Ｖｇｓ特性の図である。 本発明の不揮発性記憶素子を複数個用いたＮＯＲ型の不揮発性メモリの構造を示すブロック図である。 実施例１及び比較例１の不揮発性記憶素子のＩｄ−Ｖｇｓ特性を示す図である。 実施例１の不揮発性記憶素子の書き込み、読み出し、消去を繰り返したときのドレイン電流の時間変化を示す図である。 実施例２の不揮発性記憶素子の書き込み、読み出し、消去を繰り返したときのドレイン電流の時間変化を示す図である。

符号の説明

１，１５：不揮発性記憶素子
２：基板
３：ゲート絶縁膜
４：ゲート電極
５：チャンネル（有機半導体薄膜）
６：ソース電極
７：ドレイン電極
８：トラップ
２０：ＮＯＲ型の不揮発性メモリ
２４：ビット線
２６：ワード線

Claims (9)

1. 有機半導体からなるチャンネルとチャンネルに接して設けられたゲート絶縁膜とゲート絶縁膜に設けられたゲート電極とチャンネルに接して設けられたソース電極及びドレイン電極とからなるトランジスタ構造を有し、
   上記チャンネルは、Ｃ _６０ 又はＣ _７０ からなり、
   上記ゲート絶縁膜が無機物からなり、
   上記チャンネルとゲート絶縁膜との界面、又は、該界面の上記チャンネル側の表面若しくはゲート絶縁膜の表面に、キャリアのトラップが形成されていることを特徴とする、不揮発性記憶素子。
2. 前記無機物は、二酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ジルコニウム（ＺｒＯ）の何れかであることを特徴とする、請求項１に記載の不揮発性記憶素子。
3. 前記不揮発性記憶素子が、基板上に形成されていることを特徴とする、請求項１に記載の不揮発性記憶素子。
4. 複数の不揮発性記憶素子のそれぞれがマトリクスの交点に配置され、各行のドレイン電極はビット線に接続され、各列のゲート電極がワード線に接続されており、
   上記不揮発性記憶素子は、有機半導体からなるチャンネルとゲート絶縁膜とゲート電極とソース電極とドレイン電極と、からなるトランジスタ構造を有し、
   上記チャンネルは、Ｃ _６０ 又はＣ _７０ からなり、
   上記ゲート絶縁膜が無機物からなり、
   上記チャンネルとゲート絶縁膜との界面、又は、該界面の上記チャンネル側の表面若しくはゲート絶縁膜の表面に、キャリアのトラップが形成されていることを特徴とする、不揮発性メモリ。
5. 前記無機物は、二酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ジルコニウム（ＺｒＯ）の何れかであることを特徴とする、請求項４に記載の不揮発性メモリ。
6. 前記不揮発性メモリが、基板上に形成されていることを特徴とする、請求項４に記載の不揮発性メモリ。
7. 請求項１または４に記載の不揮発性記憶素子の書き込みは、ソース電極が接地され、ドレイン電極及びゲート電極に高電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
8. 請求項１または４に記載の不揮発性記憶素子の消去は、ドレイン電極が開放され、ゲート電極には負の電圧が印加され、ソース電極には正の電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
9. 請求項１または４に記載の不揮発性記憶素子の読み出しは、ソース電極が接地され、ドレイン電極及びゲート電極に書き込み時よりも低い電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
   

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