JP2009060059A - 不揮発性記憶素子及び不揮発性メモリ並びに不揮発性記憶素子の制御方法 - Google Patents
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Abstract
【解決手段】不揮発性記憶素子1は、有機半導体からなるチャンネル5とゲート絶縁膜3とゲート電極とソース電極とドレイン電極とからなるトランジスタ構造を有し、チャンネル5とゲート絶縁膜3との界面又は界面近傍に、キャリアのトラップ8が形成されている。特に、チャンネル5がフラーレンからなり、ゲート絶縁膜3がアルミナや二酸化シリコンなどの無機物から構成されているので、電気的に書き込み、消去、読み出しができる不揮発性記憶素子1となる。
【選択図】図1
Description
不揮発性記憶素子または不揮発性メモリは、好ましくは基板上に形成されている。
図1は、本発明の不揮発性記憶素子の構成例を示す模式的な断面図である。本発明の不揮発性記憶素子1は、基板2と、基板2上に形成されたゲート絶縁膜3と、この絶縁膜3と基板2との間に配設されるゲート電極4と、ゲート絶縁膜3上に形成されるチャンネル5と、チャンネル5上に形成される主電極となるソース電極6及びドレイン電極7と、からなる。
図4(A)に示すように、ソース電極6とドレイン電極7との間に高電圧を加える。ゲート電極4とソース電極と間に高電圧を加える。高電圧は、+80〜+100V程度である。この場合、ソース電極6からチャンネル5へ注入された電子は、その一部がトラップ8に捕獲される。この状態が書き込み状態であり、“1”の状態と決める。
一方、トラップ8に電子が捕獲されていない場合には、ゲート電圧を印加すると、すぐに電流が流れるので不揮発性記憶素子1の閾値電圧(Vth)は低くなる。この場合には、閾値電圧が低いことから、不揮発性記憶素子1は“0”の状態であることを判別することができる。
図6に示すように、NOR型の不揮発性メモリ20は、複数の不揮発性記憶素子22のそれぞれがマトリクスの交点に配置され、各行のドレイン電極は共通に接続するように配線されてビット線24に接続される。各列のゲート電極は共通に接続するように配線されてワード線26に接続されている。図示したマトリクスは2行×10列の場合を示している。各ビットとなる不揮発性記憶素子22のそれぞれは、添え字の数字が列及び行を示している。同様に、ビット線24の添え字の数字が行を示し、ワード線26の添え字の数字が列を示している。
本発明の不揮発性記憶素子1は、基板2上にゲート電極4となる金属層を堆積し、フォトリソグラフィ法とエッチングによりゲート電極4のパターンを形成する。
次に、ゲート電極4のパターンが形成された基板2の表面全体に、Al2O3やSiO2などのゲート絶縁膜3を堆積する。
ゲート絶縁膜3を堆積した後、この上にC60などからなる有機半導体薄膜を所定の厚さに堆積し、チャンネル5を形成する。
最後に、チャンネル5となる有機半導体薄膜上にソース電極6及びドレイン電極7となる金属層を堆積して、フォトリソグラフィ法とエッチングによりソース電極6及びドレイン電極7のパターンを形成する。
実施例1の不揮発性記憶素子1を下記のように製作した。
表面が[1120]面のサファイア基板2上に、厚さが30nmのアルミニウムからなるゲート電極4を作製して、その上に厚さが450nmのアモルファスのアルミナ膜(Al2O3)をRFスパッタ法で作製し、厚さが150nmのC60薄膜5を真空蒸着法で作製した。最後に、厚さが50nmのマグネシウム(Mg)からなるソース電極6及びドレイン電極7を形成した。
次に、サファイア基板2の温度を150℃に設定した後、C60用ルツボの温度を300℃〜400℃に設定し、ルツボ内のC60を蒸発させて、膜厚が150nmのC60薄膜4をバッファ層3上に堆積した。このときのC60薄膜4の成膜速度は、5Å/分であった。
(比較例1)
ゲート絶縁膜3となる450nmのアモルファスのアルミナ(Al2O3)膜上に、絶縁膜となる有機物としてのパリレンCを50nm堆積した以外は、実施例2と同様にして、比較例1の不揮発性記憶素子1を製作した。
図7に、実施例1及び比較例1の不揮発性記憶素子1のId−Vgs特性を示す。図の横軸はVgs(V)であり、縦軸はドレイン電流Ids(A)である。Vdsは100Vである。Vgsは、負側から0Vを通過して最大100Vまで印加し、さらに、電圧を小さくして再び負側に戻した。
図7から明らかなように、実施例1の不揮発性記憶素子1は、Id−Vgs特性において大きなヒステリシスを示し、ゲート絶縁膜3においてメモリ作用が生起していることが分かる。これから、書き込みの場合のVthは約50Vであり、消去状態のVthは約5Vであることが分かる。図示しないが、実施例2の場合にも、大きなヒステリシスが得られた。書き込みの場合のVthは約50Vで、消去状態のVthは約5Vであった。
2:基板
3:ゲート絶縁膜
4:ゲート電極
5:チャンネル(有機半導体薄膜)
6:ソース電極
7:ドレイン電極
8:トラップ
20:NOR型の不揮発性メモリ
24:ビット線
26:ワード線
Claims (11)
- 有機半導体からなるチャンネルとチャンネルに接して設けられたゲート絶縁膜とゲート絶縁膜に設けられたゲート電極とチャンネルに接して設けられたソース電極及びドレイン電極とからなるトランジスタ構造を有し、
上記チャンネルとゲート絶縁膜との界面又は該界面近傍に、キャリアのトラップが形成されていることを特徴とする、不揮発性記憶素子。 - 前記チャンネルはフラーレンからなり、前記ゲート絶縁膜が無機物からなることを特徴とする、請求項1に記載の不揮発性記憶素子。
- 前記無機物は、二酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化ジルコニウム(ZrO)の何れかであることを特徴とする、請求項2に記載の不揮発性記憶素子。
- 前記不揮発性記憶素子が、基板上に形成されていることを特徴とする、請求項1に記載の不揮発性記憶素子。
- 複数の不揮発性記憶素子のそれぞれがマトリクスの交点に配置され、各行のドレイン電極はビット線に接続され、各列のゲート電極がワード線に接続されており、
上記不揮発性記憶素子は、有機半導体からなるチャンネルとゲート絶縁膜とゲート電極とソース電極とドレイン電極と、からなるトランジスタ構造を有し、
上記チャンネルとゲート絶縁膜との界面又は該界面近傍に、キャリアのトラップが形成されていることを特徴とする、不揮発性メモリ。 - 前記チャンネルはフラーレンからなり、前記ゲート絶縁膜が無機物からなることを特徴とする、請求項5に記載の不揮発性メモリ。
- 前記無機物は、二酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)、酸化タンタル(Ta2O5)、酸化ジルコニウム(ZrO)の何れかであることを特徴とする、請求項5に記載の不揮発性メモリ。
- 前記不揮発性メモリが、基板上に形成されていることを特徴とする、請求項5に記載の不揮発性メモリ。
- 請求項1または5に記載の不揮発性記憶素子の書き込みは、ソース電極が接地され、ドレイン電極及びゲート電極に高電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
- 請求項1または5に記載の不揮発性記憶素子の消去は、ドレイン電極が開放され、ゲート電極には負の電圧が印加され、ソース電極には正の電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
- 請求項1または5に記載の不揮発性記憶素子の読み出しは、ソース電極が接地され、ドレイン電極及びゲート電極に書き込み時よりも低い電圧が印加されて行われることを特徴とする、不揮発性記憶素子の制御方法。
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