JP5261615B2 - 薄膜トランジスタメモリ及びそれを備えた表示装置 - Google Patents

薄膜トランジスタメモリ及びそれを備えた表示装置 Download PDF

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Description

本発明は、薄膜トランジスタメモリ及びそれを備えた表示装置に関するものである。
従来から、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read OnlyMemory）などの不揮発性メモリとして、データを記憶するメモリ用薄膜トランジスタ（Thin FilmTransistor、以下、ＴＦＴと称する）と、該メモリ用ＴＦＴを選択駆動する駆動用ＴＦＴとを備えたＴＦＴメモリが知られている。
このＴＦＴメモリとしては、例えば捕獲準位絶縁膜方式のＴＦＴメモリがある。この捕獲準位絶縁膜方式のＴＦＴメモリにおいて、駆動用ＴＦＴ及びメモリ用ＴＦＴは、例えば、ボトムゲート構造を採用しており、各々、ガラス基板などの絶縁性基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられたアモルファスシリコン（ａ−Ｓｉ）などからなる半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備えている。
上記メモリ用ＴＦＴは、ゲート絶縁膜における半導体層との界面付近の電気的なトラップにより電荷が蓄積されることで現れるヒステリシス現象（履歴現象）を利用してメモリ機能を発揮するので、充分に高いヒステリシス性を有する必要がある。このことから、メモリ用ＴＦＴのゲート絶縁膜には、捕獲準位を大量に保有している電荷蓄積機能の高いものが好適に用いられる。
一方、上記駆動用ＴＦＴは、閾値電圧のばらつきが大きいと上記メモリ用ＴＦＴの正確な選択駆動を行えないので、ヒステリシス性が低い必要がある。このことから、駆動用ＴＦＴのゲート絶縁膜には、捕獲準位が少ない電荷蓄積機能の低いものが好適に用いられる。
したがって、メモリ用ＴＦＴと駆動用ＴＦＴとは別工程で形成しなければならず、ＴＦＴメモリの形成に非常に多くの工程数を要する。
そこで、上記ＴＦＴメモリの形成工程を簡略化すべく、駆動用ＴＦＴとメモリ用ＴＦＴとに共通のゲート絶縁膜を用い、該ゲート絶縁膜における駆動用ＴＦＴ部分又はメモリ用ＴＦＴ部分の膜質を変える処理を行って、ゲート絶縁膜の電荷蓄積機能を部分的に調整したＴＦＴメモリが知られている。
例えば、特許文献１に開示のＴＦＴメモリは、ゲート絶縁膜が電荷蓄積機能（ヒステリシス性）を有する窒化シリコン（ＳｉＮ）で形成されると共に、このゲート絶縁膜のメモリ用ＴＦＴ部分を除く領域の電荷蓄積機能が窒化又は酸化処理によってないものとされている。
また、特許文献２に開示のＴＦＴメモリは、ゲート絶縁膜が電荷蓄積機能（ヒステリシス性）がない窒化シリコン（ＳｉＮ）で形成されると共に、このゲート絶縁膜のメモリ用ＴＦＴ部分にシリコン（Ｓｉ）イオンの注入によって電荷蓄積機能が付与されている。
また、特許文献３に開示のＴＦＴメモリは、ゲート絶縁膜が電荷蓄積機能（ヒステリシス性）を有する窒化シリコン（ＳｉＮ）で形成されると共に、駆動用ＴＦＴのゲート電極とゲート絶縁膜との間に電荷蓄積機能を有しない窒化シリコン膜が形成されている。
またその他に、特許文献４に開示のＴＦＴメモリは、ゲート絶縁膜の少なくとも表層が電荷蓄積機能を有する窒化シリコン（ＳｉＮ）で形成されると共に、駆動用ＴＦＴのチャネル領域にｎ型不純物を拡散させることにより、半導体層とゲート絶縁膜とのバンドギャップの差を大きくしてこれら半導体層とゲート絶縁膜との間の電荷の注入効果をなくし、当該駆動用ＴＦＴがヒステリシス性のないものとされている。
特開平２−１２２６７３号公報 特開平２−１５９７６８号公報 特開平２−２９７９７３号公報 特開平４−０２５１８１号公報
しかしながら、特許文献１〜３に開示のＴＦＴメモリでは、その形成において、いずれもゲート絶縁膜の駆動用ＴＦＴ部分又はメモリ用ＴＦＴ部分に対して電荷蓄積機能を調整する工程を必要とする。
つまり、特許文献１のＴＦＴメモリではゲート絶縁膜の駆動用ＴＦＴ部分を窒化又は酸化する工程が、特許文献２のＴＦＴメモリではゲート絶縁膜のメモリ用ＴＦＴ部分へイオン注入する工程が、特許文献３のＴＦＴメモリではメモリ用ＴＦＴ及び駆動用ＴＦＴで共通のゲート絶縁膜とは別個に駆動用ＴＦＴの構成として電荷蓄積機能を有しない窒化シリコン膜を形成する工程がそれぞれ必要である。
また、特許文献４のＴＦＴメモリでも、駆動用ＴＦＴの半導体層にｎ型不純物を拡散させる工程が必要である。
このように特許文献１〜４に開示のＴＦＴメモリでは、ゲート絶縁膜や半導体層に対してこれらの形成とは別個にメモリ用ＴＦＴ又は駆動用ＴＦＴのヒステリシス性を調整するための工程を行う必要があり、依然としてＴＦＴメモリの形成には多くの工程数を要するので、改善の余地がある。
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、駆動用ＴＦＴのヒステリシス性を許容可能な程度に抑えると共に、メモリ用ＴＦＴに充分なヒステリシス性を確保しながら、ＴＦＴメモリの形成に必要な工程数を減らすことにある。
上記の目的を達成するために、本発明は、ゲート絶縁膜に対し当該絶縁膜の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用ＴＦＴ及びメモリ用ＴＦＴの双方を所定のヒステリシス性に調整可能なようにＴＦＴメモリの構成を工夫したものである。
具体的には、本発明は、絶縁性基板上に、各々、ゲート電極と、該ゲート電極に電荷蓄積機能を有する共通のゲート絶縁膜を介して重なり合う半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備え、上記半導体層におけるソース電極との導通箇所とドレイン電極との導通箇所との間に亘ってチャネル領域が形成された駆動用ＴＦＴ及びメモリ用ＴＦＴを備えたＴＦＴメモリ及びそれを備えた表示装置を対象とし、以下の解決手段を講じたものである。
すなわち、第１の発明は、ＴＦＴメモリであって、上記チャネル領域おいて、上記ソース電極との導通箇所と上記ドレイン電極との導通箇所との距離をチャネル長とし、これら２つの導通箇所の間での上記チャネル長の方向と直交する方向の広さをチャネル幅としたとき、上記駆動用ＴＦＴのチャネル領域の上記チャネル長及びチャネル幅により決定される面積Ｃ１と、上記メモリ用ＴＦＴのチャネル領域の上記チャネル長及びチャネル幅により決定される面積Ｃ２とは、各々の機能に応じた所定のヒステリシス性を有する範囲内において、Ｃ１＜Ｃ２の関係に設定されていることを特徴とする。
上記の構成によると、駆動用ＴＦＴにおけるゲート絶縁膜部分とチャネル領域（半導体層）との境界面の面積が相対的に小さいことにより、駆動用ＴＦＴのゲート絶縁膜部分にはトラップされる電荷が少なく帯電電荷が少量となるので、当該駆動用ＴＦＴのヒステリシス性を許容可能な程度に抑えることが可能である。
一方、メモリ用ＴＦＴのゲート絶縁膜部分とチャネル領域（半導体層）との境界面の面積が相対的に大きいことにより、メモリ用ＴＦＴのゲート絶縁膜部分には多くの電荷がトラップされて帯電電荷が多量となるので、当該メモリ用ＴＦＴに充分なヒステリシス性を確保することが可能である。
このようにゲート絶縁膜に対し当該絶縁膜の形成とは別個に電荷蓄積機能を調整する工程を行わずして、メモリ用ＴＦＴ及び駆動用ＴＦＴの双方をチャネル領域の面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、ＴＦＴメモリの形成に必要な工程数を減らすことができる。その結果、当該ＴＦＴメモリを低コストで形成することが可能になる。
第２の発明は、第１の発明のＴＦＴメモリにおいて、上記駆動用ＴＦＴのチャネル幅と上記メモリ用ＴＦＴのチャネル幅とは同じ広さであるか、若しくは、上記駆動用ＴＦＴのチャネル幅が相対的に狭く、上記メモリ用ＴＦＴのチャネル幅が相対的に広くなっており、上記駆動用ＴＦＴのチャネル長をＬとしたときの該駆動用ＴＦＴのヒステリシス幅がΔＶｈ １ であり、上記メモリ用ＴＦＴのチャネル長をＬとしたときの該メモリ用ＴＦＴのヒステリシス幅がΔＶｈ ２ であるとすると、上記駆動用ＴＦＴのチャネル長をＬｄ、上記メモリ用ＴＦＴのチャネル長をＬｍ、上記駆動用ＴＦＴとして許容可能なヒステリシス幅をΔＶｈｄ、上記メモリ用ＴＦＴとして必要なヒステリシス幅をΔＶｈｍとしたとき、
Ｌｄ＜ΔＶｈｄ×Ｌ／ΔＶｈ １ 、及び
Ｌｍ＞ΔＶｈｍ×Ｌ／ΔＶｈ ２
を満たす関係にあることを特徴とする。
上記の構成によると、駆動用ＴＦＴのヒステリシス性が許容可能な程度に確実に抑えられ、且つメモリ用ＴＦＴに必要なヒステリシス性が確実に確保される。これにより、駆動用ＴＦＴに正確な選択駆動を行わせると共に、メモリ用ＴＦＴに良好なメモリ機能を発揮させることが可能になる。
第３の発明は、第１及び第２の発明のいずれか一方のＴＦＴメモリにおいて、上記駆動用ＴＦＴのチャネル長と上記メモリ用ＴＦＴのチャネル長とは同じ長さであるか、若しくは、上記駆動用ＴＦＴのチャネル長が相対的に短く、上記メモリ用ＴＦＴのチャネル長が相対的に長くなっており、上記駆動用ＴＦＴのチャネル幅をＷとしたときの該駆動用ＴＦＴのヒステリシス幅がΔＶｈ １ であり、上記メモリ用ＴＦＴのチャネル幅をＷとしたときの該メモリ用ＴＦＴのヒステリシス幅がΔＶｈ ２ であるとすると、上記駆動用ＴＦＴのチャネル幅をＷｄ、上記メモリ用ＴＦＴのチャネル幅をＷｍ、上記駆動用ＴＦＴとして許容可能なヒステリシス幅をΔＶｈｄ、上記メモリ用ＴＦＴとして必要なヒステリシス幅をΔＶｈｍとしたとき、
Ｗｄ＜ΔＶｈｄ×Ｗ／ΔＶｈ １ 、及び
Ｗｍ＞ΔＶｈｍ×Ｗ／ΔＶｈ ２
を満たす関係にあることを特徴とする。
上記の構成によっても、駆動用ＴＦＴのヒステリシス性が許容可能な程度に確実に抑えられ、且つメモリ用ＴＦＴに必要なヒステリシス性が確実に確保される。これにより、駆動用ＴＦＴに正確な選択駆動を行わせると共に、メモリ用ＴＦＴに良好なメモリ機能を発揮させることが可能になる。
第４の発明は、第１〜第３の発明のいずれか１つのＴＦＴメモリにおいて、上記駆動用ＴＦＴ及びメモリ用ＴＦＴの半導体層は、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide、以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏと称する）系の酸化物半導体からなることを特徴とする。
上記の構成によると、駆動用ＴＦＴ及びメモリ用ＴＦＴにおいて、高移動度、高信頼性及び低オフ電流という良好な特性が具体的に得られる。
第５の発明は、第１〜第４の発明のいずれか１つのＴＦＴメモリにおいて、上記駆動用ＴＦＴ及びメモリ用ＴＦＴは、上記ゲート電極が上記ゲート絶縁膜によって覆われ、該ゲート絶縁膜上に上記半導体層、ソース電極及びドレイン電極が設けられたボトムゲート構造を有していることを特徴とする。
上記の構成によると、駆動用ＴＦＴ又はメモリ用ＴＦＴがトップゲート構造を有している場合に比べて、ＴＦＴメモリの形成に必要なフォトマスクの枚数及び工程数が少なくなるので、より低コストでＴＦＴメモリを形成することが可能である。
第６の発明は、表示装置であって、第１〜第５の発明のいずれか１つのＴＦＴメモリを備えることを特徴とする。
上記の構成によると、第１〜第５の発明のＴＦＴメモリは、駆動用ＴＦＴ及びメモリ用ＴＦＴの双方を各々の機能に応じた所定のヒステリシス性に調整可能であり、且つこれらの形成に必要な工程数を減らすことができるという優れた特性を備えているので、表示装置としても低コスト化を図ることが可能になる。
本発明によれば、駆動用ＴＦＴのチャネル領域の面積Ｃ１及びメモリ用ＴＦＴのチャネル領域の面積Ｃ２が各々の機能に応じた所定のヒステリシス性を有する範囲内においてＣ１＜Ｃ２の関係に設定されているので、駆動用ＴＦＴのヒステリシス性を許容可能な程度に抑えると共に、メモリ用ＴＦＴに充分なヒステリシス性を確保しながら、ＴＦＴメモリの形成に必要な工程数を減らすことができる。その結果、当該ＴＦＴメモリひいては表示装置を低コストで形成することができる。
図１は、実施形態１に係る液晶表示装置の概略構成図である。 図２は、実施形態１に係る不揮発性メモリ部の全体的な概略構成を示すブロック図である。 図３は、メモリセルアレイの一部を示す等価回路図である。 図４は、実施形態１に係るＴＦＴメモリの構成を示す平面図である。 図５は、図４のV−V線における断面構造を示す断面図である。 図６は、ＴＦＴメモリの（ａ）書き込み、（ｂ）消去、（ｃ）読み出し方法を説明するためのメモリセルアレイの一部を示す等価回路図である。 図７は、メモリセルアレイの製造方法を示す工程図である。 図８は、実施形態２に係るＴＦＴメモリの構成を示す平面図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１は、この実施形態１に係る液晶表示装置１の概略構成図である。
液晶表示装置１は、例えば、電子ブックやパーソナルコンピュータ、携帯電話、カーナビゲーションシステム、携帯計算機、タッチパネルなどのディスプレイとして使用される。この液晶表示装置１は、一対の基板の間に枠状のシール材によって液晶層が封入された構造を有し、表示部２、ソースドライバ３、ゲートドライバ４及び不揮発性メモリ部５、その他、図示しないが、揮発性メモリ部やＣＰＵ、センサなどを備えている。
図２は、上記不揮発性メモリ部５の全体的な概略構成を示すブロック図である。図３は後述のメモリセルアレイ１０の一部を示す等価回路図である。
不揮発性メモリ部５は、図２に示すように、メモリセルアレイ１０、データ入出力端子１１、入力バッファ１２、ソース電圧制御回路１３、カラムデコーダ１４、アドレス入力端子１５、アドレスバッファ１６、ロウデコーダ１７、ゲート電圧制御回路１８、出力バッファ１９、センスアンプ２０、ドレイン電圧制御回路２１、及び各制御回路並びにバッファなどを制御する制御手段（不図示）を備えている。
メモリセルアレイ１０は、互いに並行に延びる複数のゲート配線２２と、該各ゲート配線２２に交差する方向に互いに並行に延びる複数のソース配線２３と、該各ソース配線２３に沿って延びる複数のドレイン配線２４とを備え、これらゲート配線２２、ソース配線２３及びドレイン配線２４によって区画された領域に電気的にデータの書き換えが可能な複数のメモリセルＣ（１，１）〜Ｃ（ｘ，ｙ；ｘ，ｙは２の累乗の整数）をなすＴＦＴメモリ２５がマトリクス状に配列されて構成されている。
上記各ゲート配線２２はロウデコーダ１７に接続されている。上記各ソース配線２３及び各ドレイン配線２４はカラムデコーダ１４に接続されている。また、各ドレイン配線２４はドレイン電圧制御回路２１にも接続されている。
上記各ＴＦＴメモリ２５は、図３に示すように、データを記憶するメモリ用ＴＦＴ２５Ｍと、該メモリ用ＴＦＴ２５Ｍを選択駆動する駆動用ＴＦＴ２５Ｄとを備えている。
同一行にあるメモリセルＣ（１，ｎ；ｎは１以上の整数）〜Ｃ（ｘ、ｎ）をなすＴＦＴメモリ２５において、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのゲート電極は、同一のゲート配線２２に接続されている。また、同一列にあるメモリセルＣ（ｎ，１）〜Ｃ（ｎ，ｙ）をなすＴＦＴメモリ２５において、駆動用ＴＦＴ２５Ｄのソース電極は同一のソース配線２３に接続されていると共に、メモリ用ＴＦＴ２５Ｍのドレイン電極は同一のドレイン配線２４に接続されている。
ゲート電圧制御回路１８は、各ゲート配線２２の電圧の制御を行う駆動制御回路である。ソース電圧制御回路１３は、各ソース配線２３の電圧の制御を行う駆動制御回路である。ドレイン電圧制御回路２１は、各ドレイン配線２４の電圧の制御を行う駆動制御回路である。
アドレスバッファ１６は、アドレス入力端子１５より入力されたアドレス信号をカラムアドレスの信号とロウアドレスの信号とに分割して、カラムアドレスの信号をカラムデコーダ１４に、ロウアドレスの信号をロウデコーダ１７に分配してそれぞれ入力するアドレス信号分配回路である。カラムデコーダ１４は、入力されたアドレスに対応したソース配線２３を選択する列選択回路である。ロウデコーダ１７は、入力されたアドレスに対応したゲート配線２２を選択する行選択回路である。
そして、上記不揮発性メモリ部５では、カラムデコーダ１４及びロウデコーダ１７によって選択されたメモリセルをなすＴＦＴメモリ２５に対し、データ入出力端子１１から入力されたデータが入力バッファ１２を介して書き込まれる。或いは、カラムデコーダ１４及びロウデコーダ１７によって選択されたメモリセルをなすＴＦＴメモリ２５に書き込まれていたデータがドレイン配線２４を介して読み出され、センスアンプ２０を経て増幅された後、出力バッファ１９を介してデータ入出力端子１１へと出力される。
図４及び図５は、本実施形態に係るＴＦＴメモリ２５の概略構成図である。図４は、ＴＦＴメモリ２５を示す平面図であり、図５は、図４のV−V線における断面構造を示す断面図である。
駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍは、図５に示すように、ガラス基板などの絶縁性基板２６上に設けられている。これら両ＴＦＴ２５Ｄ，２５Ｍは、ボトムゲート構造を有し、各々、該絶縁性基板２６表面に設けられたゲート電極２７ｄ，２７ｍと、該ゲート電極２７ｄ，２７ｍを覆うように設けられたゲート絶縁膜２８と、該ゲート絶縁膜２８上に上記ゲート電極２７ｄ，２７ｍに重なるように設けられた半導体層２９ｄ，２９ｍと、該半導体層２９ｄ，２９ｍに互いに離間して接続されたソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍとを備えている。
これら駆動用ＴＦＴ２５Ｄとメモリ用ＴＦＴ２５Ｍとは直列に接続されている。すなわち、駆動用ＴＦＴ２５Ｄのドレイン電極３２ｄとメモリ用ＴＦＴ２５Ｍのソース電極３１ｍとは一体に形成されている。
駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｄ，２７ｍは、対応するゲート配線２２の図４で下側に突出した部分である。駆動用ＴＦＴ２５Ｄのソース電極３１ｄは、対応するソース配線２３の図４で右側に突出した部分である。メモリ用ＴＦＴ２５Ｍのドレイン電極３２ｍは、対応するドレイン配線２４の図４で左側に突出した部分である。
上記ゲート絶縁膜２８は、電荷蓄積機能を有する窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ）からなり、基板略全面に形成されて駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍで共通している。上記半導体層２９ｄ，２９ｍは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる。これにより、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍは、高移動度、高信頼性及び低オフ電流という良好な特性を有している。
なお、本実施形態では、半導体層２９ｄ，２９ｍがＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなるとしているが、これに限らない。当該半導体層２９ｄ，２９ｍは、例えば、インジウムシリコン亜鉛酸化物（Ｉｎ−Ｓｉ−Ｚｎ−Ｏ）系、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ−Ｏ）系、スズシリコン亜鉛酸化物（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、スズアルミニウム亜鉛酸化物（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、スズガリウム亜鉛酸化物（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、ガリウムシリコン亜鉛酸化物（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、ガリウムアルミニウム亜鉛酸化物（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、インジウム銅亜鉛酸化物（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、スズ銅亜鉛酸化物（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、亜鉛酸化物（Ｚｎ−Ｏ）系、インジウム酸化物（Ｉｎ−Ｏ）系などの他の酸化物半導体からなっていてもよい。またその他、半導体層２９ｄ，２９ｍは、アモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）などからなっていても構わない。
また、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍには、図５に示すように、半導体層２９ｄ，２９ｍにおける互いに離間した位置にあるソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍの接続部分以外を覆うようにコンタクトホール３０ｈを有する絶縁膜であるエッチングストッパ膜３０が設けられている。
上記ソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍは、このエッチングストッパ膜３０上に形成され、それぞれコンタクトホール３０ｈを介して半導体層２９ｄ，２９ｍに接続されている。この半導体層２９ｄ，２９ｍにおけるソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍの接続部分間には、チャネル領域２９ｄｃ，２９ｍｃが構成されている。
そして、駆動用ＴＦＴ２５Ｄのチャネル領域２９ｄｃの面積Ｃ１及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｍｃの面積Ｃ２は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、Ｃ１＜Ｃ２の関係に設定されている。
つまり、駆動用ＴＦＴ２５Ｄでは、チャネル領域２９ｄｃの面積Ｃ１が相対的に小さいことにより、該チャネル領域２９ｄｃとゲート絶縁膜部分との境界面の面積が相対的に小さく、これに応じてゲート絶縁膜部分にトラップされる電荷が少ないことから帯電電荷が少量となるので、当該駆動用ＴＦＴ２５Ｄのヒステリシス性を許容可能な程度に抑えることができる。一方、メモリ用ＴＦＴ２５Ｍでは、チャネル領域２９ｍｃの面積Ｃ２が相対的に大きいことにより、該チャネル領域２９ｍｃとゲート絶縁膜部分との境界面の面積が相対的に大きく、これに応じてゲート絶縁膜部分に多くの電荷がトラップされて帯電電荷が多量となるので、当該メモリ用ＴＦＴ２５Ｍに充分なヒステリシス性を確保することができる。
具体的に本実施形態では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅は同じ広さであり、駆動用ＴＦＴ２５Ｄのチャネル長が相対的に短く、メモリ用ＴＦＴ２５Ｍのチャネル長が相対的に長くなっている。これら駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍについて、図４に示すように、駆動用ＴＦＴ２５Ｄのチャネル長をＬｄ、チャネル幅をＷｄとし、メモリ用ＴＦＴ２５Ｍのチャネル長をＬｍ、チャネル幅をＷｍとしたとき、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズを決めるチャネル長Ｌｄ，Ｌｍは、以下のようにして設定される。
すなわち、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅を一定とし且つチャネル長をＬとしたときの該各ＴＦＴ２５Ｄ，２５Ｍのヒステリシス幅をΔＶｈとすると、チャネル長Ｌとヒステリシス幅ΔＶｈには比例関係があるので、以下の（式１）が成り立つ。
ΔＶｈ＝α×Ｌ （αは比例定数）・・・（式１）
さらに、駆動用ＴＦＴ２５Ｄとして許容可能なヒステリシス幅をΔＶｈｄとし、メモリ用ＴＦＴ２５Ｍとして必要なヒステリシス幅をΔＶｈｍとしたとき、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長Ｌｄ，Ｌｍを決定する式として以下の（式２）及び（式３）が考えられる。
Ｌｄ＜ΔＶｈｄ／α・・・（式２）
Ｌｍ＞ΔＶｈｍ／α・・・（式３）
そして、上記（式１）と（式２）及び（式３）とから以下の（式４）及び（式５）が得られる。
Ｌｄ＜ΔＶｈｄ×Ｌ／ΔＶｈ・・・（式４）
Ｌｍ＞ΔＶｈｍ×Ｌ／ΔＶｈ・・・（式５）
ここで、Ｌ／ΔＶｈ（つまりα）は既知であるので、ΔＶｈｄ及びΔＶｈｍを決めれば、上記の（式４）及び（式５）から駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長Ｌｄ，Ｌｍをそれぞれ決定することができる。これにより、駆動用ＴＦＴ２５Ｄのヒステリシス性を許容可能な程度に確実に抑えることができると共に、メモリ用ＴＦＴ２５Ｍに必要なヒステリシス性を確実に確保できるので、駆動用ＴＦＴ２５Ｄに正確な選択駆動を行わせると共に、メモリ用ＴＦＴ２５Ｍに良好なメモリ機能を発揮させることができる。
−メモリセルアレイ１０の駆動方法−
次に、上記ＴＦＴメモリ２５に対して書き込み、消去及び読み出しを行うメモリセルアレイ１０の駆動方法について、図６を参照しながら一例を挙げて説明する。図６は、メモリセルアレイ１０の一部を示す等価回路図であり、（ａ）はＴＦＴメモリ２５のデータ書き込み時、（ｂ）はＴＦＴメモリ２５のデータ消去時、（ｃ）はＴＦＴメモリ２５のデータ読み出し時の電圧印加状態を示している。
＜データ書き込み＞
ＴＦＴメモリ２５へのデータ書き込みは、駆動用ＴＦＴ２５Ｄのゲート電極２７ｄとソース電極３１ｄとの間、及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｍとドレイン電極３２ｍとの間に正電圧をそれぞれ印加して行う。
具体的には、例えばメモリセルＣ（１，１）を書き込み対象として選択する場合、図６（ａ）に示すように、該書き込み対象のメモリセルＣ（１，１）に対応するゲート配線２２に書き込み電圧Ｖｐｇｍ（例えば＋３０Ｖ）を、当該メモリセルＣ（１，１）に対応するソース配線２３及びドレイン配線２４に０Ｖをそれぞれ印加する。
一方、書き込み対象のメモリセルＣ（１，１）とは異なる行のデータ書き込み対象でないメモリセルＣ（１，２）〜Ｃ（ｍ，ｎ；１≦ｍ≦ｘ、２≦ｎ≦ｙ）に対応するゲート配線２２には上記書き込み電圧Ｖｐｇｍの半分に相当するＶｐｇｍ／２（例えば＋１５Ｖ）を印加すると共に、書き込み対象のメモリセルＣ（１，１）とは異なる列のデータ書き込み対象でないメモリセルＣ（２，１）〜（ｐ、ｑ；２≦ｐ≦ｘ、１≦ｑ≦ｙ）に対応するソース配線２３及びドレイン配線２４にもＶｐｇｍ／２（例えば＋１５Ｖ）を印加する。
このような電圧信号を印加すると、データ書き込み対象のメモリセルＣ（１，１）では、ＴＦＴメモリ２５における駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｄ，２７ｍとソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍとの間に書き込み電圧Ｖｐｇｍに相当する電位差が生じて、これら駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍが共にオン状態となり、メモリ用ＴＦＴ２５Ｍが書き込み状態となる。この書き込み状態の時間は、以下に述べるデータ書き込み対象でないメモリセルに対する誤書き込みを防止するために例えば１秒以内とする。
書き込み対象のメモリセルＣ（１，１）と同一行にある書き込み対象でないメモリセルＣ（２，１）〜Ｃ（ｐ，１；２≦ｐ≦ｘ）は、ＴＦＴメモリ２５における駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｄ，２７ｍとソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍとの間の電位差が書き込み電圧Ｖｐｇｍの半分なので、これら各メモリ用ＴＦＴ２５Ｍは書き込み阻止状態にある。
また、書き込み対象のメモリセルＣ（１，１）と異なる行にある書き込み対象のメモリセルＣ（１，２）〜Ｃ（ｍ，ｎ；１≦ｍ≦ｘ、２≦ｎ≦ｙ）でも、ＴＦＴメモリ２５における駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｄ，２７ｍとソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍとの間の電位差が書き込み電圧Ｖｐｇｍの半分なので、これら各メモリ用ＴＦＴ２５Ｍは書き込み阻止状態にある。
以上のようなＴＦＴメモリ２５へのデータ書き込みを、書き込み対象となるメモリセルＣ（１，１）〜Ｃ（ｘ，ｙ）を適宜選択して行うことにより、メモリセルアレイ１０にメモリセル数に応じた量のデータを記憶することができる。
＜データ消去＞
ＴＦＴメモリ２５のデータ消去は、駆動用ＴＦＴ２５Ｄのゲート電極２７ｄとソース電極３１ｄとの間、及びメモリ用ＴＦＴ２５Ｍのゲート電極２７ｍとドレイン電極３２ｍとの間に負電圧をそれぞれ印加して行う。
具体的には、図６（ｂ）に示すように、全てのゲート配線２２に負電圧Ｖｅｒｓ（例えば−３０Ｖ）を印加すると共に、全てのソース配線２３及びドレイン配線２４に０Ｖを印加する。このように電圧信号を印加すると、全メモリセルＣ（１，１）〜Ｃ（ｘ，ｙ）のＴＦＴメモリ２５に記憶されたデータが一括消去される。
＜データ読み出し＞
ＴＦＴメモリ２５のデータ読み出しは、駆動用ＴＦＴ２５Ｄのゲート電極２７ｄとソース電極３１ｄとの間に正電圧を、メモリ用ＴＦＴ２５Ｍのゲート電極２７ｍとドレイン電極３２ｍとの間に０Ｖの電圧をそれぞれ印加して行う。
具体的には、例えばメモリセルＣ（１，１）を読み出し対象として選択する場合、図６（ｃ）に示すように、該読み出し対象のメモリセルＣ（１，１）に対応するゲート配線２２にデータ読み出し電圧Ｖｇｒ（例えば＋５Ｖ）を、当該メモリセルＣ（１，１）に対応するソース配線に０Ｖを、当該メモリセルＣ（１，１）に対応するドレイン配線２４にデータ読み出し電圧Ｖｄｒ（例えば＋５Ｖ）をそれぞれ印加する。
一方、読み出し対象のメモリセルＣ（１，１）と異なる行にある読み出し対象でないメモリセルＣ（１，２）〜Ｃ（ｍ，ｎ；１≦ｍ≦ｘ、２≦ｎ≦ｙ）に対応するゲート配線２２には、当該各メモリセルＣ（１，２）〜Ｃ（ｍ，ｎ）の駆動用ＴＦＴ２５Ｄの閾値以下の電圧Ｖｔｈｄ（例えば−５Ｖ）を印加すると共に、データ読み出し対象のメモリセルＣ（１，１）とは異なる列のデータ読み出し対象でないメモリセルＣ（２，１）〜Ｃ（ｐ、ｑ；２≦ｐ≦ｘ、１≦ｑ≦ｙ）に対応するソース配線２３及びドレイン配線２４には、０Ｖを印加する。
このような電圧信号を印加すると、読み出し対象のメモリセルＣ（１，１）をなすＴＦＴメモリ２５のメモリ用ＴＦＴ２５Ｍから当該メモリ用ＴＦＴ２５Ｍが記憶したデータに応じた大きさの電流がドレイン配線２４に流れる。すなわち、メモリ用ＴＦＴ２５Ｍにデータが書き込まれている場合、当該メモリ用ＴＦＴ２５Ｍのゲート絶縁膜部分における半導体層２９ｍとの界面付近に電荷がトラップされているため、メモリ用ＴＦＴ２５Ｍの閾値電圧が初期状態（ゲート絶縁膜部分に電荷がトラップされていない状態）と比較して上昇しており、当該メモリ用ＴＦＴ２５Ｍを流れる電流量が変化する。この電流量をドレイン配線２４を介して検知することにより、当該メモリ用ＴＦＴ２５Ｍにデータが書き込まれているか否かの判断を行うことができる。
以上のようなＴＦＴメモリ２５へのデータ読み出しを、読み出し対象となるメモリセルＣ（１，１）〜Ｃ（ｘ，ｙ）を適宜選択して行うことにより、メモリセルアレイ１０のデータを読み出すことができる。
−メモリセルアレイ１０の形成方法−
次に、上記メモリセルアレイ１０の形成方法について、図７を参照しながら一例を挙げて説明する。図７は、メモリセルアレイ１０の形成工程図であり、図５対応箇所を示している。
メモリセルアレイ１０の形成方法は、ゲート電極形成工程と、ゲート絶縁膜形成工程と、半導体層形成工程と、エッチングストッパ膜形成工程と、ソース・ドレイン電極形成工程とを含む。
＜ゲート電極形成工程＞
予め準備したガラス基板などの絶縁性基板２６上に、スパッタリング法により、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）又はクロム（Ｃｒ）などの金属膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）を成膜する。続いて、この金属膜を、第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図７（ａ）に示すように、ゲート配線２２と共にゲート電極２７ｄ，２７ｍを形成する。
＜ゲート絶縁膜形成工程＞
ゲート電極２７ｄ，２７ｍが形成された基板上に、プラズマＣＶＤ（Chemical VaporDeposition）法により、例えば３００℃〜４００℃程度の温度下において酸化シリコン膜又は窒化シリコン膜（例えば厚さ３００ｎｍ〜４００ｎｍ程度）を成膜して、図７（ｂ）に示すように、電荷蓄積機能を有するゲート絶縁膜２８を形成する。
＜半導体層形成工程＞
ゲート絶縁膜２８が形成された基板上に、スパッタリング法により、例えば２００℃〜４００℃程度の温度下でＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（例えば厚さ４０ｎｍ〜５０ｎｍ程度）を成膜する。続いて、この酸化物半導体膜を、第２のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図７（ｃ）に示すように半導体層２９ｄ，２９ｍを形成する。
＜エッチングストッパ膜形成工程＞
半導体層２９ｄ，２９ｍが形成された基板上に、プラズマＣＶＤ法により、例えば３００℃〜４００℃程度の温度下においてエッチングストッパ膜３０（例えば厚さ１００ｎｍ〜２００ｎｍ程度）を成膜する。続いて、このエッチングストッパ膜３０を、第３のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図７（ｄ）に示すように、該エッチングストッパ膜３０にコンタクトホール３０ｈを形成する。
＜ソース・ドレイン電極形成工程＞
エッチングストッパ膜３０が形成された基板上に、スパッタリング法により、例えばモリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、クロム（Ｃｒ）などの金属膜（例えば厚さ１００ｎｍ〜３００ｎｍ程度）を成膜する。続いて、この金属膜を、第４のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、ソース配線２３及びドレイン配線２４と共に、ソース電極３１ｄ，３１ｍ、ドレイン電極３２ｄ，３２ｍ、及びそれらを備えた駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍを形成し、ＴＦＴメモリ２５を構成する。
しかる後、ソース電極３１ｄ，３１ｍ及びドレイン電極３２ｄ，３２ｍが形成された基板に対し、例えば２００℃〜４００℃程度で１〜２時間に亘って乾燥雰囲気中において熱処理を行う。
以上の工程を行って、メモリセルアレイ１０を形成することができる。ここで、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍはボトムゲート構造を有しているので、これら各ＴＦＴ２５Ｄ，２５Ｍがトップゲート構造を有している場合に比べて、ＴＦＴメモリ２５の形成に必要なフォトマスクの枚数及び工程数が少なく済み、より低コストでメモリセルアレイ１０を形成することができる。
−実施形態１の効果−
したがって、この実施形態１によると、ゲート絶縁膜２８に対し当該絶縁膜２８の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍの双方をチャネル領域２９ｄｃ，２９ｍｃの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、ＴＦＴメモリ２５の形成に必要な工程数を減らすことができる。その結果、複数の当該ＴＦＴメモリ２５からなるメモリセルアレイ１０を低コストで形成することができ、ひいてはそれを備えた液晶表示装置１も低コスト化することができる。
《発明の実施形態２》
図８は、この実施形態２に係るＴＦＴメモリ２５の構成を示す平面図である。この実施形態２では、メモリセルアレイ１０にある各ＴＦＴメモリ２５の構成が上記実施形態１と異なる他は液晶表示装置１について上記実施形態１と同様に構成されているので、構成の異なるＴＦＴメモリ２５についてのみ説明し、同一の構成箇所は図１〜図７に基づく上記実施形態１の説明に譲ることにして、その詳細な説明を省略する。
本実施形態においても、駆動用ＴＦＴ２５Ｄのチャネル領域２９ｄｃの面積Ｃ１及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｍｃの面積Ｃ２は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、Ｃ１＜Ｃ２の関係に設定されている。
上記実施形態１では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｄ，Ｗｍは同じ広さであり、駆動用ＴＦＴ２５Ｄのチャネル長Ｌｄが相対的に短く、メモリ用ＴＦＴ２５Ｍのチャネル長Ｌｍが相対的に長くなっているとしたが、本実施形態では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長Ｌｄ，Ｌｍは同じ長さであり、駆動用ＴＦＴ２５Ｄのチャネル幅Ｗｄが相対的に狭く、メモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｍが相対的に広くなっている。
これら駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズを決めるチャネル幅Ｗｄ，Ｗｍは、上記実施形態１で駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長Ｌｄ，Ｌｍを決定する上記（式４）及び（式５）と同様にして導出された式からそれぞれ決定することができる。
すなわち、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長を一定とし且つチャネル幅をＷとしたときの該各ＴＦＴ２５Ｄ，２５Ｍのヒステリシス幅をΔＶｈとしたとき、チャネル幅Ｗとヒステリシス幅ΔＶｈには比例関係があるので、以下の（式６）が成り立つ。
ΔＶｈ＝β×Ｗ （βは比例定数）・・・（式６）
さらに、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｄ，Ｗｍを決定する式として以下の（式７）及び（式８）が考えられる。
Ｗｄ＜ΔＶｈｄ／β・・・（式７）
Ｗｍ＞ΔＶｈｍ／β・・・（式８）
そして、上記（式６）と（式７）及び（式８）とから以下の（式９）及び（式１０）が得られる。
Ｗｄ＜ΔＶｈｄ×Ｗ／ΔＶｈ・・・（式９）
Ｗｍ＞ΔＶｈｍ×Ｗ／ΔＶｈ・・・（式１０）
ここで、Ｗ／ΔＶｈ（つまりβ）は既知であるので、ΔＶｈｄ及びΔＶｈｍを決めれば、上記の（式９）及び（式１０）から駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｄ，Ｗｍをそれぞれ決定することができる。これにより、駆動用ＴＦＴ２５Ｄのヒステリシス性を許容可能な程度に確実に抑えることができると共に、メモリ用ＴＦＴ２５Ｍに必要なヒステリシス性を確実に確保できるので、駆動用ＴＦＴ２５Ｄに正確な選択駆動を行わせると共に、メモリ用ＴＦＴ２５Ｍに良好なメモリ機能を発揮させることができる。
−実施形態２の効果−
したがって、この実施形態２によっても、ゲート絶縁膜２８に対し当該絶縁膜２８の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍの双方をチャネル領域２９ｄｃ，２９ｍｃの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、ＴＦＴメモリ２５の形成に必要な工程数を減らすことができ、上記実施形態１と同様な効果を得ることができる。
しかも、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズをチャネル幅Ｗｄ，Ｗｍで調整しているので、上記実施形態１のようにこれら各ＴＦＴ２５Ｄ，２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズをチャネル長Ｌｄ，Ｌｍで調整する場合に比べて、データ読み出し時のメモリ用ＴＦＴ２５Ｍに流れる電流量が大きく、当該メモリ用ＴＦＴ２５Ｍにデータが書き込まれているか否かの判断を容易に行うことができる。
《その他の実施形態》
上記実施形態１では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズを、チャネル幅Ｗｄ，Ｗｍを同じにして上記（式４）及び（式５）に基づきチャネル長Ｌｄ，Ｌｍで調整するとし、上記実施形態２では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズを、チャネル長Ｌｄ，Ｌｍを同じにして上記（式９）及び（式１０）に基づきチャネル幅Ｗｄ，Ｗｍで調整するとしたが、本発明はこれに限らない。
例えば、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃについて、チャネル長Ｌｄ，Ｌｍを上記実施形態１の（式４）及び（式５）に基づく長さとし、チャネル幅Ｗｄ，Ｗｍを上記実施形態２の（式９）及び（式１０）に基づく広さとすることが好ましい。
このように構成されていれば、上記実施形態１及び２よりも駆動用ＴＦＴ２５Ｄのヒステリシス性を抑えることができると共にメモリ用ＴＦＴ２５Ｍのヒステリシス性を高めることができる。これにより、各ＴＦＴメモリ２５間で駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのヒステリシス性が若干ばらついても、駆動用ＴＦＴ２５Ｄに正確な選択駆動を行わせると共に、メモリ用ＴＦＴ２５Ｍに良好なメモリ機能を発揮させることができ、歩留りも良くなる。
また、上記実施形態１では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｄ，Ｗｍが同じであるとしたが、これに限らず、駆動用ＴＦＴ２５Ｄのチャネル幅Ｗｄが相対的に狭く、メモリ用ＴＦＴ２５Ｍのチャネル幅Ｗｍが相対的に広くなっていてもよい。
また、上記実施形態２では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル長Ｌｄ，Ｌｍが同じであるとしたが、これに限らず、駆動用ＴＦＴ２５Ｄのチャネル長Ｌｄが相対的に短く、メモリ用ＴＦＴ２５Ｍのチャネル長Ｌｍが相対的に長くなっていてもよい。
また、その他、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍのチャネル領域２９ｄｃ，２９ｍｃのサイズは、上記（式４）及び（式５）、並びに上記（式９）及び（式１０）に則したチャネル長Ｌｄ，Ｌｍ及びチャネル幅Ｗｄ，Ｗｍでなくても、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍが各々の機能に応じた所定のヒステリシス性を有するように、駆動用ＴＦＴ２５Ｄのチャネル領域２９ｄｃの面積が相対的に小さく、メモリ用ＴＦＴ２５Ｍのチャネル領域２９ｍｃの面積が相対的に大きくなっていればよい。
以上、本発明の好ましい実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲に限定されない。上記実施形態が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、上記各実施形態１及び２では、駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍがボトムゲート構造を有する場合を例に挙げて説明したが、本発明はこれに限らず、これら駆動用ＴＦＴ２５Ｄ及びメモリ用ＴＦＴ２５Ｍは、ゲート絶縁膜２８を介してゲート電極２７ｄ，２７ｍと半導体層２９ｄ，２９ｍとの位置が逆転したトップゲート構造、例えば、絶縁性基板上に半導体層が設けられ、該半導体層にゲート絶縁膜を介してゲート電極が設けられ、該ゲート電極を覆う層間絶縁膜上に互いに離間してソース電極及びドレイン電極が設けられ、該ソース電極及びドレイン電極が上記層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して半導体層にそれぞれ接続された構造を採用したものであっても構わない。
また、上記各実施形態１及び２では、液晶表示装置１を例に挙げて説明したが、本発明はこれに限らず、液晶表示装置１だけでなく、有機ＥＬ（Electro Luminescence）表示装置やプラズマ表示装置などの他の各種表示装置、さらにはメモリー機能が要求されるその他の電子機器にも広く適用することができる。
以上説明したように、本発明は、ＴＦＴメモリ及びそれを備えた表示装置について有用であり、特に、メモリ用ＴＦＴに充分なヒステリシス性を確保すると共に、駆動用ＴＦＴのヒステリシス性を許容可能な程度に抑えながら、ＴＦＴメモリの形成に必要な工程数を減らすことが要望されるＴＦＴメモリ及びそれを備えた表示装置に適している。
１ 液晶表示装置
２５ ＴＦＴメモリ
２５Ｄ 駆動用ＴＦＴ
２５Ｍ メモリ用ＴＦＴ
２６ 絶縁性基板
２７ｄ，２７ｍ ゲート電極
２８ ゲート絶縁膜
２９ｄ，２９ｍ 半導体層
２９ｄｃ，２９ｍｃ チャネル領域
３１ｄ，３１ｍ ソース電極
３２ｄ，３２ｍ ドレイン電極

Claims (6)

  1. 絶縁性基板上に、各々、ゲート電極と、該ゲート電極に電荷蓄積機能を有する共通のゲート絶縁膜を介して重なり合う半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備え、上記半導体層におけるソース電極との導通箇所とドレイン電極との導通箇所との間に亘ってチャネル領域が形成された駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタを備えた薄膜トランジスタメモリであって、
    上記チャネル領域おいて、上記ソース電極との導通箇所と上記ドレイン電極との導通箇所との距離をチャネル長とし、これら２つの導通箇所の間での上記チャネル長の方向と直交する方向の広さをチャネル幅としたとき、
    上記駆動用薄膜トランジスタのチャネル領域の上記チャネル長及びチャネル幅により決定される面積Ｃ１と、上記メモリ用薄膜トランジスタのチャネル領域の上記チャネル長及びチャネル幅により決定される面積Ｃ２とは、各々の機能に応じた所定のヒステリシス性を有する範囲内において、Ｃ１＜Ｃ２の関係に設定されている
    ことを特徴とする薄膜トランジスタメモリ。
  2. 請求項１に記載の薄膜トランジスタメモリにおいて、
    上記駆動用薄膜トランジスタのチャネル幅と上記メモリ用薄膜トランジスタのチャネル幅とは同じ広さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル幅が相対的に狭く、上記メモリ用薄膜トランジスタのチャネル幅が相対的に広くなっており、
    上記駆動用薄膜トランジスタのチャネル長をＬとしたときの該駆動用薄膜トランジスタのヒステリシス幅がΔＶｈ １ であり、上記メモリ用薄膜トランジスタのチャネル長をＬとしたときの該メモリ用薄膜トランジスタのヒステリシス幅がΔＶｈ ２ であるとすると、上記駆動用薄膜トランジスタのチャネル長をＬｄ、上記メモリ用薄膜トランジスタのチャネル長をＬｍ、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔＶｈｄ、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔＶｈｍとしたとき、
    Ｌｄ＜ΔＶｈｄ×Ｌ／ΔＶｈ １ 、及び
    Ｌｍ＞ΔＶｈｍ×Ｌ／ΔＶｈ ２
    を満たす関係にある
    ことを特徴とする薄膜トランジスタメモリ。
  3. 請求項１及び２のいずれか一方に記載の薄膜トランジスタメモリにおいて、
    上記駆動用薄膜トランジスタのチャネル長と上記メモリ用薄膜トランジスタのチャネル長とは同じ長さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル長が相対的に短く、上記メモリ用薄膜トランジスタのチャネル長が相対的に長くなっており、
    上記駆動用薄膜トランジスタのチャネル幅をＷとしたときの該駆動用薄膜トランジスタのヒステリシス幅がΔＶｈ １ であり、上記メモリ用薄膜トランジスタのチャネル幅をＷとしたときの該メモリ用薄膜トランジスタのヒステリシス幅がΔＶｈ ２ であるとすると、上記駆動用薄膜トランジスタのチャネル幅をＷｄ、上記メモリ用薄膜トランジスタのチャネル幅をＷｍ、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔＶｈｄ、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔＶｈｍとしたとき、
    Ｗｄ＜ΔＶｈｄ×Ｗ／ΔＶｈ １ 、及び
    Ｗｍ＞ΔＶｈｍ×Ｗ／ΔＶｈ ２
    を満たす関係にある
    ことを特徴とする薄膜トランジスタメモリ。
  4. 請求項１〜３のいずれか１項に記載の薄膜トランジスタメモリにおいて、
    上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタの半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
    ことを特徴とする薄膜トランジスタメモリ。
  5. 請求項１〜４のいずれか１項に記載の薄膜トランジスタメモリにおいて、
    上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタは、上記ゲート電極が上記ゲート絶縁膜によって覆われ、該ゲート絶縁膜上に上記半導体層、ソース電極及びドレイン電極が設けられたボトムゲート構造を有している
    ことを特徴とする薄膜トランジスタメモリ。
  6. 請求項１〜５のいずれか１項に記載の薄膜トランジスタメモリを備える
    ことを特徴とする表示装置。
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