JP2002043447A

JP2002043447A - 不揮発性メモリおよび半導体装置

Info

Publication number: JP2002043447A
Application number: JP2001127184A
Authority: JP
Inventors: Kiyoshi Kato; 清加藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-04-27
Filing date: 2001-04-25
Publication date: 2002-02-08
Anticipated expiration: 2021-04-25
Also published as: JP4761646B2

Abstract

(57)【要約】【課題】１ビット毎の動作が可能であって、集積密度
が高い不揮発性メモリを提供する。また、そのような不
揮発性メモリを具備する高機能、多機能、かつ小型の半
導体装置を提供する。【解決手段】不揮発性メモリのメモリセルを２つのメモ
リトランジスタによって構成することで、メモリセルを
１つのメモリトランジスタと１つの選択トランジスタに
よって構成する従来のフル機能ＥＥＰＲＯＭと同様の機
能を保ちつつ、同じメモリセル面積で２倍のメモリ容量
を有することが可能となる。また、不揮発性メモリとＴ
ＦＴで構成された他の半導体装置とを絶縁表面を有する
基板上に一体形成することにより、高機能または多機
能、かつ小型の半導体装置が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本願発明は半導体不揮発性メ
モリに関する。特に、電気的書き込み及び消去可能な半
導体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically
Erasable and Programmable Read Only Memory）に関
する。また、本願発明はＳＯＩ（Silicon On Insulato
r）技術を用いて形成される薄膜トランジスタ（以下Ｔ
ＦＴという）で構成された半導体装置に関する。特に、
半導体不揮発性メモリ、画素部および画素部の駆動回路
が、絶縁表面を有する基板上に一体形成された半導体装
置に関する。

【０００２】なお、本明細書において、電気的書き込み
及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）
とは、文字通り、電気的な書き込みおよび電気的な消去
が可能な半導体不揮発性メモリの全体を指し、例えばフ
ル機能ＥＥＰＲＯＭ、フラッシュメモリをその範疇に含
む。また、以下特に断りのない場合、不揮発性メモリお
よび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用い
る。また、本明細書において半導体装置とは、半導体特
性を利用することで機能する装置全般を指し、例えば、
液晶表示装置およびＥＬ表示装置に代表される電気光学
装置、および電気光学装置を搭載した電子機器をその範
疇に含む。

【０００３】

【従来の技術】近年、携帯型コンピュータ、携帯電話と
いった携帯機器に代表される、多機能かつ高機能な小型
の半導体装置が急速に普及している。そしてこれに伴
い、半導体装置を構成するメモリとして半導体不揮発性
メモリが注目されている。半導体不揮発性メモリは磁気
ディスクと比べて、記憶容量の大きさに劣るものの、集
積密度、耐衝撃性、消費電力、書き込み／読み出し速
度、等の点において優れた特徴を有する。最近では、半
導体不揮発性メモリの問題点であった書き換え回数やデ
ータ保持時間において十分な性能を有するものが開発さ
れるようになり、半導体不揮発性メモリを磁気ディスク
の代替品として用いる動きが高まってきた。

【０００４】半導体不揮発性メモリは、大別するとフル
機能ＥＥＰＲＯＭとフラッシュメモリの２つに分類され
る。フル機能ＥＥＰＲＯＭは、１ビット毎の消去が可能
な半導体不揮発性メモリであり、書き込み、読みだし及
び消去の動作を全て１ビット毎に行うことができる。フ
ラッシュメモリと比して高い機能を有するが、集積度と
コストにおいて劣る。一方、フラッシュメモリは、メモ
リ全体の一括消去またはメモリのブロック単位の消去を
行う半導体不揮発性メモリであり、１ビット毎の消去動
作を犠牲にして、高い集積密度と低コストを実現してい
る。

【０００５】ここでは従来の半導体不揮発性メモリとし
て、より高い機能を有するフル機能ＥＥＰＲＯＭを取り
上げ、回路図、メモリセルの断面図および駆動方法につ
いて説明を行う。

【０００６】図４に従来のフル機能ＥＥＰＲＯＭの回路
図を示す。図４においてフル機能ＥＥＰＲＯＭは、複数
のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個
のマトリクス状に配置されたメモリセルアレイ４０５、
Ｘアドレスデコーダ４０１、Ｙアドレスデコーダ４０
２、および他の周辺回路４０３、４０４によって構成さ
れている。他の周辺回路としては、アドレスバッファ回
路、コントロールロジック回路、センスアンプ、昇圧回
路等が含まれ、必要に応じて設けられる。

【０００７】各メモリセル（代表として、メモリセル
（ｉ、ｊ）を考える）（ｉは１以上ｎ以下の整数、ｊは
１以上ｍ以下の整数）は、ｎチャネル型のメモリトラン
ジスタＴｒ１とｎチャネル型の選択トランジスタＴｒ２
を有しており、これら２つのトランジスタは直列に接続
されている。そして、メモリトランジスタＴｒ１のソー
ス電極とコントロールゲート電極は、ソース線Ｓｉとワ
ード線Ｗｊにそれぞれ接続され、選択トランジスタＴｒ
２のドレイン電極とゲート電極は、ビット線Ｂｉと選択
線Ｖｊにそれぞれ接続されている。また、ビット線Ｂ１
〜ＢｎはＹアドレスデコーダ４０２に、ワード線Ｗ１〜
Ｗｍおよび選択線Ｖ１〜ＶｍはＸアドレスデコーダ４０
１にそれぞれ接続され、ソース線Ｓ１〜Ｓｎには所定の
電位Ｖｓが全て共通に与えられている。

【０００８】各メモリセルが有するメモリトランジスタ
が１ビットのデータを記録する場合、図４に示すフル機
能ＥＥＰＲＯＭはｍ×ｎビットの記憶容量を有する。

【０００９】データの書き込み、読み出しおよび消去
は、Ｘアドレスデコーダ４０１およびＹアドレスデコー
ダ４０２によって選択された１つのメモリセルにおいて
行われる。メモリセル（１、１）を例にとって、書き込
み、読み出しおよび消去動作についての説明を行う。な
お、本明細書において、書き込み動作はメモリトランジ
スタのフローティングゲート電極に電子を注入する操作
を、消去動作はフローティングゲート電極から電子を放
出する操作を表す。従って、書き込み動作によってメモ
リトランジスタのしきい値電圧は増加し、消去動作によ
ってしきい値電圧は減少する。

【００１０】まず、メモリトランジスタＴｒ１にデータ
を書き込む場合は、ソース線Ｓ１〜ＳｎをＧＮＤに落
し、ビット線Ｂ１およびワード線Ｗ１に、それぞれ正の
高電圧（例えば２０Ｖ）を印加する。また、選択線Ｖ１
には選択トランジスタＴｒ２がオンの状態となるような
正の電圧（例えば２０Ｖ）を印加する。このような条件
下では、メモリトランジスタＴｒ１のドレイン近傍で高
電界が発生し、インパクトイオン化が起こる。さらにゲ
ート方向にも高電界が生じるために、発生したホットエ
レクトロンはフローティングゲート電極に注入され、そ
の結果、書き込みが行われる。メモリトランジスタＴｒ
１のしきい値電圧は、フローティングゲート電極に蓄積
された電荷量に依存して変化する。

【００１１】メモリトランジスタＴｒ１に記憶されたデ
ータを読み出す場合は、ソース線Ｓ１〜ＳｎをＧＮＤに
落し、ワード線Ｗ１に所定の電圧（後述）を印加する。
また、選択線Ｖ１には選択トランジスタがオンの状態と
なるような電圧を印加する（例えば５Ｖ）。そして、メ
モリトランジスタＴｒ１のフローティングゲート電極に
電荷が蓄積されている場合と蓄積されていない場合のし
きい値電圧に応じて、メモリセルに記憶されているデー
タをビット線Ｂ１から読み出す。

【００１２】なお、所定の電圧は、消去された状態（フ
ローティングゲート電極に電子が蓄積されていない状
態）におけるしきい値電圧と書き込まれた状態（フロー
ティングゲート電極に電子が蓄積された状態）における
しきい値電圧の間に設定すればよい。例えば、消去され
た状態のメモリトランジスタが２Ｖ以下のしきい値電圧
を有し、書き込まれた状態のメモリトランジスタが、４
Ｖ以上のしきい値電圧を有する場合には、所定の電圧と
して例えば３Ｖを用いることができる。

【００１３】メモリトランジスタＴｒ１に記憶されたデ
ータの消去を行う場合には、ソース線Ｓ１およびワード
線Ｗ１をＧＮＤに落し、ビット線Ｂ１に正の高電圧（例
えば２０Ｖ）を印加する。また、選択線Ｖ１に正の高電
圧（例えば２０Ｖ）を印加し、選択トランジスタＴｒ２
をオンの状態とする。この時、メモリトランジスタＴｒ
１のゲート−ドレイン間に高い電位差が生じるため、フ
ローティングゲート電極に蓄積されている電子がトンネ
ル電流によってドレイン領域へ放出され、消去が行われ
る。

【００１４】なお、書き込み、読み出しおよび消去時に
おいて選択されていない信号線Ｂ２〜Ｂｎ、Ｗ２〜Ｗｍ
の電位は全て０Ｖであるとする。また、上述した動作電
圧の値は一例であって、その値に限られるわけではな
い。

【００１５】１ビット毎の動作を行うためには、選択し
たメモリセル（１、１）への書き込み、読み出しおよび
消去時に、非選択のメモリセル（この場合、メモリセル
（１、１）以外の全てのメモリセル）に書き込み、読み
出しまたは消去が行われてはならない。実際に、１行目
以外のメモリセルでは、選択線Ｖ２〜Ｖｎが０Ｖである
ため選択トランジスタがオフの状態となり、メモリトラ
ンジスタへの書き込み、消去は行われず、読み出し時の
影響もない。また、１列目以外のメモリセルにおいて
も、ソース線−ビット線間に電位差は生じないため、メ
モリセルへの書き込みは行われず、読み出し時の影響も
ない。ワード線−ビット線間に電位差が生じないため消
去も行われない。

【００１６】以上のようにして、非選択のメモリセルを
誤動作させることなく、選択したメモリセル（１、１）
への書き込み、読み出しおよび消去動作が行われる。

【００１７】最後に、従来のフル機能ＥＥＰＲＯＭを構
成するメモリセルの代表的な断面構造を図５に示す。図
５において、メモリトランジスタＴｒ１（ｎチャネル
型）および選択トランジスタＴｒ２（ｎチャネル型）
が、ｐ型のシリコン基板５００上に形成されている。メ
モリトランジスタＴｒ１は、シリコン基板５００の表面
付近に形成されたソース／ドレイン領域（高濃度ｎ型不
純物領域）５０１、５０２とチャネル形成領域５０４、
および第１のゲート絶縁膜５０６、フローティングゲー
ト電極５０８、第２のゲート絶縁膜５１０、コントロー
ルゲート電極５１１によって構成されている。選択トラ
ンジスタＴｒ２は、シリコン基板５００の表面付近に形
成されたソース／ドレイン領域（高濃度ｎ型不純物領
域）５０２、５０３とチャネル形成領域５０５、および
第１のゲート絶縁膜５０７、ゲート電極５０９によって
構成されている。また、層間膜５１２上に、コンタクト
ホールを通して、ソース配線５１３及びドレイン配線５
１４が引き出されている。

【００１８】なお、図５において、メモリトランジスタ
Ｔｒ１のドレイン領域５０２とフローティングゲート電
極５０８は第１のゲート絶縁膜５０６を介して一部重な
っている。この重なった領域は消去動作においてトンネ
ル電流を流すための領域である。

【００１９】

【発明が解決しようとする課題】半導体不揮発性メモリ
がフル機能ＥＥＰＲＯＭとフラッシュメモリの２つに分
類されることはすでに述べた。フル機能ＥＥＰＲＯＭ
は、１ビット毎の動作が可能であり、機能的に優れたメ
モリである。しかしながらフル機能ＥＥＰＲＯＭは、１
ビットのデータを格納するメモリセルがメモリトランジ
スタと選択トランジスタの２つのトランジスタによって
構成されるため、メモリセル面積が大きく、集積密度が
低いという問題がある。そしてこのことは、フル機能Ｅ
ＥＰＲＯＭの小型化と低コスト化の妨げとなっている。

【００２０】フラッシュメモリは、半導体不揮発性メモ
リにおいて、高い集積密度を実現した形態の一つという
ことができる。フラッシュメモリを構成するメモリセル
は１つのメモリトランジスタで構成されており、１ビッ
ト毎の消去動作を犠牲にして、高い集積密度を実現して
いる。フラッシュメモリでは、一ビットのデータの書き
換えを行うために全てのデータを消去しなければならな
い。そのため、フル機能ＥＥＰＲＯＭと比べて消費電力
が大きく、また書き換え不要なメモリセルにおいても書
き換えを行うために信頼性が低下する。もちろん１ビッ
トの消去動作が必要な用途に対してフラッシュメモリを
用いることはできない。

【００２１】このように見てみると、半導体不揮発性メ
モリにおける最も重要な課題の１つは、集積密度の高い
フル機能ＥＥＰＲＯＭを実現することである、と言うこ
とができる。そのようなＥＥＰＲＯＭは、小型化と低コ
スト化によって、従来のフル機能ＥＥＰＲＯＭの置き換
えはもちろん、フラッシュメモリの置き換えや、高機能
が必要とされる様々な用途に対しても不可欠なメモリと
なることが予想される。

【００２２】本願発明は、上記の事情を鑑みてなされた
ものである。本願発明では、高い集積密度とそれに伴う
小型化および低コスト化を可能とするフル機能ＥＥＰＲ
ＯＭを提供することを課題とする。また、そのような半
導体不揮発性メモリを、ＴＦＴによって構成される他の
半導体装置の部品と絶縁表面を有する基板上に一体形成
することにより、多機能あるいは高機能であり、小型の
半導体装置を提供することを課題とする。

【００２３】

【課題を解決するための手段】従来のフル機能ＥＥＰＲ
ＯＭは、メモリセルがメモリトランジスタと選択トラン
ジスタの２つのトランジスタによって構成されるため、
高い集積密度を実現することが困難である。この場合、
集積密度の向上を妨げる原因は明白であり、メモリ機能
を果たさない選択トランジスタが１ビットあたりの面積
に加えられているためである。

【００２４】フラッシュメモリは、単にこの選択トラン
ジスタを取り除くことで高集積化を実現した。しかし、
メモリセルを選択する機能を果たす選択トランジスタを
取り除いたために、その代償として１ビット毎の動作が
完全ではなくなっている。本願発明の基本となる考え方
は、高集積化を実現するために、選択トランジスタにメ
モリ機能を付加することにある。選択トランジスタとし
ての機能を残すことにより、１ビット毎の動作が可能な
半導体不揮発性メモリを実現する。

【００２５】本願発明では、半導体不揮発性メモリを２
つのメモリトランジスタからなるメモリセルによって構
成する。メモリセルの回路構造は、従来のフル機能ＥＥ
ＰＲＯＭにおいて、選択トランジスタをメモリトランジ
スタに置きかえたものである。

【００２６】本願発明の半導体不揮発性メモリは１ビッ
ト毎の動作が可能なフル機能ＥＥＰＲＯＭである。ま
た、メモリセルを構成する２つのトランジスタが共にメ
モリ機能を有するため、１つのメモリセルは従来のフル
機能ＥＥＰＲＯＭと比して２倍のデータを記憶すること
ができる。従って、本願発明の半導体不揮発性メモリ
は、従来のフル機能ＥＥＰＲＯＭと同じメモリセル面積
で２倍のメモリ容量を有し、また、１ビットあたりのメ
モリセル面積は半分となる。その結果、本願発明によっ
て、高い集積密度とそれに伴う小型化および低コスト化
を可能とするフル機能ＥＥＰＲＯＭを提供することが可
能となる。

【００２７】また、本願発明の半導体不揮発性メモリ
は、特に新しい工程を必要とせず、マスク枚数も従来の
フル機能ＥＥＰＲＯＭと同じである。従って、従来のフ
ル機能ＥＥＰＲＯＭから本願発明の不揮発性メモリへの
変更は、技術的にもコスト的にも容易である。

【００２８】なお、本願発明では、半導体不揮発性メモ
リをシリコン基板上に形成しても、ＳＯＩ基板上に形成
しても、また、絶縁表面を有する基板上に形成しても構
わない。

【００２９】特に、絶縁表面を有する基板上に形成され
るメモリトランジスタ（以下、メモリＴＦＴと呼ぶ）に
よって構成する場合には、ＴＦＴによって構成される任
意の回路（代表的には、画素部、画素部の駆動回路）を
有する半導体装置において、新たにメモリ部として本願
発明の半導体不揮発性メモリを一体形成し、そのシステ
ムに組み込むことにより、多機能または高機能、かつ小
型の半導体装置を提供することが可能となる。

【００３０】以下に、本願発明の構成を示す。

【００３１】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、メモリセルの駆動回路と、を少なく
とも備えた不揮発性メモリであって、前記メモリセルは
２つのメモリトランジスタを有することを特徴とする不
揮発性メモリが提供される。

【００３２】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、メモリセルの駆動回路と、複数の第
１のワード線と、複数の第２のワード線と、複数のビッ
ト線と、複数のソース線と、を少なくとも備えた不揮発
性メモリであって、前記メモリセルは第１のメモリトラ
ンジスタと第２のメモリトランジスタとを有し、前記第
１のメモリトランジスタと前記第２のメモリトランジス
タとは直列に接続されており、前記第１のメモリトラン
ジスタのゲート電極は前記第１のワード線に接続されて
おり、前記第２のメモリトランジスタのゲート電極は前
記第２のワード線に接続されており、前記第１のメモリ
トランジスタのソース電極またはドレイン電極の残る一
方は前記ビット線に接続されており、前記第２のメモリ
トランジスタのソース電極またはドレイン電極の残る一
方は前記ソース線に接続されていることを特徴とする不
揮発性メモリが提供される。

【００３３】前記不揮発性メモリは１ビット毎の書き込
み及び１ビット毎の消去が可能であることが好ましい。

【００３４】前記メモリセルへの書き込み及び消去はト
ンネル電流によって行われることが好ましい。

【００３５】書き込みを行うメモリセルに接続されるソ
ース線とビット線とは、書き込み時において同電位であ
ってもよい。

【００３６】前記第１及び前期第２のメモリトランジス
タはそれぞれ、ソース領域と、ドレイン領域と、チャネ
ル形成領域と、第１のゲート絶縁膜と、フローティング
ゲート電極と、第２のゲート絶縁膜と、コントロールゲ
ート電極と、を少なくとも備えており、前記第１及び前
期第２のメモリトランジスタにおいてそれぞれ、前記ソ
ース領域または前記ドレイン領域のいずれか一方または
両方と前記フローティングゲート電極とは、前記第１の
ゲート絶縁膜を介して一部重なっていることが好まし
い。

【００３７】前記メモリセルを構成する２つのメモリト
ランジスタはいずれもｎチャネル型トランジスタであっ
てもよい。

【００３８】前記メモリセルを構成する２つのメモリト
ランジスタはいずれもｐチャネル型トランジスタであっ
てもよい。

【００３９】前記メモリセルアレイと前記メモリセルの
駆動回路は絶縁表面を有する基板上に一体形成すること
ができる。

【００４０】絶縁表面を有する基板上に複数の画素がマ
トリクス状に配置された画素部と、前記複数の画素を駆
動するＴＦＴで構成された画素駆動回路と、請求項９に
記載の不揮発性メモリと、を少なくとも備えた半導体装
置であって、前記画素部と前記画素駆動回路と前記不揮
発性メモリとは、前記絶縁表面を有する基板上に一体形
成されることを特徴とする半導体装置が提供される。

【００４１】前記半導体装置として、液晶表示装置、或
いはＥＬ表示装置が提供される。

【００４２】前記半導体装置として、ディスプレイ、ビ
デオカメラ、ＤＶＤプレーヤー、ヘッドマウントディス
プレイ、パーソナルコンピュータ、携帯電話、カーオー
ディオが提供される。

【００４３】

【発明の実施の形態】本願発明の不揮発性メモリの回路
図、駆動方法及びメモリセルの断面構造について説明す
る。

【００４４】図１に本願発明のｍ×ｎビット不揮発性メ
モリの回路図を示す（ｍ、ｎはそれぞれ１以上の整
数）。本実施の形態の不揮発性メモリは、ｍ×ｎ個のメ
モリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマ
トリクス状に配置されたメモリセルアレイ１０５、メモ
リセルアレイ１０５の駆動回路であるＸアドレスデコー
ダ１０１とＹアドレスデコーダ１０２、および他の周辺
回路１０３、１０４によって構成される。また、各メモ
リセルは２つのメモリトランジスタＴｒ１及びＴｒ２に
よって構成される。それぞれのメモリトランジスタが１
ビットのデータを記憶する場合には、本実施の形態の不
揮発性メモリはｍ×ｎ×２ビットの記憶容量を有する。
また、他の周辺回路には、アドレスバッファ回路、コン
トロールロジック回路、センスアンプ、昇圧回路等が含
まれ、必要に応じて設けられる。

【００４５】メモリトランジスタＴｒ１及びＴｒ２はｎ
チャネル型またはｐチャネル型のいずれの導電型トラン
ジスタでも良いが、本実施の形態では、ｎチャネル型ト
ランジスタとする（ｐチャネル型トランジスタについて
は実施例３を参照）。また、本実施の形態では１つのメ
モリトランジスタが１ビットのデータを記憶する場合を
考えるが、多値技術により、１つのメモリトランジスタ
が２ビット以上のデータを記憶することも可能である。
１つのメモリトランジスタがｋビット（ｋは１以上の整
数）のデータを記憶する場合、本実施の形態の不揮発性
メモリの記憶容量は、ｍ×ｎ×２×ｋビットとなる。

【００４６】本願発明の不揮発性メモリを構成するメモ
リトランジスタは、バルクシリコン基板、ＳＯＩ基板及
び絶縁表面を有する基板のいずれの基板上に形成されて
も構わない。また、メモリセルの駆動回路（本実施の形
態では、Ｘアドレスデコーダ１０１とＹアドレスデコー
ダ１０２）、および他の周辺回路１０３、１０４を同じ
基板上に形成することにより、小型の不揮発性メモリを
実現することができる。

【００４７】特に、本願発明の不揮発性メモリを、絶縁
表面を有する基板上に形成されるメモリＴＦＴによって
構成する場合、ＴＦＴによって構成されるいかなる半導
体装置の部品とも一体形成することが可能であり、多機
能または高機能であり、小型の半導体装置を提供するこ
とができる（実施例５、６及び９参照）。

【００４８】図１において、各メモリセル（代表として
メモリセル（ｉ、ｊ）を考える）（ｉは１以上ｎ以下の
整数、ｊは１以上ｍ以下の整数）は、それぞれ２つのメ
モリトランジスタＴｒ１及びＴｒ２を有しており、これ
ら２つのメモリトランジスタＴｒ１及びＴｒ２は直列に
接続されている。メモリトランジスタＴｒ１のソース電
極とコントロールゲート電極は、ソース線Ｓｉと第１の
ワード線Ｗａｊにそれぞれ接続され、メモリトランジス
タＴｒ２のドレイン電極とコントロールゲート電極は、
ビット線Ｂｉと第２のワード線Ｗｂｊにそれぞれ接続さ
れている。また、ビット線Ｂ１〜Ｂｎおよびソース線Ｓ
１〜ＳｎはＹアドレスデコーダ１０２に、第１のワード
線Ｗａ１〜Ｗａｍおよび第２のワード線Ｗｂ１〜Ｗｂｍ
はＸアドレスデコーダ１０１にそれぞれ接続されてい
る。

【００４９】次に、本願発明の不揮発性メモリを構成す
るメモリセルの断面構造について説明する。図３に絶縁
表面を有する基板上に形成されたメモリセルの断面構造
の一例を示す。

【００５０】図３において、メモリセルを構成する２つ
のメモリＴＦＴ３１６及び３１７が絶縁表面を有する基
板３００上に形成されている。メモリＴＦＴ３１６は、
ソース・ドレイン領域３０１、３０２およびチャネル形
成領域３０４からなる半導体活性層、第１のゲート絶縁
膜３０６、フローティングゲート電極３０８、第２のゲ
ート絶縁膜３１０、およびコントロールゲート電極３１
１によって構成されている。メモリＴＦＴ３１７も同様
に、ソース・ドレイン領域３０２、３０３およびチャネ
ル形成領域３０５からなる半導体活性層、第１のゲート
絶縁膜３０７、フローティングゲート電極３０９、第２
のゲート絶縁膜３１０、およびコントロールゲート電極
３１２によって構成されている。また、層間膜３１３上
に、コンタクトホールを通して、ソース電極３１４、ド
レイン電極３１５が引き出されている。

【００５１】また、メモリＴＦＴ３１６は、ソース領域
３０１とフローティングゲート電極３０８が第１のゲー
ト絶縁膜３０６を介して一部重なる領域を有しており、
メモリＴＦＴ３１７は、ドレイン領域３０３とフローテ
ィングゲート電極３０９が第１のゲート絶縁膜３０７を
介して一部重なる領域を有している。この領域（以下、
オーバーラップ領域という）は、フローティングゲート
電極−ソース・ドレイン領域間にトンネル電流を流すた
めの領域である。後述するように、オーバーラップ領域
の位置は不揮発性メモリの動作方法と関係する。

【００５２】本願発明の不揮発性メモリの特徴は、従来
のフル機能ＥＥＰＲＯＭと比較して、選択トランジスタ
にメモリ機能を有するメモリトランジスタを用いること
にある。その結果、本願発明の不揮発性メモリは、１つ
のメモリセルについて２ビットのデータを記憶すること
が可能であると共に、データの書き込み、読み出しおよ
び消去は完全に１ビット単位で行うことができる。

【００５３】この場合、特に書き込み動作において、従
来のフル機能ＥＥＰＲＯＭとは異なる駆動方法を用い
る。具体的には、ホットエレクトロン注入を行う代わり
に、トンネル電流による書き込みを行う。その際、ソー
ス線は、共通の電位を与えるのではなく、ビット線と同
様にＹアドレスでコーダへ接続し、選択的に電位を与え
られる構造とすることが望ましい。以下に、メモリセル
（１、１）を例にとって、メモリトランジスタＴｒ１及
びＴｒ２のそれぞれにおける書き込み、読み出し及び消
去の動作方法の説明を行う。

【００５４】まず、メモリトランジスタＴｒ１にデータ
を書き込む場合は、例えば、ソース線Ｓ１及びビット線
Ｂ１を−１０Ｖ、第１のワード線Ｗａ１を１０Ｖ、第２
のワード線Ｗｂ１を０Ｖとする。その結果、メモリトラ
ンジスタＴｒ１はオンの状態となり、コントロールゲー
ト電極−チャネル領域間に高い電位差が生じる。そし
て、トンネル電流によってチャネル領域からフローティ
ングゲートへ電子が注入され、書き込みが行われる。ま
た、第２のワード線Ｗｂ１は、メモリトランジスタＴｒ
２のコントロールゲート電極、ソース電極及びドレイン
電極の間の電位差（ストレスともいう）を小さく抑え、
メモリトランジスタＴｒ２において誤った書き込みが行
われない値とすることが必要である。

【００５５】メモリトランジスタＴｒ２への書き込み
は、メモリトランジスタＴｒ１への書き込みと同様に行
うことができる。例えば、ソース線Ｓ１及びビット線Ｂ
１を−１０Ｖ、第１のワード線Ｗａ１を０Ｖ、第２のワ
ード線Ｗｂ１を１０Ｖとすればよい。その結果、メモリ
トランジスタＴｒ２のコントロールゲート電極−ドレイ
ン電極間に高い電位差が生じ、トンネル電流によるフロ
ーティングゲートへの電子の注入（書き込み）が起こ
る。一方、メモリトランジスタＴｒ１には、高々１０Ｖ
程度のストレスが加わるだけであり、書き込みは行われ
ない。

【００５６】また、メモリセル（１、１）以外のメモリ
セル（非選択のメモリセルともいう）におけるストレス
についても、高々１０Ｖ程度であり、書き込みは行われ
ない。

【００５７】次に、読み出し動作について述べる。メモ
リトランジスタＴｒ１に記憶されたデータを読み出す場
合には、例えば、ソース線Ｓ１に０Ｖ、第１のワード線
Ｗａ１に所定の電圧（後述）、第２のワード線Ｗｂ１に
はメモリトランジスタＴｒ２がオンの状態（例えば８
Ｖ）となるような電圧を印加する。その結果、メモリト
ランジスタＴｒ１の状態（オンまたはオフ）がしきい値
電圧に応じて決まり、ソース線Ｓ１−ビット線Ｂ１間の
導通状態（導通または非導通）が決まるため、メモリト
ランジスタＴｒ１に記憶されているデータをビット線Ｂ
１から読み出すことができる。

【００５８】なお、所定の電圧は、消去された状態（フ
ローティングゲート電極に電子が蓄積されていない状
態）におけるしきい値電圧と書き込まれた状態（フロー
ティングゲート電極に電子が蓄積された状態）における
しきい値電圧の間に設定すればよい。例えば、消去され
た状態のメモリトランジスタが−１Ｖ以上２Ｖ以下のし
きい値電圧を有し、書き込まれた状態のメモリトランジ
スタが、４Ｖ以上７Ｖ以下のしきい値電圧を有する場合
には、所定の電圧として例えば３Ｖを用いることができ
る。

【００５９】メモリトランジスタＴｒ２に記憶されたデ
ータを読み出す場合も同様である。例えば、ソース線Ｓ
１を０Ｖ、第１のワード線Ｗａ１にメモリトランジスタ
Ｔｒ２がオンの状態（例えば８Ｖ）となるような電圧、
第２のワード線Ｗｂ１には上述した所定の電圧（例えば
３Ｖ）を印加するとよい。

【００６０】なお、選択するメモリセル（１、１）と同
列の非選択のメモリセル（１、２）〜（１，ｍ）は、全
て非導通状態であることが必要である。言い換えると、
メモリセル（１、２）〜（１，ｍ）において、メモリト
ランジスタＴｒ１またはＴｒ２はオフの状態であること
が必要である。特に、しきい値の分布が０Ｖ以下まで広
がる場合には、上述した動作電圧によって誤動作を引き
起こす可能性がある。この問題は幾つかの方法によって
取り除くことができる。例えば、消去状態のメモリトラ
ンジスタのしきい値電圧の分布が−５Ｖ以上である場合
には、読み出すメモリトランジスタをＴｒ１として、ソ
ース線Ｓ１を５Ｖ、第１のワード線Ｗａ１に８Ｖ、第２
のワード線Ｗｂ１に１３Ｖとすることで、非選択のメモ
リトランジスタは全てオフの状態となり、誤動作は起こ
らない。この他、周辺回路としてベリファイ回路を設け
ることによって消去状態のしきい値電圧の分布を０Ｖ以
上に制御する、メモリ素子をスプリットゲート構造とす
る、等の方法によっても読み出し時の誤動作を無くすこ
とができる。

【００６１】最後にデータ消去について述べる。消去動
作は、書き込み動作とは逆方向のトンネル電流を用い
る。メモリトランジスタＴｒ１において消去を行う場
合、例えば、ソース線Ｓ１およびビット線Ｂ１を１０
Ｖ、第１のワード線Ｗａ１を−１０Ｖ、第２のワード線
Ｗｂ１を０Ｖとする。この時、メモリトランジスタＴｒ
１はオフの状態となり、コントロールゲート電極−ソー
ス電極間に高い電位差が生じる。その結果、コントロー
ルゲート電極とソース電極間のオーバーラップ領域にト
ンネル電流が流れ、フローティングゲートからソース領
域へ電子が放出される。つまり消去が行われる。

【００６２】メモリトランジスタＴｒ２において消去を
行う場合も同様である。例えば、ソース線Ｓ１及びビッ
ト線Ｂ１を１０Ｖ、第１のワード線Ｗａ１を０Ｖ、第２
のワード線Ｗｂ１を−１０Ｖとすればよい。

【００６３】また、非選択のメモリセルにおいて、スト
レスは高々１０Ｖ程度であり、誤った消去は行われな
い。

【００６４】なお、上述した動作方法において、書き込
み時および読み出し時において選択されていないビット
線Ｂ２〜Ｂｎ、ソース線Ｓ２〜Ｓｎ、第１のワード線Ｗ
ａ２〜Ｗａｍ及び第２のワード線Ｗｂ２〜Ｗｂｍの電位
は全て０Ｖであるとする。

【００６５】このように、本願発明の不揮発性メモリは
１つのメモリセルについて２ビットのデータを記憶する
ことが可能であると共に、データの書き込み、読み出し
および消去は完全に１ビット単位で行うことができる。
本願発明の不揮発性メモリは、フル機能ＥＥＰＲＯＭで
ある。そして、１つのメモリトランジスタと１つの選択
トランジスタとからなるメモリセルを有する従来のフル
機能ＥＥＰＲＯＭと比較して、２倍の集積密度を実現し
ている。

【００６６】勿論、上述した動作電圧の値は、一例であ
って、その値に限られるわけではない。実際に、メモリ
トランジスタに印加される電圧は、メモリトランジスタ
の第１のゲート絶縁膜、第２のゲート絶縁膜、コントロ
ールゲート電極とフローティングゲート電極との間の容
量、オーバーラップ領域の大きさ、等に依存する。そし
てメモリトランジスタの動作電圧もそれに従って変化す
る。

【００６７】動作電圧の値は、選択するメモリセルにお
いて書き込み、読みだし及び消去動作を行うのに必要な
電位差を保ちつつ、非選択のメモリセルにおいて、誤動
作を引き起こさない範囲であれば、どのような値であっ
ても構わない。

【００６８】なお、本実施の形態の動作方法では、ソー
ス線に共通の電位を与えるのではなく、ソース線を駆動
回路（本実施の形態では、Ｙアドレスデコーダ）に接続
することで、ビット線と同様、選択的に電位を与えられ
る回路構造としている。このような回路構造とすること
により、周辺回路面積が多少増加する欠点はあるが、動
作のマージンを広く確保することが可能となる。また、
従来のフル機能ＥＥＰＲＯＭでは、消去時にソース・ド
レイン間に大きな電位差が生じるために、消費電力が増
加したり、回路への負荷が増大するといった問題があっ
た。本実施の形態の駆動方法によると、消去時にソース
線とビット線が同電位であるため、ソース・ドレイン間
の電位差に起因する電流は流れることはなく、このよう
な問題は起こらない。

【００６９】本願発明の不揮発性メモリは、複数のメモ
リトランジスタの消去及び書き込みを同時に行うことも
できる。特に、１つのメモリセル（２つのメモリトラン
ジスタ）、縦１列、横１行、縦複数列、横複数行、全メ
モリセル、等の単位で、消去及び書き込みを同時に行う
ことができる。例えば、１つのメモリセル（１、１）に
おいて、２つのメモリトランジスタＴｒ１及びＴｒ２へ
の書き込みを同時に行う場合は、ソース線Ｓ１及びビッ
ト線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１及び第２の
ワード線Ｗｂ１を１０Ｖとすればよい。また、消去を同
時に行う場合は、ソース線Ｓ１およびビット線Ｂ１を１
０Ｖ、第１のワード線Ｗａ１及び第２のワード線Ｗｂ１
を−１０Ｖとすればよい。

【００７０】（実施例１）本実施例では、本願発明の不
揮発性メモリの例として、ｐチャネル型メモリトランジ
スタによって構成される、２０４８ビットの不揮発性メ
モリを取り上げ、回路図及び駆動方法について説明を行
う。

【００７１】図６に本実施例の不揮発性メモリの回路図
を示す。図６に示した不揮発性メモリは、１０２４個の
メモリセル（１、１）〜（３２、３２）が縦３２個×横
３２個のマトリクス状に配置されたメモリセルアレイ６
０５、Ｘアドレスデコーダ６０１、Ｙアドレスデコーダ
６０２、および他の周辺回路６０３、６０４によって構
成される。各メモリセルは２つのｐチャネル型メモリト
ランジスタＴｒ１及びＴｒ２によって構成される。各メ
モリトランジスタが１ビットのデータを記憶する場合、
本実施例の不揮発性メモリは２０４８ビットの記憶容量
を有する。また、他の周辺回路には、アドレスバッフ
ァ回路、コントロールロジック回路、センスアンプ、昇
圧回路等が含まれ、必要に応じて設けられる。

【００７２】各メモリセル（代表としてメモリセル
（ｉ、ｊ）を考える）（ｉ、ｊは１以上３２以下の整
数）は、それぞれ２つのメモリトランジスタＴｒ１及び
Ｔｒ２を有しており、これら２つのメモリトランジスタ
Ｔｒ１及びＴｒ２は直列に接続されている。メモリトラ
ンジスタＴｒ１のソース電極とコントロールゲート電極
は、ソース線Ｓｉと第１のワード線Ｗａｊにそれぞれ接
続され、メモリトランジスタＴｒ２のドレイン電極とコ
ントロールゲート電極は、ビット線Ｂｉと第２のワード
線Ｗｂｊにそれぞれ接続されている。また、ビット線Ｂ
１〜Ｂ３２およびソース線Ｓ１〜Ｓ３２はＹアドレスデ
コーダ６０２に、第１のワード線Ｗａ１〜Ｗａ３２およ
び第２のワード線Ｗｂ１〜Ｗｂ３２はＸアドレスデコー
ダ６０１にそれぞれ接続されている。

【００７３】本実施例の不揮発性メモリは、１つのメモ
リセルについて２ビットのデータを記憶することが可能
であると共に、データの書き込み、読み出しおよび消去
は完全に１ビット単位で行うことができる。その動作方
法は、実施の形態で述べたｎチャネル型不揮発性メモリ
の動作方法と同様、トンネル電流による書き込み及び消
去を行う。以下に、ｐチャネル型不揮発性メモリの動作
方法について簡単に述べる。

【００７４】書き込み動作及び消去動作は、実施の形態
と同じ動作電圧を用いることができる。例えば、メモリ
セル（１、１）におけるメモリトランジスタＴｒ１につ
いての消去を行う場合、ソース線Ｓ１およびビット線Ｂ
１を１０Ｖ、第１のワード線Ｗａ１を−１０Ｖ、第２の
ワード線Ｗｂ１を０Ｖとするとよい。また、メモリセル
（１、１）におけるメモリトランジスタＴｒ１について
の書き込みを行う場合、ソース線Ｓ１及びビット線Ｂ１
を−１０Ｖ、第１のワード線Ｗａ１を１０Ｖ、第２のワ
ード線Ｗｂ１を０Ｖとするとよい。メモリトランジスタ
Ｔｒ２について書き込みおよび消去を行う場合は、第１
のワード線の電位と第２のワード線の電位を入れ換える
とよい。また、非選択のメモリセルにおけるストレス
は、書き込み及び消去時において高々１０Ｖ程度であ
り、誤った書き込み及び消去は行われない。

【００７５】書き込みおよび消去時において、ｐチャネ
ル型メモリトランジスタは、ｎチャネル型メモリトラン
ジスタとは逆の状態（オンまたはオフ）となる。つま
り、ｐチャネル型では書き込みを行うメモリトランジス
タはオフの状態となり、消去を行うメモリトランジスタ
はオンの状態となる。その結果、消去動作はチャネル領
域を流れるトンネル電流によって行われ、書き込み動作
はコントロールゲート電極とソース・ドレイン電極との
オーバーラップ領域を流れるトンネル電流によって行わ
れる。上述した動作電圧を用いる場合、書き込み時のト
ンネル電流は、メモリトランジスタＴｒ１のフローティ
ングゲート電極−ソース領域間またはメモリトランジス
タＴｒ２のフローティングゲート電極−ドレイン領域間
を流れる。従って、オーバーラップ領域はメモリトラン
ジスタＴｒ１のフローティングゲート電極−ソース領域
間、およびメモリトランジスタＴｒ２のフローティング
ゲート電極−ドレイン領域間に形成することが必要であ
る。

【００７６】次に、読み出し動作について、メモリセル
（１、１）を例にとって説明する。メモリトランジスタ
Ｔｒ１に記憶されたデータを読み出す場合には、例え
ば、ソース線Ｓ１に０Ｖ、第１のワード線Ｗａ１に所定
の電圧（後述）、第２のワード線Ｗｂ１にはメモリトラ
ンジスタＴｒ２がオンの状態（例えば−５Ｖ）となるよ
うな電圧を印加する。その結果、メモリトランジスタＴ
ｒ１のしきい値電圧に応じてメモリトランジスタＴｒ１
の状態（オンまたはオフ）が決まり、ソース線Ｓ１−ビ
ット線Ｂ１間の導通状態（導通または非導通）が決まる
ため、メモリトランジスタＴｒ１に記憶されているデー
タをビット線Ｂ１から読み出すことができる。

【００７７】なお、所定の電圧は、消去された状態（フ
ローティングゲート電極に電子が蓄積されていない状
態）におけるしきい値電圧と書き込まれた状態（フロー
ティングゲート電極に電子が蓄積された状態）における
しきい値電圧の間に設定すればよい。例えば、消去され
た状態のメモリトランジスタが−４Ｖ以上−１Ｖ以下の
しきい値電圧を有し、書き込まれた状態のメモリトラン
ジスタが、１Ｖ以上４Ｖ以下のしきい値電圧を有する場
合には、所定の電圧として例えば０Ｖを用いることがで
きる。

【００７８】メモリトランジスタＴｒ２に記憶されたデ
ータを読み出す場合も同様である。例えば、ソース線Ｓ
１を０Ｖ、第１のワード線Ｗａ１にメモリトランジスタ
Ｔｒ２がオンの状態（例えば−５Ｖ）となるような電
圧、第２のワード線Ｗｂ１には上述した所定の電圧（例
えば０Ｖ）を印加するとよい。

【００７９】なお、選択するメモリセル（１、１）と同
列の非選択のメモリセル（１、２）〜（１，３２）は、
全て非導通状態であることが必要である。上述したしき
い値電圧の分布を仮定すると、書き込まれた状態のメモ
リトランジスタのしきい値電圧は０Ｖ以上であるため、
書き込まれた状態のメモリトランジスタを有するメモリ
セルは導通状態となり、誤動作の原因となる。このよう
な誤動作を抑える方法としては、読み出すメモリトラン
ジスタをＴｒ１とした場合に、例えば、ソース線Ｓ１を
−５Ｖ、第１のワード線Ｗａ１を−５Ｖ、第２のワード
線Ｗｂ１を−１０Ｖとするとよい。この場合、メモリト
ランジスタＴｒ１またはＴｒ２のしきい値電圧が５Ｖ以
下であれば誤動作は起こらない。この他、周辺回路とし
てベリファイ回路を設けたり、メモリ素子をスプリット
ゲート構造とする、等の方法によっても読み出し時の誤
動作を抑えることができる。

【００８０】なお、上述した動作方法において選択され
ていないビット線Ｂ２〜Ｂ３２、ソース線Ｓ２〜Ｓｎ、
第１のワード線Ｗａ２〜Ｗａ３２及び第２のワード線Ｗ
ｂ２〜Ｗｂ３２の電位は全て０Ｖであるとする。

【００８１】勿論、上述した動作電圧の値は、一例であ
って、その値に限られるわけではない。動作電圧の値
は、選択するメモリセルにおいて書き込み、読みだし及
び消去動作を行うのに必要な電位差を保ちつつ、非選択
のメモリセルにおいて、誤動作を引き起こさない範囲で
あれば、どのような値であっても構わない。

【００８２】また、本実施例の不揮発性メモリは、複数
のメモリトランジスタの消去または書き込みを同時に行
うこともできる。例えば、１つのメモリセル（２つのメ
モリトランジスタを有する）、縦１列、横１行、縦複数
列、横複数行、全メモリセル、等の単位で、消去または
書き込みを同時に行うことができる。例えば、１つのメ
モリセル（１、１）において、２つのメモリトランジス
タＴｒ１及びＴｒ２への書き込みを同時に行う場合は、
ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワー
ド線Ｗａ１及び第２のワード線Ｗｂ１を１０Ｖとすれば
よい。また、消去を同時に行う場合は、ソース線Ｓ１お
よびビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１及び
第２のワード線Ｗｂ１を−１０Ｖとすればよい。

【００８３】（実施例２）本実施例では、本願発明の不
揮発性メモリとして、実施の形態及び実施例１とは異な
るメモリセル回路図と駆動方法の例を説明する。

【００８４】図７は、本願発明の不揮発性メモリを構成
するメモリセルの回路図である。図７において、フロー
ティングゲート電極の窪みはオーバーラップ領域を表
す。例えば、図７（Ａ）において、メモリトランジスタ
Ｔｒ１のオーバーラップ領域はフローティングゲート電
極−ソース領域間に、メモリトランジスタＴｒ２のオー
バーラップ領域はフローティングゲート電極−ドレイン
領域間に設けられている。また、図７（Ｂ）では、メモ
リトランジスタＴｒ１のオーバーラップ領域はフローテ
ィングゲート電極−ドレイン領域間に、メモリトランジ
スタＴｒ２のオーバーラップ領域はフローティングゲー
ト電極−ソース領域間に設けられている。同様に、図７
（Ｃ）では、メモリトランジスタＴｒ１のオーバーラッ
プ領域もメモリトランジスタＴｒ２のオーバーラップ領
域もフローティングゲート電極−ドレイン領域間に設け
られている。なお、実施の形態及び実施例１で説明した
不揮発性メモリを構成するメモリセルは、図７（Ａ）の
構造を有する。

【００８５】本実施例では、図７（Ｂ）及び（Ｃ）のメ
モリセル構造を有する不揮発性メモリとその駆動方法に
ついての説明を行う。図７に示した３つのメモリセルの
違いはオーバーラップ領域の位置だけであるから、読み
出し動作、ｎチャネル型不揮発性メモリの書き込み動
作、ｐチャネル型不揮発性メモリの消去動作は、実施の
形態及び実施例１と同じ動作方法を用いることができ
る。ｎチャネル型不揮発性メモリの消去動作、ｐチャネ
ル型不揮発性メモリの書き込み動作については、オーバ
ーラップ領域の位置に応じて、例えば以下に述べる動作
電圧を用いることができる。

【００８６】まず、図７（Ｂ）に示したメモリセルの回
路図について述べる。ｎチャネル型不揮発性メモリにお
ける、メモリトランジスタＴｒ２の消去動作としては、
例えば、ソース線Ｓを５Ｖ、ビット線Ｂを０Ｖ、第１の
ワード線Ｗａを１３Ｖ、第２のワード線Ｗｂを−１５Ｖ
とするとよい。その結果、メモリトランジスタＴｒ２の
オーバーラップ領域にトンネル電流が流れ、フローティ
ングゲート電極に蓄積された電子がソース領域へ放出さ
れる。また、メモリトランジスタＴｒ１の消去を行う場
合は、ソース線Ｓを０Ｖ、ビット線Ｂを５Ｖ、第１のワ
ード線Ｗａを−１５Ｖ、第２のワード線Ｗｂを１３Ｖと
すればよい。

【００８７】この時、選択したメモリセルと同列の非選
択メモリセルは、ソース線−ビット線間に電位差が生じ
ているため、非導通状態であることが必要である。上述
した動作電圧を用いる場合には、メモリトランジスタＴ
ｒ１またはＴｒ２のしきい値電圧が０Ｖ以上であること
が必要となる。非選択のメモリセルの導通を抑えるため
には、メモリトランジスタＴｒ２の書き込みを行うとし
て、例えば、ソース線Ｓを７Ｖ、ビット線Ｂを２Ｖ、第
１のワード線Ｗａを１５Ｖ、第２のワード線Ｗｂを−１
３Ｖとすればよい。この場合、メモリトランジスタＴｒ
１またはＴｒ２のしきい値電圧が−２Ｖ以上であれば、
非選択のメモリセルが導通することはない。なお、周辺
回路としてベリファイ回路を設ける、メモリ素子をスプ
リットゲート構造とする、等の方法によっても、非選択
メモリセルの導通を抑えることができる。

【００８８】ｐチャネル型不揮発性メモリにおける、メ
モリトランジスタＴｒ２の書き込み動作としては、例え
ば、ソース線Ｓを−５Ｖ、ビット線Ｂを０Ｖ、第１のワ
ード線Ｗａを−１０Ｖ、第２のワード線Ｗｂを１５Ｖと
するとよい。その結果、メモリトランジスタＴｒ２のオ
ーバーラップ領域にトンネル電流が流れ、ソース領域か
らフローティングゲート電極へ電子が注入される。ま
た、メモリトランジスタＴｒ１の書き込みを行う場合
は、ソース線Ｓを０Ｖ、ビット線Ｂを−５Ｖ、第１のワ
ード線Ｗａを１５Ｖ、第２のワード線Ｗｂを−１０Ｖと
すればよい。

【００８９】なお、選択したメモリセルと同列の非選択
メモリセルは、ソース線−ビット線間に電位差が生じて
いるため、非導通状態であることが必要であり、上述し
た動作電圧を用いる場合には、メモリトランジスタＴｒ
１またはＴｒ２のしきい値電圧が０Ｖ以下であることが
必要となる。非選択のメモリセルの導通を抑えるために
は、メモリトランジスタＴｒ２の書き込みを行うとし
て、例えば、ソース線Ｓを−１０Ｖ、ビット線Ｂを−５
Ｖ、第１のワード線Ｗａを−１５Ｖ、第２のワード線Ｗ
ｂを１０Ｖとすればよい。この場合、メモリトランジス
タＴｒ１またはＴｒ２のしきい値電圧が５Ｖ以下であれ
ば、非選択のメモリセルが導通することはない。なお、
周辺回路としてベリファイ回路を設ける、メモリ素子を
スプリットゲート構造とする、等の方法によっても、非
選択メモリセルの導通を抑えることができる。

【００９０】次に、図７（Ｃ）のメモリセルの回路図に
ついて述べる。図７（Ｃ）のメモリセルの回路図は、メ
モリトランジスタＴｒ１及びＴｒ２の両方において、オ
ーバーラップ領域がフローティングゲート電極−ドレイ
ン領域間に設けられている。

【００９１】図７（Ｃ）のメモリセルの回路図を有する
不揮発性メモリの書き込み及び消去動作は、図７（Ａ）
のメモリセルにおけるメモリトランジスタＴｒ２の動作
方法と、図７（Ｂ）のメモリセルにおけるメモリトラン
ジスタＴｒ１の動作方法を組み合わせればよい。つま
り、ｎチャネル型不揮発性メモリにおいて、メモリトラ
ンジスタＴｒ１の消去を行う場合は、図７（Ｂ）と同様
に、ソース線Ｓを０Ｖ、ビット線Ｂを５Ｖ、第１のワー
ド線Ｗａを−１５Ｖ、第２のワード線Ｗｂを１３Ｖと
し、また、メモリトランジスタＴｒ２の消去を行う場合
は、図７（Ａ）と同様に、ソース線Ｓ及びビット線Ｂを
１０Ｖ、第１のワード線Ｗａを０Ｖ、第２のワード線Ｗ
ｂを−１０Ｖとするとよい。また、ｐチャネル型不揮発
性メモリにおいて、メモリトランジスタＴｒ１の書き込
みを行う場合は、図７（Ｂ）と同様に、ソース線Ｓを０
Ｖ、ビット線Ｂを−５Ｖ、第１のワード線Ｗａを１５
Ｖ、第２のワード線Ｗｂを−１０Ｖとし、また、メモリ
トランジスタＴｒ２の書き込みを行う場合は、図７
（Ａ）と同様に、ソース線Ｓ及びビット線Ｂを−１０
Ｖ、第１のワード線Ｗａを０Ｖ、第２のワード線Ｗｂを
１０Ｖとするとよい。

【００９２】図７（Ｃ）のようなメモリセルの回路構成
とすることによって、アライメントずれによるオーバー
ラップ領域の大きさのバラツキを抑えることができる。
図７（Ａ）や（Ｂ）のメモリセルの回路構成では、オー
バーラップ領域の製造工程においてアライメントずれが
生じると、メモリトランジスタＴｒ１のオーバーラップ
領域とメモリトランジスタＴｒ２のオーバーラップ領域
が異なった大きさになってしまう。その結果、書き込み
速度と消去速度にばらつきが生じるといった問題が生じ
る。図７（Ｃ）のようなメモリセルの回路構成では、そ
のような問題は起こらない。

【００９３】なお、図示していないが、メモリトランジ
スタＴｒ１およびＴｒ２の両方において、オーバーラッ
プ領域がフローティングゲート電極−ソース領域間に設
けられているメモリセルについても、図７（Ａ）と
（Ｂ）のメモリセルの動作方法を組み合わせることによ
って、書き込み及び消去動作を行うことができる。

【００９４】また、オーバーラップ領域は、ソース領域
側及びドレイン領域側の両側に設けられていても構わな
い。この場合、図７（Ａ）及び（Ｂ）の動作方法を自由
に組み合わせることができる。オーバーラップ領域を両
側に設けることによって、一つのオーバーラップ領域に
流れるトンネル電流を低減し、トンネル電流によるメモ
リトランジスタの劣化を抑えることができる。

【００９５】また、オーバーラップ領域は、特に設けな
くてもよい。この場合、オーバーラップ領域にトンネル
電流を流す場合と比較して、より高電圧の書き込み動作
と消去動作が必要となる。

【００９６】勿論、上述した動作電圧の値は、一例であ
って、その値に限られるわけではない。動作電圧の値
は、選択するメモリセルにおいて書き込み、読みだし及
び消去動作を行うのに必要な電位差を保ちつつ、非選択
のメモリセルにおいて、誤動作を引き起こさない範囲で
あれば、どのような値であっても構わない。

【００９７】（実施例３）本実施例では、本願発明の不
揮発性メモリを構成するメモリセルの上面構造について
説明する。図２は４つのメモリセルの上面図の一例であ
り、例えば、実施の形態や実施例１及び２で説明した不
揮発性メモリを構成するメモリセルアレイの一部分を図
示したものと考えることができる。

【００９８】説明は左上のメモリセルについてのみ行
う。まず、領域２０１は半導体活性領域である。半導体
活性領域とは、シリコン基板上に形成される半導体活性
領域、および絶縁表面を有する基板上またはＳＯＩ基板
上に形成される半導体活性層を指す。領域２０４及び２
０５はフローティングゲート電極であり、配線２０６と
２０７はそれぞれソース線とビット線である。図中にお
いて、黒く塗りつぶされている部分は、その下部の配線
あるいは半導体層とコンタクトをとっていることを示し
ている。また、第１のワード線２０２と第２のワード線
２０３は、それぞれフローティングゲート電極２０４及
び２０５を覆うように配線されており、コントロールゲ
ート電極を兼ねている。

【００９９】なお、図２では、ソース線２０６及びビッ
ト線２０７を半導体活性領域と重ならないように設けて
いるが、ソース線２０６及びビット線２０７と半導体活
性領域を重ねても構わない。そうすることによって、ソ
ース線及びビット線の間隔をさらに小さくし、メモリセ
ル面積を縮小することが可能である。

【０１００】勿論、本願発明の不揮発性メモリを構成す
るメモリセルの上面構造は図２に限られるわけではな
い。実施の形態、実施例１および２に示した回路図であ
れば、他のどのような上面図であっても構わない。

【０１０１】なお、実施の形態に示した断面構造（図
３）は、例えば、図２に示したメモリセルの上面図の線
分ＡＢに関する断面構造と考えることができる。

【０１０２】

【実施例】（実施例４）本実施例では、本願発明の不揮
発性メモリを絶縁表面を有する基板上に作製する方法に
ついて、図８〜図１０を用いて説明する。不揮発性メモ
リを構成するＴＦＴとして、メモリセルを構成する２つ
のメモリＴＦＴ（ｎチャネル型ＴＦＴ）、ならびにメモ
リセルの駆動回路やその他の周辺回路として代表的なＣ
ＭＯＳ回路を構成する２つのＴＦＴ（ｐチャネル型ＴＦ
Ｔおよびｎチャネル型ＴＦＴ）を例にとって説明する。

【０１０３】以下に示す作製方法によると、本願発明の
不揮発性メモリは、薄膜技術を用いて作製され得るいか
なる半導体装置の部品とも、一体形成され得ることが理
解される。

【０１０４】また、本願発明の不揮発性メモリおよび不
揮発性メモリを具備する半導体装置は、結晶性の優れた
半導体活性層を備えたＴＦＴによって構成されることが
望ましく、非晶質の半導体活性膜を備えたＴＦＴでは不
十分である場合が多い。これは、不揮発性メモリの信頼
性の点から良好なゲート絶縁膜が必要となること、良好
なゲート絶縁膜は結晶性の優れた半導体活性層上に形成
されること、また、周辺回路および他の半導体部品を構
成するＴＦＴには、移動度、しきい値電圧等において好
特性が要求されること、等の理由による。本実施例の作
製方法によって得られるＴＦＴは、結晶性の優れた半導
体活性層を有し、本願発明の不揮発性メモリおよび半導
体装置を構成するのに十分な性能を備えている。

【０１０５】まず、絶縁表面を有する基板として石英基
板８０１を準備する（図８（Ａ））。石英基板の代わり
に絶縁膜として窒化珪素膜を形成した石英基板、熱酸化
膜を形成したシリコン基板、セラミックス基板等を用い
ても良い。

【０１０６】次に、厚さ５５nmの非晶質珪素膜８０２を
公知の成膜法で形成する（図８（Ａ））。なお、非晶質
珪素膜に限定する必要はなく、非晶質半導体膜（微結晶
半導体膜、および非晶質シリコンゲルマニウム膜などの
非晶質構造を含む化合物半導体膜を含む）であれば良
い。

【０１０７】次に、非晶質珪素膜８０２の結晶化工程を
行う。ここから図８（Ｃ）までの工程は本出願人による
特開平１０−２４７７３５号公報を引用することができ
る。同公報ではＮｉ等の元素を触媒として用いた半導体
膜の結晶化方法に関する技術を開示している。

【０１０８】まず、開口部８１５、８１６を有する保護
膜８１１〜８１３（本実施例では１５０nm厚の酸化珪素
膜）を形成する。そして、保護膜８１１〜８１３の上に
スピンコート法によりニッケル（Ｎｉ）を含有する層
（Ｎｉ含有層という）８１４を形成する。なお、レジス
トマスクを利用したイオン注入法、プラズマドーピング
法またはスパッタ法を用いてもよい。

【０１０９】また、触媒元素としてはニッケル以外に
も、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマ
ニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）等を
用いることができる。

【０１１０】次に、図８（Ｃ）に示すように、不活性雰
囲気中で５７０℃、１４時間の加熱処理を加え、非晶質
珪素膜８０２の結晶化を行う。この際、結晶化はＮｉが
接した領域（Ｎｉ添加領域という）８２１、８２２を起
点として、基板と概略平行に進行する。このようにして
形成された結晶性珪素膜８２３は、個々の結晶が比較的
揃った状態で集合しているため、全体的な結晶性に優れ
るという利点がある。なお、加熱処理温度は、好ましく
は５００〜７００℃（代表的には５５０〜６５０℃）と
し、処理時間は、好ましくは４〜２４時間とすればよ
い。

【０１１１】次に、図８（Ｄ）に示すように、保護膜８
１１〜８１３をそのままマスクとして１５族に属する元
素（好ましくはリン）をＮｉ添加領域８２１、８２２に
添加する。こうして高濃度にリンが添加された領域（リ
ン添加領域という）８３１、８３２が形成される。

【０１１２】そして図８（Ｄ）に示すように、不活性雰
囲気中で６００℃、１２時間の加熱処理を加える。この
熱処理は、リンによる金属元素（本実施例ではＮｉ）の
ゲッタリング工程であり、最終的には殆ど全てのＮｉは
矢印が示すようにリン添加領域８３１、８３２に捕獲さ
れてしまう。この工程により結晶性珪素膜８３３中に残
るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による
測定値で少なくとも２×１０¹⁷atoms/cm³にまで低減さ
れる。

【０１１３】こうして触媒を用いて結晶化され、且つ、
その触媒がＴＦＴの動作に支障を与えないレベルにまで
低減された結晶性珪素膜８３３が得られる。その後、保
護膜８１１〜８１３を除去し、リン添加領域８３１、８
３２を含まない、結晶性珪素膜８３３のみを用いた島状
半導体層（以下、半導体活性層という）９０１〜９０３
をパターニング工程により形成する（図９（Ａ））。

【０１１４】次に、図９（Ｂ）に示すように、半導体活
性層９０１のうち、後にメモリＴＦＴのオーバーラップ
領域となる領域と、ソース・ドレイン領域となる領域の
一部と、を除く領域をレジストマスク９１１〜９１３で
覆い、ｎ型を付与する不純物元素（ｎ型不純物元素とも
いう）の添加を行う（図９（Ｂ））。この工程により形
成されるｎ型不純物領域９１４、９１５には、ｎ型不純
物元素が１×１０²⁰〜１×１０²¹atoms/cm³（代表的に
は２×１０²⁰〜５×１０²⁰atoms /cm³）の濃度で含まれ
るようにドーズ量を調節する。ｎ型不純物元素として
は、リン（Ｐ）や砒素（Ａｓ）を用いればよく、本実施
例ではリン（Ｐ）を用いる。

【０１１５】その後、レジストマスク９１１〜９１３を
除去し、珪素を含む絶縁膜でなる第１のゲート絶縁膜９
２１を形成する（図９（Ｃ））。第１のゲート絶縁膜９
２１の膜厚は後の熱酸化工程による増加分も考慮して１
０〜２５０nmの範囲で調節すれば良い。なお、メモリＴ
ＦＴを構成する第１のゲート絶縁膜の厚さを１０〜５０
nmとし、その他の素子を形成する第１のゲート絶縁膜の
厚さを５０〜２５０nmとしてもよい。また、成膜方法は
公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用
いれば良い。本実施例では、４０nm厚の窒化酸化シリコ
ン膜をプラズマＣＶＤ法により形成する。

【０１１６】次に、酸化雰囲気中で９５０℃、１時間の
加熱処理を加え、熱酸化工程を行う。この熱酸化工程で
は活性層と上記窒化酸化シリコン膜との界面で酸化が進
行し、半導体活性層の膜厚は、最終的に４０nmとなる。
なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元
素を添加した酸素雰囲気でも良い。この様にして熱酸化
膜を形成すると、非常に界面準位の少ない半導体／絶縁
膜界面を得ることができる。また、活性層端部における
熱酸化膜の形成不良（エッジシニング）を防ぐ効果もあ
る。

【０１１７】次に、２００〜４００nmの導電膜を形成
し、パターニングを行いゲート電極９２２〜９２５を形
成する（図９（Ｃ））。この時、メモリＴＦＴのゲート
電極９２２、９２３（後にフローティングゲート電極と
なる）は、ｎ型不純物領域９１４、９１５とゲート絶縁
膜９２１を介して一部重なるように形成する。この重な
った領域は、メモリＴＦＴのオーバーラップ領域とな
る。

【０１１８】なお、ゲート電極は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜と
することが好ましい。ゲート電極の材料としては公知の
導電膜を用いることができる。具体的には、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）か
ら選ばれた元素でなる膜、または前記元素の窒化物でな
る膜（代表的には窒化タンタル膜、窒化タングステン
膜、窒化チタン膜）、または前記元素を組み合わせた合
金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、ま
たは前記元素のシリサイド膜（代表的にはタングステン
シリサイド膜、チタンシリサイド膜）を用いることがで
きる。

【０１１９】本実施例では、５０nm厚の窒化タングステ
ン（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜と
でなる積層膜をスパッタ法により形成する。なお、スパ
ッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の
不活性ガスを添加すると応力による膜はがれを防止する
ことができる。

【０１２０】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはｎ型ならばリン
（Ｐ）または砒素（Ａｓ）、ｐ型ならばボロン（Ｂ）、
ガリウム（Ｇａ）またはインジウム（Ｉｎ）等を用いれ
ば良い。

【０１２１】まず、図９（Ｄ）に示すように、ゲート電
極９２２〜９２５をマスクとして自己整合的にｎ型不純
物元素（本実施例ではリン）を添加し、低濃度不純物領
域（ｎ−領域）９３１〜９３５を形成する。この低濃度
不純物領域は、リンの濃度が１×１０¹⁷atoms/cm³〜１
×１０¹⁹atoms/cm³となるように調節する。

【０１２２】次に、図１０（Ａ）に示すように、ｐチャ
ネル型ＴＦＴの全体、およびｎチャネル型ＴＦＴの一部
を覆う形でレジストマスク１００５、１００６を形成
し、ｎ型不純物元素（本実施例ではリン）を添加して高
濃度にリンを含む不純物領域１００７〜１０１１を形成
する。この時、ｎ型不純物元素の濃度は１×１０²⁰〜１
×１０²¹atoms/cm³（代表的には２×１０²⁰〜５×１０
²⁰atoms /cm³）となるように調節する。

【０１２３】この工程によってメモリＴＦＴのソース・
ドレイン領域１００７、１００９、ＣＭＯＳを構成する
ｎチャネル型ＴＦＴのソース・ドレイン領域１０１０、
１０１１および、ＬＤＤ領域１０１２が形成される。

【０１２４】次に、図１０（Ｂ）に示すように、レジス
トマスク１００５、１００６を除去し、新たにレジスト
マスク１０１３、１０１４を形成する。そして、ｐ型不
純物元素（本実施例ではボロン）を添加し、高濃度にボ
ロンを含む不純物領域１０１５、１０１６を形成する。
ここではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法に
より１×１０²⁰〜１×１０²¹atoms/cm³（代表的には２
×１０²⁰〜５×１０²⁰atoms/cm³）の濃度となるように
ボロンを添加する。こうしてｐチャネル型ＴＦＴのソー
ス・ドレイン領域１０１５、１０１６が形成される（図
１０（Ｂ））。

【０１２５】次に、レジストマスク１０１３、１０１４
を除去し、ゲート電極９２２〜９２４をマスクとしてゲ
ート絶縁膜９２１をドライエッチング法によりエッチン
グした後に、珪素を含む絶縁膜１０２１を形成する（図
１０（Ｃ））。絶縁膜１０２１は、メモリＴＦＴにおい
て、フローティングゲート電極とコントロールゲート電
極の間の第２のゲート絶縁膜となる。絶縁膜１０２１の
膜厚は１０〜２５０nmとすれば良い。また、成膜方法は
公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用
いれば良い。なお、本実施例では、７０nm厚の窒化酸化
珪素膜をプラズマＣＶＤ法により形成する。

【０１２６】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化する。活性化手段として
は、ファーネスアニール、レーザーアニール、ランプア
ニール、またはこれらを組み合わせた方法を用いるとよ
い。本実施例では電熱炉において窒素雰囲気中、５５０
℃、４時間の熱処理を行う。またこの時、添加工程で受
けた活性層の損傷も修復される。

【０１２７】次に、２００〜４００nmの導電膜を形成
し、パターニングを行いコントロールゲート電極１０２
２、１０２３を形成する（図１０（Ｃ））。コントロー
ルゲート電極１０２２、１０２３は、絶縁膜１０２１を
介してフローティングゲート電極の一部または全体と重
なるように形成する。

【０１２８】なお、コントロールゲート電極１０２２、
１０２３は単層の導電膜で形成しても良いが、必要に応
じて二層、三層といった積層膜とすることが好ましい。
ゲート電極の材料としては公知の導電膜を用いることが
できる。本実施例では、５０nm厚の窒化タングステン
（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜とで
なる積層膜をスパッタ法で形成する。スパッタガスとし
てキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを
添加すると応力による膜はがれを防止することができ
る。

【０１２９】次に、層間絶縁膜１０３１を形成する（図
１０（Ｄ））。層間絶縁膜１０３１としては珪素を含む
絶縁膜、有機性樹脂膜、或いはその組み合わせによる積
層膜を用いれば良い。また、膜厚は４００nm〜１５００
nmとすれば良い。本実施例では、５００nm厚の窒化酸化
珪素膜とする。

【０１３０】次に、図１０（Ｄ）に示すように、層間絶
縁膜１０３１、及び絶縁膜１０２１に対してコンタクト
ホールを形成し、ソース・ドレイン配線１０３２〜１０
３６を形成する。なお、本実施例では、Ｔｉ膜を１００
nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜１５
０nmをスパッタ法で連続形成した３層構造の積層膜とす
る。勿論、他の公知の導電膜でも良い。

【０１３１】最後に、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃、１〜１２時間の熱処理を行い
水素化処理を行う。この工程は熱的に励起された水素に
より半導体膜の不対結合手を水素終端する工程である。
本実施例では、３５０℃の水素雰囲気で２時間の熱処理
を行い水素化処理を行う。また、水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１３２】以上の工程によって、図１０（Ｄ）に示す
様な断面構造を有するＴＦＴを作製することができる。
また、本実施例は、オーバーラップ領域を形成する位置
を必要に応じて変えることで、実施例１〜３のいずれの
構成とも組み合わせることが可能である。

【０１３３】（実施例５）本願発明の不揮発性メモリ
は、絶縁表面を有する基板上に形成されたＴＦＴによっ
て構成された半導体装置の部品と一体形成することによ
り、多機能、高機能、および小型の半導体装置を提供す
ることができる。本実施例では、そのような例として、
本願発明の不揮発性メモリ、画素部、画素部の駆動回
路、γ（ガンマ）補正回路を備えた電気光学装置（代表
的には、液晶表示装置およびＥＬ表示装置）を示す。

【０１３４】γ補正回路とはγ補正を行うための回路で
ある。γ補正とは画像信号に適切な電圧を付加すること
によって、画素電極に印加される電圧とその上の液晶又
はＥＬ層の透過光強度との間に線形関係を作るための補
正である。

【０１３５】図１１は、上記電気光学装置のブロック図
であり、本願発明の不揮発性メモリ１１０２と、画素部
１１０５と、画素部の駆動回路であるゲート信号側駆動
回路１１０３およびソース信号側駆動回路１１０４と、
γ（ガンマ）補正回路１１０１と、が設けられている。
また、画像信号、クロック信号若しくは同期信号等は、
ＦＰＣ（フレキシブルプリントサーキット）１１０６経
由して送られてくる。

【０１３６】また、本実施例の電気光学装置は、例えば
実施例４の作製方法によって絶縁表面を有する基板上に
一体形成することができる。なお、液晶またはＥＬ層の
形成を含むＴＦＴ形成後の工程については公知の方法を
用いればよい。

【０１３７】また、画素部１１０５、画素部の駆動回路
１１０３、１１０４、およびγ（ガンマ）補正回路１１
０１については、公知の回路構造を用いれば良い。

【０１３８】本実施例の電気光学装置において、不揮発
性メモリ１１０２には、パソコン本体やテレビ受信アン
テナ等から送られてきた画像信号にγ補正をかけるため
の補正データが格納（記憶）されている。γ補正回路１
１０１は、その補正データを参照して画像信号に対する
γ補正を行う。

【０１３９】γ補正のためのデータは電気光学装置を出
荷する前に一度格納しておけば良いが、定期的に補正デ
ータを書き換えることも可能である。また、同じように
作製した電気光学装置であっても、微妙に液晶の光学応
答特性（先の透過光強度と印加電圧の関係など）が異な
る場合がある。その場合も、本実施例では電気光学装置
毎に異なるγ補正データを格納しておくことが可能なの
で、常に同じ画質を得ることが可能である。

【０１４０】さらに、不揮発性メモリに複数の補正デー
タを格納して、新たに制御回路を加えることにより、補
正データに基づく複数の色調を自由に選択することも可
能である。

【０１４１】なお、不揮発性メモリ１１０２にγ補正の
補正データを格納する際、本出願人による特願平１１−
１４３３７９号に記載された手段を用いることは好まし
い。また、γ補正に関する説明も同出願になされてい
る。また、不揮発性メモリに格納する補正データはデジ
タル信号であるので、必要に応じてＤ／Ａコンバータ若
しくはＡ／Ｄコンバータを同一基板上に形成することが
望ましい。

【０１４２】なお、本実施例の構成は、実施例１〜４の
いずれの構成とも自由に組み合わせて実施することがで
きる。

【０１４３】（実施例６）本願発明の不揮発性メモリを
具備する半導体装置であって、実施例５に示した半導体
装置とは異なる例を、図１２を用いて説明する。

【０１４４】図１２に、本実施例の電気光学装置（代表
的には、液晶表示装置およびＥＬ表示装置）のブロック
図を示す。本実施例の電気光学装置には、本願発明の不
揮発性メモリ１２０３と、ＳＲＡＭ１２０２と、画素部
１２０６と、画素部の駆動回路であるゲート信号側駆動
回路１２０４およびソース信号側駆動回路１２０５と、
メモリコントローラ回路１２０１と、が設けられてい
る。また、画像信号、クロック信号若しくは同期信号等
は、ＦＰＣ（フレキシブルプリントサーキット）１２０
７経由して送られてくる。

【０１４５】本実施例におけるメモリコントローラ回路
１２０１とは、ＳＲＡＭ１２０２および不揮発性メモリ
１２０３に画像データを格納したり読み出したりという
動作を制御するための制御回路である。

【０１４６】ＳＲＡＭ１２０２は高速なデータの書き込
みを行うために設けられている。ＳＲＡＭの代わりにＤ
ＲＡＭを設けてもよく、また、高速な書き込みが可能な
不揮発性メモリであれば、ＳＲＡＭを設けなくてもよ
い。

【０１４７】本実施例の電気光学装置は、例えば実施例
４の作製方法によって絶縁表面を有する基板上に一体形
成することができる。なお、液晶またはＥＬ層の形成を
含むＴＦＴ形成後の工程については公知の方法を用いて
作製すれば良い。また、ＳＲＡＭ１２０２、画素部１２
０６、ゲート信号側駆動回路１２０４、ソース信号側駆
動回路１２０５、およびメモリコントローラ回路１２０
１については、公知の回路構造を用いれば良い。

【０１４８】本実施例の電気光学装置において、パソコ
ン本体やテレビ受信アンテナ等から送られてきた画像信
号は、１フレーム毎にＳＲＡＭ１２０２に格納（記憶）
され、その画像信号はメモリコントローラ回路１２０１
によって順次画素部１２０６に入力され表示される。Ｓ
ＲＡＭ１２０２には少なくとも画素部１２０６に表示さ
れる画像１フレーム分の画像情報が記憶される。例え
ば、６ビットのデジタル信号が画像信号として送られて
くる場合、少なくとも画素数×６ビットに相当するメモ
リ容量を必要とする。また、メモリコントローラ回路１
２０１により、必要に応じて、ＳＲＡＭ１２０２に格納
された画像信号を不揮発性メモリ１２０３へ格納した
り、不揮発性メモリ１２０３に格納された画像信号を画
素部１２０６へ入力し表示したりすることができる。

【０１４９】なお、ＳＲＡＭ１２０２および不揮発性メ
モリ１２０３に格納する画像データはデジタル信号であ
るので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄ
コンバータを同一基板上に形成することが望ましい。

【０１５０】本実施例の構成では、画素部１２０６に表
示された画像を常にＳＲＡＭ１２０２に記憶しており、
画像の一時停止を容易に行うことができる。さらにＳＲ
ＡＭ１２０２に記憶された画像信号を不揮発性メモリ１
２０３へ格納したり、不揮発性メモリ１２０３に記憶さ
れた画像信号を画素部へ入力することによって、画像の
録画および再生といった動作を容易に行うことができ
る。そして、ビデオデッキ等に録画することなくテレビ
放送を自由に一時停止することや、録画、再生を行うこ
とが可能となる。

【０１５１】録画および再生可能な画像の情報量は、Ｓ
ＲＡＭ１２０２と不揮発性メモリ１２０３の記憶容量に
依存する。少なくとも１フレーム分の画像信号を格納す
ることにより、静止画の録画と再生が可能となる。さら
に、数百フレーム、数千フレーム分といった画像情報を
格納しうる程度まで不揮発性メモリ１２０３のメモリ容
量を増やすことができれば、数秒若しくは数分前の画像
を再生（リプレイ）することも可能となる。

【０１５２】なお、本実施例の構成は、実施例１〜５の
いずれの構成とも自由に組み合わせて実施することがで
きる。

【０１５３】（実施例７）本願発明の不揮発性メモリ
は、ＴＦＴで構成された半導体装置の部品と一体形成す
るによって、実施例５、６に示したような多機能、高機
能および小型の電気光学装置を提供することが可能とな
る。本願発明の不揮発性メモリと一体形成を行う半導体
装置の例としては、アクティブマトリクス型またはパッ
シブマトリクス型の液晶表示装置、アクティブマトリク
ス型またはパッシブマトリクス型のＥＬ表示装置等が挙
げられる。本実施例ではアクティブマトリクス型液晶表
示装置について述べる。

【０１５４】図１３（Ａ）はアクティブマトリクス型液
晶表示装置の回路図である。図１３（Ａ）において、ア
クティブマトリクス型液晶表示装置は、画素１３０４が
マトリクス状に配置された画素部１３０１と、ソース信
号側駆動回路１３０２と、ゲート信号側駆動回路１３０
３とを有する。

【０１５５】また、画素部１３０１を構成する画素１３
０４の拡大図を図１３（Ｂ）に示す。画素１３０４は、
スイッチング用ＴＦＴ１３１１、液晶素子１３１４およ
びコンデンサ１３１５を有し、スイッチング用ＴＦＴ１
３１１のゲート電極はゲート信号線１３１２に、ソース
電極とドレイン電極のいずれか一方がソース信号線１３
１３に接続されている。スイッチング用ＴＦＴ１３１１
のソース電極とドレイン電極の残る一方は、液晶１３１
４およびコンデンサ１３１５に接続されている。また、
液晶素子１３１４およびコンデンサ１３１５の残る一方
の電極には所定の電位が与えられる。

【０１５６】なお、コンデンサ１３１５の電極の一方
は、配線１３１６に接続せずに、専用の電源供給線に接
続しても構わない。さらに、コンデンサ１３１５を設け
なくても良い。また、スイッチング用ＴＦＴ１３１１は
ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。

【０１５７】なお、本願発明の不揮発性メモリを本実施
例のアクティブマトリクス型液晶表示装置に一体形成す
る場合、実施例１〜６のいずれの構成を組み合わせても
良い。

【０１５８】（実施例８）本実施例では、本願発明の不
揮発性メモリと一体形成を行う半導体装置の例として、
アクティブマトリクス型ＥＬ表示装置について述べる。

【０１５９】図１４（Ａ）はアクティブマトリクス型Ｅ
Ｌ表示装置の回路図である。図１４（Ａ）において、ア
クティブマトリクス型ＥＬ表示装置は、画素１４０４が
マトリクス状に配置された画素部１４０１と、ソース信
号側駆動回路１４０２と、ゲート信号側駆動回路１４０
３とを有する。

【０１６０】また、画素部１４０１を構成する画素１４
０４の拡大図を図１４（Ｂ）に示す。画素１４０４は、
スイッチング用ＴＦＴ１４１１、ＥＬ駆動用ＴＦＴ１４
１４、ＥＬ素子１４１６を有し、スイッチング用ＴＦＴ
１４１１のゲート電極はゲート信号線１４１２に、ソー
ス電極とドレイン電極のいずれか一方がソース信号線１
４１３に接続されている。スイッチング用ＴＦＴ１４１
１のソース電極とドレイン電極の残る一方は、ＥＬ駆動
用ＴＦＴ１４１４のゲート電極に接続されている。ま
た、ＥＬ駆動用ＴＦＴ１４１４のソース電極が電源供給
線１４１５に、ドレイン電極がＥＬ素子１４１６に接続
されている。ＥＬ素子１４１６のもう一方の電極には所
定の電位が与えられる。

【０１６１】なお、ＥＬ駆動用ＴＦＴ１４１４のゲート
電極と電源供給線１４１５の間にコンデンサを設けても
よい。また、ＥＬ駆動用ＴＦＴとしてｎチャネル型ＴＦ
Ｔを用いる。スイッチング用ＴＦＴ１４１１はｎチャネ
ル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。

【０１６２】なお、本願発明の不揮発性メモリを本実施
例のアクティブマトリクス型ＥＬ表示装置に一体形成す
る場合、実施例１〜６のいずれの構成を組み合わせても
良い。

【０１６３】（実施例９）本願発明の不揮発性メモリに
は、様々な用途がある。本実施例では、本願発明の不揮
発性メモリを用いた電子機器について説明する。

【０１６４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ、ゴーグル型
ディスプレイ、ゲーム機、カーナビゲーション、パーソ
ナルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話または電子書籍等）などが挙げられる。そ
れらの一例を図１５、１６に示す。

【０１６５】図１５（Ａ）はディスプレイであり、筐体
２００１、支持台２００２、表示部２００３等を含む。
本願発明の不揮発性メモリは、表示部２００３やその他
の信号制御回路と一体形成されてもよい。

【０１６６】図１５（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の不揮発性メモリは、表示部
２１０２やその他の信号制御回路と一体形成されてもよ
い。

【０１６７】図１５（Ｃ）はヘッドマウントディスプレ
イの一部（右片側）であり、本体２２０１、信号ケーブ
ル２２０２、頭部固定バンド２２０３、表示部２２０
４、光学系２２０５、表示装置２２０６等を含む。本願
発明の不揮発性メモリは表示装置２２０６やその他の信
号制御回路と一体形成されてもよい。

【０１６８】図１５（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体２３０２、操作スイッチ２３０３、表示部
２３０４、２３０５等で構成される。なお、この装置は
記録媒体としてＤＶＤ（Digital Versatile Disc）、Ｃ
Ｄ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネ
ットを行うことができる。本願発明の不揮発性メモリは
表示部２３０４やその他の信号制御回路と一体形成され
てもよい。

【０１６９】図１５（Ｅ）はゴーグル型ディスプレイで
あり、本体２４０１、表示部２４０２、アーム部２４０
３を含む。本願発明の不揮発性メモリは表示部２４０２
やその他の信号制御回路と一体形成されてもよい。

【０１７０】図１５（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４等で構成される。本願発明の不揮発
性メモリは、表示部２５０３やその他の信号制御回路と
一体形成されてもよい。

【０１７１】図１６（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
等を含む。本願発明の不揮発性メモリは表示部２６０４
やその他の信号制御回路と一体形成されてもよい。

【０１７２】図１６（Ｂ）は音響再生装置、具体的には
カーオーディオであり、本体２７０１、表示部２７０
２、操作スイッチ２７０３、２７０４等を含む。本願発
明の不揮発性メモリは表示部２７０２やその他の信号制
御回路と一体形成されてもよい。また、本実施例では車
載用オーディオを示すが、携帯型や家庭用の音響再生装
置に用いても良い。

【０１７３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜８のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１７４】

【発明の効果】本願発明の不揮発性メモリは、メモリセ
ルを２つのメモリトランジスタによって構成することに
より、メモリセルを１つのメモリトランジスタと１つの
選択トランジスタによって構成する従来のフル機能ＥＥ
ＰＲＯＭ同様の機能を保ちつつ、同じメモリセル面積で
２倍のメモリ容量を実現することが可能となる。

【０１７５】その結果、集積密度が高く、従って小型で
低コストなフル機能ＥＥＰＲＯＭを提供することが可能
となる。

【０１７６】また、本願発明の不揮発性メモリをＴＦＴ
で構成された他の半導体部品と絶縁表面を有する基板上
に一体形成することにより、高機能または多機能であ
り、小型の半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本願発明の不揮発性メモリの回路構成を示
す図。

【図２】本願発明の不揮発性メモリを構成するメモ
リセルの上面図。

【図３】本願発明の不揮発性メモリを構成するメモ
リセルの断面図。

【図４】従来の不揮発性メモリの回路構成を示す
図。

【図５】従来の不揮発性メモリを構成するメモリセ
ルの断面図。

【図６】本願発明の不揮発性メモリの回路構成を示
す図。

【図７】本願発明の不揮発性メモリを構成するメモ
リセルの回路図。

【図８】本願発明の不揮発性メモリの作製行程を示
す図。

【図９】本願発明の不揮発性メモリの作製行程を示
す図。

【図１０】本願発明の不揮発性メモリの作製行程を示
す図。

【図１１】本願発明の不揮発性メモリを用いた電気光
学装置のブロック図。

【図１２】本願発明の不揮発性メモリを用いた電気光
学装置のブロック図。

【図１３】アクティブマトリクス型液晶表示装置の構
成を示す図。

【図１４】アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１５】本願発明の不揮発性メモリを用いた電子機
器。

【図１６】本願発明の不揮発性メモリを用いた電子機
器。

【符号の説明】１０１Ｘアドレスデコーダ１０２Ｙアドレスデコーダ１０３、１０４周辺回路１０５メモリセルアレイ２０１半導体活性層２０２第１のワード線２０３第２のワード線２０４、２０５フローティングゲート電極２０６ソース線２０７ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 27/10 ４６１Ｇ１１Ｃ 16/04 ４３４Ｈ０１Ｌ 27/10 ４６１ 29/78 ３７１ 27/115 Ｇ１１Ｃ 17/00 ６２３Ｚ 29/788 29/792 Ｆターム(参考） 5B025 AA02 AB01 AC02 AE00 5C006 BB16 BC20 BF09 EB05 FA51 5C080 AA06 AA10 BB05 DD25 DD27 FF11 JJ02 JJ03 JJ06 5F083 EP02 EP23 EP33 EP77 ER03 ER06 ER14 ER16 ER29 ER30 GA09 HA02 JA35 JA39 JA40 LA12 LA16 LA20 NA08 PR33 ZA21 5F101 BA01 BB05 BC02 BD22 BE07

Claims

【特許請求の範囲】

【請求項１】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、メモリセルの駆動回路と、を少なく
とも備えた不揮発性メモリであって、前記メモリセルは２つのメモリトランジスタを有するこ
とを特徴とする不揮発性メモリ。
【請求項２】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、メモリセルの駆動回路と、複数の第
１のワード線と、複数の第２のワード線と、複数のビッ
ト線と、複数のソース線と、を少なくとも備えた不揮発
性メモリであって、前記メモリセルは第１のメモリトランジスタと第２のメ
モリトランジスタとを有し、前記第１のメモリトランジスタと前記第２のメモリトラ
ンジスタとは直列に接続されており、前記第１のメモリトランジスタのゲート電極は前記第１
のワード線に接続されており、前記第２のメモリトランジスタのゲート電極は前記第２
のワード線に接続されており、前記第１のメモリトランジスタのソース電極またはドレ
イン電極の残る一方は前記ビット線に接続されており、前記第２のメモリトランジスタのソース電極またはドレ
イン電極の残る一方は前記ソース線に接続されているこ
とを特徴とする不揮発性メモリ。
【請求項３】請求項１または請求項２において、前記不
揮発性メモリは１ビット毎の書き込み及び１ビット毎の
消去が可能であることを特徴とする不揮発性メモリ。
【請求項４】請求項１乃至請求項３のいずれか１項に記
載の不揮発性メモリであって、前記メモリセルへの書き
込み及び消去はトンネル電流によって行われることを特
徴とする不揮発性メモリ。
【請求項５】請求項１乃至請求項４のいずれか１項に記
載の不揮発性メモリであって、書き込みを行うメモリセ
ルに接続されるソース線とビット線とは、書き込み時に
おいて同電位であることを特徴とする不揮発性メモリ。
【請求項６】請求項１乃至請求項５のいずれか１項にお
いて、前記第１及び前期第２のメモリトランジスタはそ
れぞれ、ソース領域と、ドレイン領域と、チャネル形成
領域と、第１のゲート絶縁膜と、フローティングゲート
電極と、第２のゲート絶縁膜と、コントロールゲート電
極と、を少なくとも備えており、前記第１及び前期第２のメモリトランジスタにおいてそ
れぞれ、前記ソース領域または前記ドレイン領域のいず
れか一方または両方と前記フローティングゲート電極と
は、前記第１のゲート絶縁膜を介して一部重なっている
ことを特徴とする不揮発性メモリ。
【請求項７】請求項１乃至請求項６のいずれか１項にお
いて、前記メモリセルを構成する２つのメモリトランジ
スタはいずれもｎチャネル型トランジスタであることを
特徴とする不揮発性メモリ。
【請求項８】請求項１乃至請求項６のいずれか１項にお
いて、前記メモリセルを構成する２つのメモリトランジ
スタはいずれもｐチャネル型トランジスタであることを
特徴とする不揮発性メモリ。
【請求項９】請求項１乃至請求項８のいずれか１項にお
いて、前記メモリセルアレイと前記メモリセルの駆動回
路は絶縁表面を有する基板上に一体形成されることを特
徴とする不揮発性メモリ。
【請求項１０】絶縁表面を有する基板上に複数の画素が
マトリクス状に配置された画素部と、前記複数の画素を
駆動するＴＦＴで構成された画素駆動回路と、請求項９
に記載の不揮発性メモリと、を少なくとも備えた半導体
装置であって、前記画素部と前記画素駆動回路と前記不揮発性メモリと
は、前記絶縁表面を有する基板上に一体形成されること
を特徴とする半導体装置。
【請求項１１】請求項１０において、前記半導体装置と
は、液晶表示装置、或いはＥＬ表示装置であることを特
徴とする半導体装置。
【請求項１２】請求項１０において、前記半導体装置と
は、ディスプレイ、ビデオカメラ、ＤＶＤプレーヤー、
ヘッドマウントディスプレイ、パーソナルコンピュー
タ、携帯電話、カーオーディオであることを特徴とする
半導体装置。