TWI567747B - Nonvolatile memory device - Google Patents

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TWI567747B
TWI567747B TW102137582A TW102137582A TWI567747B TW I567747 B TWI567747 B TW I567747B TW 102137582 A TW102137582 A TW 102137582A TW 102137582 A TW102137582 A TW 102137582A TW I567747 B TWI567747 B TW I567747B
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Naoki Ueda
Sumio Katoh
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Sharp Kk
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Description

非揮發性記憶裝置
本發明係關於一種包含可非揮發性地保持資訊之記憶胞之非揮發性記憶裝置，特別是關於一種藉由使電流流過構成記憶胞之記憶電晶體而使記憶電晶體之電流電壓特性變化來記憶資訊之非揮發性記憶裝置。
當前，作為可用作ROM(Read Only Memory，唯讀記憶體)之記憶體元件，已知有下述專利文獻1、2及非專利文獻1中所揭示之eFUSE(電熔融)型之元件。
專利文獻1及非專利文獻1中記載之eFUSE型之記憶體元件包含與選擇電晶體串聯連接之記憶胞，於寫入動作時，在所選擇之記憶胞將選擇電晶體設為導通狀態，使大電流流過記憶體元件而將記憶體元件熔斷，使記憶體元件之電流電壓特性自低電阻之電阻特性變化為絕緣狀態而進行二值資料之寫入。
於專利文獻1所記載之記憶胞中，記憶體元件之未與選擇電晶體連接之側之端子連接於共通之第1電壓供給線，選擇電晶體之未與記憶體元件連接之側之端子連接於共通之第2電壓供給線，且將於記憶體元件之寫入動作時成為導通狀態之第2電晶體連接於第2電壓供給線而形成寫入電路。藉由形成自第1電壓供給線經由寫入對象之記憶胞及第2電晶體之寫入電流路徑，使大電流流過記憶體元件，而執行記憶體元件之寫入。
於非專利文獻1中記載之記憶胞中，記憶體元件之未與選擇電晶體連接之側之端子連接於共通之位元線，選擇電晶體之未與記憶體元件連接之側之端子接地，且將於記憶體元件之寫入動作時成為導通狀態之第2電晶體連接於位元線而形成寫入電路。藉由形成自第2電晶體經由寫入對象之位元線及記憶胞之寫入電流路徑，使大電流流過記憶體元件，而執行記憶體元件之寫入。
專利文獻2中記載之記憶體元件構成為電阻元件，其於與通常之邏輯LSI(Large Scale Integration，大規模積體電路)製程中所採用之配線構造相同之多晶矽/矽化物/氮化矽膜之積層構造，包含陰極與陽極之兩端子。藉由使大電流流過該電阻元件而進行加熱，使金屬配線材料原子於電子流之方向遷移或熔融而斷裂，從而使兩端子間之電阻值變化。於專利文獻2中，並未揭示將該記憶體元件構成為記憶胞之實施例，但成為如下構成，即，將2個MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體與記憶體元件串聯連接，而經由該MOS電晶體流動寫入時之大電流。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-262711號公報
[專利文獻2]美國專利申請公開第2009/0179302號說明書
[非專利文獻]
【非專利文獻1】J. Safran, et al., “A Compact eFUSE Programmable Array Memory for SOI CMOS”, IEEE, 2007 Symposium on VLSI Circuit of Technical Papers, pp. 72-73.
專利文獻1、2及非專利文獻1中記載之eFUSE型之記憶體元件係 藉由流過大電流而使元件熔斷者，故而於寫入動作時，在與記憶體元件串聯連接之選擇電晶體同樣地流過大電流。
又，於判定記憶體元件為寫入前之狀態或寫入後之狀態之任一者之讀出動作中，將上述選擇電晶體設為導通狀態，形成對記憶體元件之兩端施加特定電壓之狀態，而判定流過記憶體元件之電流之狀態。
如此，與成為寫入動作或讀出動作之對象之記憶體元件串聯連接之選擇電晶體，於寫入動作時及讀出動作時之兩者成為導通狀態。此處，於寫入動作時使大電流流過記憶體元件，故而於選擇電晶體亦同樣地流過大電流，因此存在選擇電晶體劣化之虞。
又，eFUSE型之記憶體元件係藉由對熔融材料加熱至高溫而使其熔融並斷裂，故而存在熔融之材料向周圍飛散之虞、或藉由記憶體元件之加熱而使鄰接材料變質之虞。因此，無法於周邊配置高密度之電路，於構成非揮發性記憶裝置之情形時成為導致晶片尺寸增加之主要因素。
另一方面，本案之發明者等經努力研究而發現，作為代替eFUSE型之記憶體元件之以低消耗電力使元件之電流電壓特性變化之記憶體元件，可利用具有源極區域、汲極區域、及通道區域包含金屬氧化物半導體之普通的MOS電晶體構造之氧化物半導體電晶體。更詳細而言，於該氧化物半導體電晶體確認出：於初始狀態下作為通常之電晶體動作，亦即，藉由於特定之條件下在源極與汲極間流過電流，而可自源極與汲極間之電流電壓特性依存於閘極電壓而變化之第1狀態，轉移至源極與汲極間之電流電壓特性顯示不依存於閘極電壓之歐姆電阻特性之第2狀態。
因此，可提供一種非揮發性記憶裝置，其藉由將該氧化物半導體電晶體用作記憶體元件，而與eFUSE型之記憶體元件相比可抑制於 寫入動作時流過記憶體元件之電流，從而可以低消耗電力進行寫入動作。
目前正在闡明該氧化物半導體電晶體之上述狀態轉換之機制，但一般認為上述狀態轉換係因如下情況而產生，即藉由利用流過上述電晶體構造之源極區域與汲極區域間之電流產生之焦耳熱，而引起構成通道區域之金屬氧化物半導體之元素之構成比率變化。特別認為因藉由流過通道區域之電流產生之焦耳熱，而誘導構成通道區域之金屬氧化物半導體中之構成元素(例如氧)擴散，該構成物質擴散至通道區域外之結果，通道區域之金屬氧化物半導體之化學計量組成變化，從而引起低電阻化。
於eFUSE型之記憶體元件之情形時，於寫入後成為絕緣狀態，故而認為即便假設選擇電晶體劣化而成為同樣之絕緣狀態，但對寫入狀態之記憶體元件之讀出動作而言，雖已劣化但選擇電晶體所造成之影響較少。又，大電流未流過與未寫入之記憶體元件串聯連接之選擇電晶體，故而可避免選擇電晶體伴隨寫入動作而產生劣化，因此同樣認為對讀出動作之影響較少。
然而，於將該氧化物半導體電晶體用作記憶體元件之情形時，於寫入動作後記憶體元件不會成為絕緣狀態，而是與eFUSE型之記憶體元件相反地成為低電阻狀態。因此，若因於寫入動作時流過之電流而使選擇電晶體劣化從而引起電流電壓特性產生變動，則該變動在表面上表現為寫入後之低電阻化之記憶體元件之電流電壓特性之變動，故而擔憂讀出動作容限之降低等之影響。
進而，如上所述，於因藉由寫入動作時流過之電流產生之焦耳熱而誘發氧化物半導體電晶體之上述狀態轉換之情形時，為了抑制選擇電晶體之劣化，若抑制流過選擇電晶體及記憶體元件之電流，則無法將充分之電力輸送至記憶體元件而使得上述狀態轉換亦被抑制，結 果存在寫入速度等寫入性能降低之虞。
本發明係鑒於上述之問題點而完成者，其目的在於提供一種非揮發性記憶裝置，其使用包含氧化物半導體之記憶電晶體，不受與該記憶電晶體串聯連接之選擇電晶體劣化之影響，可以低消耗電力寫入。
用以達成上述目的之本發明之非揮發性記憶裝置之第1特徵在於，其係包含至少一個記憶胞者，且上述記憶胞之各者包含記憶電晶體、第1選擇電晶體及第2選擇電晶體，上述記憶電晶體之源極與汲極之一者、第1選擇電晶體之源極與汲極之一者、及上述第2選擇電晶體之源極與汲極之一者相互電性連接而形成上述記憶胞之內部節點，上述記憶電晶體係以如下方式構成：具備具有閘極電極、含氧化物半導體而構成之源極區域、汲極區域、及通道區域之電晶體構造；非揮發性地保持上述源極區域與上述汲極區域間之電流電壓特性根據上述閘極電極之電壓施加狀態而變化之第1狀態、及上述源極區域與上述汲極區域間之電流電壓特性無論上述閘極電極之電壓施加狀態為何均顯示歐姆電阻特性之第2狀態之任一狀態；且具有根據流過上述源極區域與上述汲極區域間之電流，而自上述第1狀態轉移至上述第2狀態之狀態轉換特性；於使上述記憶電晶體自上述第1狀態轉移至上述第2狀態之寫入動作時，上述第1選擇電晶體之源極與汲極間成為導通狀態，上述第2選擇電晶體之源極與汲極間成為非導通狀態，從而寫入電流流過上述記憶電晶體與第1選擇電晶體；且於檢測上述記憶電晶體為上述第1狀態與上述第2狀態之哪一狀態之讀出動作時，上述第1選擇電晶體之源極與汲極間成為非導通狀 態，上述第2選擇電晶體之源極與汲極間成為導通狀態，從而於上述記憶電晶體之源極與汲極間施加讀出電壓。
如上述第1特徵之非揮發性記憶裝置，其第2特徵在於，上述第1選擇電晶體與第2選擇電晶體之至少任一者具備與上述記憶電晶體相同之上述電晶體構造。
如上述第1或第2特徵之非揮發性記憶裝置，其第3特徵在於，自上述第1狀態向上述第2狀態之轉換係藉由利用流過上述記憶電晶體之上述源極區域與上述汲極區域間之電流產生之焦耳熱，因而構成上述通道區域之上述金屬氧化物半導體之元素之構成比率變化而產生。
進而，上述任一特徵之非揮發性記憶裝置較佳為，於上述寫入動作時，上述記憶電晶體之源極與汲極間之電壓，大於上述第1選擇電晶體之源極與汲極間之電壓。
進而，上述任一特徵之非揮發性記憶裝置較佳為，上述金屬氧化物半導體包含In或Ga或Zn元素，更佳為包含InGaZnOx。
進而，上述任一特徵之非揮發性記憶裝置較佳為，上述記憶電晶體與上述第1及第2選擇電晶體係薄膜電晶體。
進而，上述任一特徵之非揮發性記憶裝置較佳為，上述第1及第2選擇電晶體具備與上述記憶電晶體相同之電晶體構造，且固定於上述第1狀態。
進而，上述任一特徵之非揮發性記憶裝置較佳為，於上述讀出動作時，以於上述記憶電晶體為上述第1狀態之情形時流過上述源極區域與上述汲極區域間之電流小於在上述記憶電晶體為上述第2狀態之情形時流過上述源極區域與上述汲極區域間之電流的方式，設定施加至上述記憶電晶體之上述閘極電極之電壓。
進而，上述任一特徵之非揮發性記憶裝置較佳為，於上述記憶電晶體為上述第1狀態之上述記憶胞中，將上述記憶電晶體之源極與 汲極間設為導通狀態，且將上述第1選擇電晶體之源極與汲極間設為非導通狀態，而自上述內部節點輸出與施加至上述第2選擇電晶體之閘極電極之電壓對應之輸出電壓。
進而，如上述任一特徵之非揮發性記憶裝置，其第4特徵在於，包含將複數個上述記憶胞配置於列方向與行方向中之至少行方向而成之記憶胞陣列；於配置於同一行之複數個上述記憶胞中，上述記憶電晶體之源極與汲極中之未與上述第1及第2選擇電晶連接之另一者連接於沿行方向延伸之共通之資料信號線，上述第1選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於第1基準電壓線，上述第2選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於第2基準電壓線。
進而，如上述任一特徵之非揮發性記憶裝置，其第5特徵在於，包含將複數個上述記憶胞配置於列方向與行方向中之至少行方向而成之記憶胞陣列；於配置於同一列之複數個上述記憶胞，上述記憶電晶體之上述閘極電極連接於共通之沿列方向延伸之第1控制線，上述第1選擇電晶體之上述閘極電極連接於共通之沿列方向延伸之第2控制線，上述第2選擇電晶體之上述閘極電極連接於共通之沿列方向延伸之第3控制線，上述第1選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於共通之第1基準電壓線，上述第2選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於共通之第2基準電壓線。
進而，如上述第4或第5特徵之非揮發性記憶裝置，其第6特徵在於，各列之上述第1控制線相互連接。
進而，如上述第4特徵之非揮發性記憶裝置，其第7特徵在於，各列之上述第1控制線相互連接，且各列之上述第3控制線相互連接。
進而，如上述第5特徵之非揮發性記憶裝置，其第8特徵在於，連接於同一列之上述記憶胞之上述第1控制線與上述第2控制線係相同之控制信號線。
進而，如上述第4至8中任一特徵之非揮發性記憶裝置，其第9特徵在於，上述第1基準電壓線與上述第2基準電壓線係相同之基準電壓線。
根據上述第1特徵之非揮發性記憶裝置，於寫入動作時寫入電流流過第1選擇電晶體，由此即便假設第1選擇電晶體劣化而引起電流電壓特性變動，例如導通電流等變動，由於第2選擇電晶體為非導通狀態而未流過電流，故而亦不會產生同樣之劣化。因此，於讀出動作時，不使用有可能劣化之第1選擇電晶體，而使用不會劣化之第2選擇電晶體，藉此可進行無第1選擇電晶體劣化之影響之讀出動作。其結果，可防止由第1選擇電晶體之劣化所引起之讀出動作容限之降低。
1‧‧‧記憶胞
2‧‧‧電路胞
10‧‧‧基板
11‧‧‧閘極電極
12‧‧‧閘極絕緣膜
13‧‧‧金屬氧化物半導體層
14‧‧‧源極電極
15‧‧‧汲極電極
16‧‧‧通道蝕刻終止層
16a‧‧‧接觸開口部形成區域
17‧‧‧鈍化層
18‧‧‧絕緣材料層(氧吸收層)
19‧‧‧絕緣膜
20、30、40、50‧‧‧非揮發性記憶裝置
21、31、41、51‧‧‧記憶胞陣列
22、32、42、52‧‧‧控制電路
23、33、43、53‧‧‧電壓產生電路
24、34‧‧‧位元線解碼器
25、45、55‧‧‧字元線解碼器
26、46‧‧‧記憶體閘極控制電路
27、37、47、57‧‧‧感測放大電路
60a、60b、60c‧‧‧非揮發性記憶裝置
61‧‧‧共通記憶體控制電路部
70‧‧‧液晶顯示裝置
71‧‧‧主動矩陣基板
72‧‧‧共通電極
73‧‧‧顯示控制電路
74‧‧‧共通電極驅動電路
75‧‧‧源極驅動器
76‧‧‧閘極驅動器
77‧‧‧CS驅動器
80‧‧‧像素電路
81‧‧‧薄膜電晶體
82‧‧‧液晶電容
83‧‧‧輔助電容
90‧‧‧接觸開口部形成區域
91‧‧‧接觸開口部
BL、BL1~BLn‧‧‧位元線
CSL、CSL1~CSLj‧‧‧液晶顯示裝置之輔助電容線
GL、GL1~GLj‧‧‧液晶顯示裝置之閘極線
MGL、MGL1~MGLm‧‧‧記憶體閘極線
N0、N1、N2‧‧‧記憶胞之節點
N3‧‧‧記憶胞之內部節點
NC0、NC1、NC2‧‧‧記憶胞之控制節點
Q‧‧‧電晶體
Q1‧‧‧第1選擇電晶體
Q2‧‧‧第2選擇電晶體
Qm‧‧‧記憶電晶體
RDL1~RDLm‧‧‧讀出資料線
SL、SL1~SLk‧‧‧液晶顯示裝置之源極線
Tpp‧‧‧寫入期間
Vdd‧‧‧電源電壓
Vdp‧‧‧寫入汲極電壓
Vdr‧‧‧讀出汲極電壓
Vgp‧‧‧寫入閘極電壓
Vgp1‧‧‧第1寫入閘極電壓
Vgp2‧‧‧第2寫入閘極電壓
Vgp3‧‧‧第3寫入閘極電壓
Vgr1‧‧‧第1讀出閘極電壓
Vgr2‧‧‧第2讀出閘極電壓
Vgr3‧‧‧第3讀出閘極電壓
VHin‧‧‧高位準之輸入電壓
VHout‧‧‧高位準之輸出電壓
Vin‧‧‧輸入電壓
VLin‧‧‧低位準之輸入電壓
VLout‧‧‧低位準之輸出電壓
Vn3‧‧‧內部節點N3之電壓
Vout1、Vout2‧‧‧輸出電壓
VSL‧‧‧基準電壓線
Vsp‧‧‧寫入源極電壓
Vss‧‧‧基準電壓
WPL、WPL1~WPLm‧‧‧第1字元線
WRL、WRL1~WRLm‧‧‧第2字元線
圖1係構成本發明之非揮發性記憶裝置之記憶胞之等價電路圖。
圖2係模式性地表示構成圖1所示之記憶胞之電晶體之元件構造之剖面圖。
圖3係模式性地表示構成圖1所示之記憶胞之電晶體之上表面之佈局例之佈局圖。
圖4係分為4種圖案而模式性地表示於記憶電晶體之寫入動作時向各端子之電壓施加方法之一例之電壓波形圖。
圖5係表示記憶電晶體之寫入動作前後之汲極與源極間電流比相對於閘極與源極間電壓之依存性之電流電壓特性圖。
圖6係表示處於第2狀態之記憶電晶體之汲極與源極間之電流電壓特性及電阻特性之圖。
圖7係表示對寫入動作時之圖1所示之記憶胞之第1電壓施加狀態之圖。
圖8係表示對寫入動作時之圖1所示之記憶胞之第2電壓施加狀態之圖。
圖9係表示對讀出動作時之圖1所示之記憶胞之第3電壓施加狀態之圖。
圖10係表示對讀出動作時之圖1所示之記憶胞之第4電壓施加狀態之圖。
圖11係表示對記憶電晶體之寫入動作之前後的第1選擇電晶體之閘極與源極間電壓和汲極與源極間電流間之電流電壓特性之變化之圖。
圖12係模式性地表示本發明之非揮發性記憶裝置之第2實施形態之記憶胞陣列及周邊電路之一構成例的電路方塊圖。
圖13係模式性地表示本發明之非揮發性記憶裝置之第2實施形態之記憶胞陣列及周邊電路之其他構成例的電路方塊圖。
圖14係模式性地表示本發明之非揮發性記憶裝置之第3實施形態之記憶胞陣列及周邊電路之一構成例的電路方塊圖。
圖15係表示本發明之非揮發性記憶裝置之第3實施形態之記憶胞陣列及周邊電路之其他構成例的電路方塊圖。
圖16係模式性地表示本發明之非揮發性記憶裝置之第4實施形態之記憶胞陣列及周邊電路之一構成例的電路方塊圖。
圖17係模式性地表示本發明之非揮發性記憶裝置之第4實施形態之記憶胞陣列及周邊電路之其他構成例的電路方塊圖。
圖18係模式性地表示本發明之非揮發性記憶裝置之第5實施形態之記憶胞陣列及周邊電路之一構成例的電路方塊圖。
圖19係模式性地表示本發明之非揮發性記憶裝置之第5實施形態 之記憶胞陣列及周邊電路之其他構成例的電路方塊圖。
圖20係表示本發明之非揮發性記憶裝置之第6實施形態之電路胞之構成的等價電路圖。
圖21(a)~(c)係表示對圖20所示之電路胞之於反相器模式、記憶程式模式、及ROM模式下之電壓施加狀態之圖。
圖22係表示對圖20所示之電路胞之於反相器模式、記憶程式模式、及ROM模式下之電壓施加狀態及輸出端子之輸出位準之一覽表。
圖23係模式性地表示包含本發明之非揮發性記憶裝置之液晶顯示裝置之一構成例之概略方塊圖。
圖24係表示圖23所示之液晶顯示裝置中所使用之像素電路之一構成例之等價電路圖。
圖25係模式性地表示構成圖1所示之記憶胞之電晶體之其他元件構造之剖面圖。
圖26(a)、(b)係模式性地表示構成圖1所示之記憶胞之電晶體之其他兩個元件構造之剖面圖。
圖27(a)、(b)係模式性地表示構成圖1所示之記憶胞之電晶體之其他元件構造之剖面圖、及模式性地表示構成圖1所示之記憶胞之電晶體之上表面之佈局例之佈局圖。
以下，參照圖式，對本發明之非揮發性記憶裝置(以下，適當稱為「本記憶裝置」)之實施形態詳細地進行說明。再者，於表示元件構造之圖式中，為了方便說明而強調表示主要部分，且存在元件各部分之尺寸比與實際之尺寸比未必一致之情形。
<第1實施形態>
圖1中，表示本記憶裝置中使用之記憶胞之等價電路。記憶胞1 包含各有一個之記憶電晶體Qm、第1選擇電晶體Q1及第2選擇電晶體Q2。於本實施形態中，各電晶體Qm、Q1、Q2係具有相同之電晶體構造之n通道型之薄膜電晶體(TFT)。如圖1所示，記憶胞1包含：3個節點N0、N1、N2；3個控制節點NC0、NC1、NC2；及一個內部節點N3。記憶電晶體Qm之源極與第1及第2選擇電晶體Q1、Q2之各汲極相互連接而形成內部節點N3。分別為記憶電晶體Qm之汲極構成節點N0，第1選擇電晶體Q1之源極構成節點N1，且第2選擇電晶體Q2之源極構成節點N2。又，各電晶體Qm、Q1、Q2之各閘極依序構成控制節點NC0、NC1、NC2。
圖2中，模式性地表示各電晶體Qm、Q1、Q2之元件構造之剖面圖。圖3中，表示各電晶體Qm、Q1、Q2之上表面之佈局例。以下，將各電晶體Qm、Q1、Q2總稱為電晶體Q。再者，圖3所示之佈局圖係各電晶體Qm、Q1、Q2之任一者之代表例，又，通道長及通道寬為例示，各電晶體Qm、Q1、Q2之通道長及通道寬係以適當地執行下述之記憶胞1之寫入動作及讀出動作之方式而個別地設定。
如圖2所示，電晶體Q係於玻璃基板10上形成閘極電極11、覆蓋閘極電極11之閘極絕緣膜12、金屬氧化物半導體層13、源極電極14與汲極電極15、及通道蝕刻終止層16，進而於該等上形成鈍化層17而構成，且具有與底閘極構造之薄膜電晶體(TFT)相同之電晶體構造。
於本實施形態中，形成於閘極絕緣膜12上之金屬氧化物半導體層13包含作為非晶氧化物半導體之一種之InGaZnOx。InGaZnOx係以銦(In)、鎵(Ga)、鋅(Zn)及氧(O)為主成分之n型之金屬氧化物半導體，其具有於低溫下可製膜之特徵。金屬氧化物半導體層13中之各金屬元素之組成比大致為In：Ga：Zn=1：1：1，但即便以該組成比為基準而調整組成比，亦可發揮下述之記憶體效果。除InGaZnOx之外，作為金屬氧化物半導體層13，可利用NiO、SnO2、TiO2、VO2、In2O3 、SrTiO3等氧化物半導體、或於該等中添加有各種雜質之氧化物半導體等。
閘極電極11、源極電極14、及汲極電極15分別包含具有導電性之材料。源極電極14與汲極電極15係以相互分離並與金屬氧化物半導體層13之上表面接觸之方式而形成，且以覆蓋通道蝕刻終止層16之一部分之方式形成。通道蝕刻終止層16於藉由蝕刻而形成源極電極14與汲極電極15時，係用以使通道區域之金屬氧化物半導體層13不被蝕刻之終止膜。於本實施形態中，通道蝕刻終止層16具有作為氧吸收層之功能，其用以吸收藉由記憶電晶體Qm之下述之寫入動作而擴散之金屬氧化物半導體層13中之氧，且將其以不會再次返回至金屬氧化物半導體層13中之方式固定。
因此，通道蝕刻終止層16與通常之金屬氧化物半導體TFT製程中所使用之材料為相同即可，但為了將於寫入動作時自金屬氧化物半導體層13脫離之氧加以固定，較佳為氧吸收率較高之材料。例如較佳為富含Si之CVD(Chemical Vapor Deposition，化學氣相沈積)氧化矽膜。此外作為亦可用作氧吸收層之通道蝕刻終止層16之材料，可列舉氮化矽、氮氧化矽、Al2O3、MnO、SiOF、SiOC、有機聚合物，氧化矽系絕緣膜等。
以下，說明電晶體Q之製造方法之一例。
首先，於玻璃基板10上形成閘極電極11。具體而言，於溫度100℃，切換進行將鈦作為靶材料之利用濺鍍法之成膜、與將鋁作為靶材之利用濺鍍法之成膜，依序成膜包含膜厚50nm之鈦層、膜厚200nm之鋁層、及膜厚100nm之鈦層之積層膜。其後，藉由使用有氯氣與氬氣之乾式蝕刻，而將除閘極電極之形成區域以外之區域之該積層膜去除。
其次，以覆蓋閘極電極11之方式形成閘極絕緣膜12。於本實施形 態中，於溫度300℃，一面供給矽烷(SiH4)氣體與一氧化二氮(N2O)氣體，一面進行利用CVD法之成膜，於整個面形成膜厚300nm之氧化矽膜。
其次，形成金屬氧化物半導體層13。具體而言，於本實施形態中，對濺鍍裝供給氧與氬氣，使用InGaZnOx靶材(組成比In：Ga：Zn：O=1：1：1：4)形成膜厚20nm~150nm左右之InGaZnOx層。再者，亦可將除上述組成比以外之InGaZnOx作為靶材而使用。其後，進行使用有磷酸、硝酸、及乙酸之混合蝕刻劑之濕式蝕刻，將除金屬氧化物半導體層13之形成區域以外之區域之InGaZnOx層去除。金屬氧化物半導體層13係包含與源極電極14接觸之源極區域、與汲極電極15接觸之汲極區域、及夾持於源極區域與汲極區域之間且隔著閘極絕緣膜12而與閘極電極11對向之通道區域之3個區域。
其次，作為通道蝕刻終止層16，藉由CVD法而形成膜厚為100~400nm之氧化矽膜之後，去除圖3所示之區域16a內之氧化矽膜，形成接觸開口部。
其次，形成源極電極14及汲極電極15。具體而言，與閘極電極11之形成同樣地，於溫度100℃，切換進行將鈦作為靶材材料之利用濺鍍法之成膜、與將鋁作為靶材之利用濺鍍法之成膜，依序成膜包含膜厚50nm之鈦層、膜厚200nm之鋁層、及膜厚100nm之鈦層之積層膜。其後，藉由使用有氯氣與氬氣之乾式蝕刻，而將除源極電極14與汲極電極15之形成區域以外之區域之該積層膜去除。
其次，形成鈍化層17。於本實施形態中，於溫度200℃，一面供給矽烷(SiH4)氣體與一氧化二氮(N2O)氣體，一面進行CVD法之成膜，於整個面以覆蓋電晶體Q之形成區域之方式形成膜厚150nm之氧化矽膜。其後，於溫度300℃之大氣中進行烘烤，藉此製造電晶體Q。
再者，於上述製造步驟中，於對閘極絕緣膜12或鈍化層17進行 蝕刻之情形時，只要進行使用有四氟甲烷(CF4)與氧之乾式蝕刻即可。再者，上述製造步驟中之各膜之成膜條件僅為一例，亦可於除上述以外之成膜條件下成膜。
電晶體Q於其製造後之初始狀態下，顯示可進行與源極電極14、汲極電極15、閘極電極11之電壓施加狀態對應之電晶體動作之第1狀態，但藉由使特定值以上之電流密度之電流流過源極電極14與汲極電極15之間，而於通道區域產生焦耳熱，藉由該焦耳熱變化為顯示作為導電體之歐姆導電特性(電阻特性)而喪失作為電晶體之電流控制性之第2狀態。
此處，將使電晶體Q中之記憶電晶體Qm之狀態自上述第1狀態向上述第2狀態轉換之動作設為寫入動作，將判別記憶電晶體Qm之狀態為上述第1狀態與上述第2狀態之哪一者之動作規定為讀出動作。
又，於以下之說明中，處於第1狀態之電晶體Q之導通狀態及斷開狀態係藉由閘極與源極間電壓而控制，導通狀態係指汲極與源極間之導通狀態(流過與施加電壓對應之電流之狀態)，斷開狀態係指汲極與源極間之非導通狀態(未流過與施加電壓對應之電流之狀態)。再者，即便為導通狀態，但若未對汲極與源極間施加電壓則無電流流過。又，即便為斷開狀態，但於汲極與源極間，容許流過較導通狀態下流過之電流小例如幾位數以上之微小電流。
其次，說明對單體之記憶電晶體Qm之寫入動作。於以下之說明中，假定如下情形：對記憶電晶體Qm之源極(內部節點N3)施加特定之基準電壓Vss，對記憶電晶體Qm之汲極(節點N0)施加特定之寫入汲極電壓Vdp，對記憶電晶體Qm之閘極(控制節點NC0)施加特定之寫入閘極電壓Vgp。將寫入汲極電壓Vdp之施加期間、與寫入閘極電壓Vgp之施加期間之重複之期間設為寫入期間Tpp。圖4中，分為4種圖案而模式性地表示施加至記憶電晶體Qm之各端子之電壓Vdp、Vgp、Vsp 之電壓波形之一例。
藉此，無論為上述4種圖案之哪一者，均為於記憶電晶體Qm之汲極與源極間施加有電壓Vdsp(=Vdp-Vsp)，於記憶電晶體Qm之閘極與源極間施加有電壓Vgsp(=Vgp-Vsp)，第1狀態之記憶電晶體Qm成為導通狀態，於寫入期間Tpp，於汲極與源極間流過寫入電流Idsp。
若寫入電流Idsp流過記憶電晶體Qm之汲極與源極間，則由與汲極與源極間之電壓Vdsp(=Vdp-Vsp)之積所表示之寫入電力Pw(=Vdsp×Idsp)於金屬氧化物半導體層13之通道區域被消耗，產生與該寫入電力Pw對應之焦耳熱，從而該通道區域被加熱。藉由利用該焦耳熱所進行之加熱，而引起該通道區域之金屬氧化物半導體層13之組成變化，記憶電晶體Qm自第1狀態變化為第2狀態。
此處，在已給予基準電壓Vss與寫入閘極電壓Vgp之情形時，寫入汲極電壓Vdp為(Vgp-Vthm)以上，記憶電晶體Q1成為於飽和區域之驅動狀態，寫入電流Idsp係以下述之數1接近性地提供，且於所給予之閘極與源極間電壓Vgsp成為最大。
(數1)Idsp=(1/2)×βm×(Vgsp-Vthm)2 βm=μm×COXm×Wm/Lm
於數1中，βm、Vthm、μm、COXm、Wm、Lm分別係記憶電晶體Qm之跨導、閾值電壓、金屬氧化物半導體13之遷移率、閘極絕緣膜12之靜電電容、通道寬、通道長。
進而，對所給予之寫入電壓Vpp使Vpp=Vgp=Vdp，藉此可獲得最大之寫入電力Pw，從而可進行有效率之寫入動作。
再者，上述寫入電力Pw係以如下方式設定，即，使通道區域之溫度為充分低於該通道區域熔斷、或藉由構成金屬氧化物半導體層13之元素之電遷移而斷線之程度之低溫，且上升至足以使金屬氧化物半 導體層13之化學組成比變化之高溫之溫度範圍(例如200℃~900℃)為止。寫入電流Idsp例如以每單位通道寬W之電流密度成為20~1000μA/μm之範圍之方式，根據流過通道區域之電流密度而設定。又，寫入期間Tpp例如於10μ秒~500m秒之範圍內以滿足上述條件之方式設定。
進而，於預先使基板溫度上升之狀態下施加寫入電壓Vdsp，藉此可削減溫度上升所需之電力，可加快到達寫入所需之溫度之速度而更高速地進行寫入。又，可以更低電壓之寫入電壓進行寫入。
其次，說明對單體之記憶電晶體Qm之讀出動作。於以下之說明中，假定如下情形：對記憶電晶體Qm之源極(內部節點N3)施加特定之基準電壓Vsr，對記憶電晶體Qm之汲極(節點N0)施加特定之讀出汲極電壓Vdr，對記憶電晶體Qm之閘極(控制節點NC0)施加特定之讀出閘極電壓Vgr。藉此，於記憶電晶體Qm之汲極與源極間施加電壓Vdsr(=Vdr-Vsr)，於記憶電晶體Qm之閘極與源極間施加電壓Vgsr(=Vgr-Vsr)。此處，以成為較記憶電晶體Qm為寫入動作前之第1狀態之閾值電壓Vthm低之低電壓之方式設定電壓Vgsr(=Vgr-Vsr)。其結果，於記憶電晶體Qm為第1狀態之情形時，記憶電晶體Qm成為斷開狀態，即便於汲極與源極間施加有電壓Vdsr(=Vdr-Vsr)，讀出電流Idsr亦不流過，或即便流過亦為非常微小之值。相對於此，於記憶電晶體Qm為第2狀態之情形時，記憶電晶體Qm之汲極與源極間之電流電壓特性無論讀出閘極電壓Vgr為何皆呈現歐姆電阻特性，故而於汲極與源極間，流過與電壓Vdsr(=Vdr-Vsr)及該電阻特性對應之讀出電流Idsr。因此，可藉由檢測流過記憶電晶體Qm之汲極與源極間之讀出電流Idsr之有無或大小，而容易地判別記憶電晶體Qm為第1狀態與第2狀態之哪一者。
圖5中，將於記憶電晶體Qm之汲極與源極間施加有電壓Vdsr時流 過之讀出電流Idsr相對於閘極與源極間電壓Vgsr(=Vgr-Vsr)之依存性，作為在第1狀態下流過之讀出電流Idsr1相對於在第2狀態下流過之讀出電流Idsr2之電流比(Idsr1/Idsr2)而表示。又，圖6中，表示處於第2狀態之記憶電晶體Qm之汲極與源極間之電流電壓特性及電阻特性。再者，圖5之縱軸以對數標度表示，圖5之橫軸及圖6之縱軸及橫軸分別以線性標度表示。
由圖5而明確瞭解，於記憶電晶體Qm處於第1狀態之情形時，顯示通道區域內之載子濃度藉由閘極與源極間電壓Vgsr予以控制之電晶體特性，圖5所示之電流比(Idsr1/Idsr2)之變化成為反映第1狀態下之讀出電流Idsr1之閘極電壓依存性者。另一方面，於記憶電晶體Qm處於第2狀態之情形時，維持通道區域內之載子濃度較高之狀態，並未藉由閘極與源極間電壓Vgsr予以控制，無論閘極電極之電壓施加狀態為何，讀出電流Idsr2皆大致固定，汲極與源極間之電流電壓特性顯示大致直線性之歐姆電阻特性。
圖5之例中，於閘極與源極間電壓Vgsr為負電壓之情形時，處於第1狀態之記憶電晶體Qm成為斷開狀態，但可知此時，於第1狀態與第2狀態之間可獲得108左右之讀出電流比。因此，可容易地判別記憶電晶體Qm處於第1狀態與第2狀態之哪一狀態。
以上述方式對記憶電晶體Qm進行寫入動作及讀出動作，藉此記憶電晶體Qm可作為如下之記憶體元件而利用：例如對第1狀態與第2狀態分別分配邏輯值“0”與“1”，非揮發性地記憶二值資訊。
其次，說明對包含圖1所示之記憶電晶體Qm之記憶胞1之寫入動作與讀出動作。
本實施形態中，於寫入動作中，以僅對記憶電晶體Qm產生自上述第1狀態向第2狀態之狀態轉換，對第1及第2選擇電晶體不產生該狀態轉換之方式，而調整各電晶體Qm、Q1、Q2之元件設計條件(通道 寬、通道長、閾值電壓中之至少1者)及電壓施加條件，以此可將記憶電晶體Qm用作上述非揮發性之記憶體元件。於寫入動作及讀出動作之任一者時，第1及第2選擇電晶體Q1、Q2並不分別轉移至第2狀態，而是固定於第1狀態。
第1選擇電晶體Q1作為選擇成為寫入動作之對象之記憶胞1之選擇電晶體，於寫入動作時成為導通狀態，於讀出動作時成為斷開狀態。另一方面，第2選擇電晶體Q2作為選擇成為讀出動作之對象之記憶胞1之選擇電晶體，於讀出動作時成為導通狀態，於寫入動作時成為斷開狀態。
圖7中，表示於寫入動作時對記憶胞1之第1電壓施加狀態。第1電壓施加狀態係表示於記憶電晶體Qm之汲極(節點N0)施加有寫入汲極電壓Vdp，於記憶電晶體Qm之閘極(控制節點NC0)施加有第1寫入閘極電壓Vgp1，於第1及第2選擇電晶體Q1、Q2之源極(節點N1、N2)施加有基準電壓Vss，於第1選擇電晶體之閘極(控制節點NC1)施加有第2寫入閘極電壓Vgp2，於第2選擇電晶體之閘極(控制節點NC2)施加有第3寫入閘極電壓Vgp3，記憶電晶體Qm之源極(內部節點N3)成為電壓Vn3之狀態。此處，將基準電壓Vss設為接地電壓(0V)，且使Vdp>Vn3>0，Vgp1>Vn3+Vthm，Vgp2>Vth1，Vgp3<Vth2。再者，Vth1係第1選擇電晶體Q1之閾值電壓，Vth2係第2選擇電晶體Q2之閾值電壓。
如上所述，為了於飽和區域驅動記憶電晶體Qm，而獲得最大之寫入電力，使寫入汲極電壓Vdp與第1寫入閘極電壓Vgp1為相同電壓。如此一來，流過記憶電晶體Qm之寫入電流Idsp以使上述數1變化而得之下述之數2提供。
(數2)Idsp=(1/2)×βm×(Vgp1-Vn3-Vthm)2
根據第2寫入閘極電壓Vgp2與內部節點N3之電壓Vn3間之關係，第1選擇電晶體Q1成為於下述之數3中表示之飽和區域或下述數4中表示之線性區域之驅動狀態。再者，於任一驅動狀態下，均於第1選擇電晶體Q1之汲極與源極間流過與數2中表示之寫入電流Idsp相同之電流Idsp。
(數3)Idsp=(1/2)×β1×(Vgp2-Vth1)2
其中，Vn3≧Vgp2-Vth1
(數4)Idsp=β1×{(Vgp2-Vth1)×Vn3-Vn32/2}
其中，Vn3<Vgp2-Vth1
數3及數4中之β1係第1選擇電晶體Q1之跨導，以(μ1×COX1×W1/L1)提供，μ1、COX1、W1、L1分別係第1選擇電晶體Q1之金屬氧化物半導體13之遷移率、閘極絕緣膜12之靜電電容、通道寬、通道長。
數2之Idsp與數3或數4之Idsp相等，故而根據第2寫入閘極電壓Vgp2與內部節點N3之電壓Vn3之關係而拆解數2與數3、或數2與數4，以此求出電壓Vn3，若將該電壓Vn3代入至數2中，則求出寫入電流Idsp。再者，數2~數4表示於第1電壓施加狀態下寫入電流Idsp與電壓Vn3係被唯一確定，故而實際上無需拆解上述數式。
寫入電流Idsp與記憶電晶體Qm之汲極與源極間電壓(Vdp-Vn3)之積成為相對於記憶電晶體Qm之寫入電力Pw。而且，如上所述，寫入電力Pw係以如下方式設定，即，使通道區域之溫度為充分低於該通道區域熔斷、或藉由構成金屬氧化物半導體層13之元素之電遷移而斷線之程度之低溫，且上升至足以使金屬氧化物半導體層13之化學組成比變化之高溫之溫度範圍(例如200℃~900℃)為止。
記憶電晶體Qm之通道區域之溫度如上所述必須上升至足以使金屬氧化物半導體層13之化學組成比變化之上述溫度範圍為止，但必須以即便於汲極與源極間流過相同之寫入電流Idsp，第1選擇電晶體Q1之通道區域之溫度亦不會上升至上述溫度範圍之方式，將第1選擇電晶體Q1之消耗電力(Idsp×Vn3)抑制為充分小於上述寫入電力Pw。否則，會對第1選擇電晶體Q1產生寫入動作而自第1狀態轉移至第2狀態。進而，通入至記憶胞1之電力分散至記憶電晶體Qm與第1選擇電晶體Q1，從而阻礙對記憶電晶體Qm之有效率之寫入動作。因此，以使記憶電晶體Qm之汲極與源極間電壓Vdsm(=Vdp-Vn3)充分大於第1選擇電晶體Q1之汲極與源極間電壓Vdsl(=Vn3)之方式(例如2~10倍左右)，而調整對記憶胞1之記憶電晶體Qm與第1選擇電晶體Q1之各節點N0、N1及各控制節點NC0、NC1之電壓施加條件，或者除該電壓條件以外，調整記憶電晶體Qm與第1選擇電晶體Q1之元件設計條件。
於對記憶胞1之寫入動作時之第2選擇電晶體Q2之閘極(控制節點NC2)，施加有較閾值電壓Vth2低之電壓之第3寫入閘極電壓Vgp3，故而被控制為斷開狀態。例如，於Vth2>0之情形時，使Vgp3=Vss(0V)。其結果，於第2選擇電晶體Q2之汲極與源極間，於寫入動作中無電流流過，故而不會產生因該電流引起之電晶體特性之劣化，可預先避免該特性劣化對讀出動作造成之影響。再者，上述電晶體特性之劣化可藉由使電流不流過第2選擇電晶體Q2之汲極與源極間而避免，故而例如即便第2選擇電晶體Q2為導通狀態，於第2選擇電晶體Q2之源極(節點N2)未施加基準電壓Vss(接地電壓)而處於浮動狀態，亦可使電流不流過汲極與源極間，從而可發揮相同之效果。但是，於寫入動作時將第2選擇電晶體Q2控制為斷開狀態，藉此可使節點N2為任意之電壓施加狀態，例如，可為與節點N1相同之電位，進而，亦可使該節點N1、N2短路而作為一個節點。進而，於使用複數個記憶胞1而構成記 憶胞陣列之情形時，即便採用將節點N2與共通之信號線連接之電路構成，亦會由於寫入動作時將第2選擇電晶體Q2控制為斷開狀態，而使成為寫入動作之對象之選擇記憶胞與並非寫入動作之對象之非選擇記憶胞之各內部節點N3間，藉由各自之斷開狀態之第2選擇電晶體Q2而成為非導通，因此可避免非選擇記憶胞之記憶電晶體Qm被誤寫入。
圖8中，表示對寫入動作時之記憶胞之第2電壓施加狀態。但是，圖8所示之記憶胞1中，使各電晶體Qm、Q1、Q2之汲極與源極調換，將記憶電晶體Qm之汲極與第1及第2選擇電晶體Q1、Q2之各源極相互連接而形成內部節點N3，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。
第2電壓施加狀態係表示於第1及第2選擇電晶體之汲極(節點N1、N2)施加有寫入汲極電壓Vdp，於記憶電晶體Qm之源極(節點N0)施加有基準電壓Vss，於記憶電晶體Qm之閘極(控制節點NC0)施加有第1寫入閘極電壓Vgp1，於第1選擇電晶體之閘極(控制節點NC1)施加有第2寫入閘極電壓Vgp2，於第2選擇電晶體之閘極(控制節點NC2)施加有第3寫入閘極電壓Vgp3，記憶電晶體Qm之汲極(內部節點N3)成為電壓Vn3之狀態。此處，將基準電壓Vss設為接地電壓(0V)，且使Vdp>Vn3>0，Vgp1>Vthm，Vgp2>Vn3+Vth1，Vgp3<Vn3+Vth2。
此處，若於飽和區域驅動第1選擇電晶體Q1，使寫入汲極電壓Vdp與第2寫入閘極電壓Vgp2為相同電壓，則流過第1選擇電晶體Q1之寫入電流Idsp以下述之數5提供。
(數5)Idsp=(1/2)×β1×(Vgp2-Vn3-Vth1)2
根據第1寫入閘極電壓Vgp1與內部節點N3之電壓Vn3間之關係， 記憶電晶體Qm成為下述之數6中所示之飽和區域或下述之數7中所示之線性區域之驅動狀態。再者，於任一驅動狀態下，均於記憶電晶體Qm之汲極與源極間流過與數5中所示之寫入電流Idsp相同之電流Idsp。
(數6)Idsp=(1/2)×βm×(Vgp1-Vthm)2
其中，Vn3≧Vgp1-Vthm
(數7)Idsp=βm×{(Vgp1-Vthm)×Vn3-Vn32/2}
其中，Vn3<Vgp1-Vthm
數5之Idsp與數6或數7之Idsp相等，故而根據第1寫入閘極電壓Vgp1與內部節點N3之電壓Vn3之關係而對數5與數6、或數5與數7求解，藉此求出電壓Vn3，若將該電壓Vn3代入至數5，則求出寫入電流Idsp。再者，數5~數7表示於第2電壓施加狀態下寫入電流Idsp與電壓Vn3係被唯一地確定，故而實際上無需對上述數式求解。
寫入電流Idsp與記憶電晶體Qm之汲極與源極間電壓(Vn3)之積成為對記憶電晶體Qm之寫入電力Pw。而且，如上所述，寫入電力Pw係以如下方式設定，即，使通道區域之溫度為充分低於該通道區域熔斷、或藉由構成金屬氧化物半導體層13之元素之電遷移而斷線之程度之低溫，且上升至足以使金屬氧化物半導體層13之化學組成比變化之高溫之溫度範圍(例如200℃~900℃)為止。
記憶電晶體Qm之通道區域之溫度如上所述必須上升至足以使金屬氧化物半導體層13之化學組成比變化之上述溫度範圍為止，但必須以即便於汲極與源極間流過相同之寫入電流Idsp，第1選擇電晶體Q1之通道區域之溫度亦不會上升至上述溫度範圍之方式，將第1選擇電晶體Q1之消耗電力(Idsp×(Vdp-Vn3))抑制為充分小於上述寫入電力 Pw。否則，會對第1選擇電晶體Q1產生寫入動作而自第1狀態轉移至第2狀態。進而，通入至記憶胞1之電力會分散至記憶電晶體Qm與第1選擇電晶體Q1，從而阻礙對記憶電晶體Qm之有效率之寫入動作。因此，以使記憶電晶體Qm之汲極與源極間電壓Vdsm(=Vn3)充分大於第1選擇電晶體Q1之汲極與源極間電壓Vdsl(=Vdp-Vn3)之方式(例如2~10倍左右)，而調整對記憶胞1之記憶電晶體Qm與第1選擇電晶體Q1之各節點N0、N1及各控制節點NC0、NC1之電壓施加條件，或者除該電壓條件以外，調整記憶電晶體Qm與第1選擇電晶體Q1之元件設計條件。
於對記憶胞1之寫入動作時之第2選擇電晶體Q2之閘極(控制節點NC2)，施加有較內部節點N3之電壓Vn3加上閾值電壓Vth2而得之電壓(Vn3+Vth2)低之電壓之第3寫入閘極電壓Vgp3，故而被控制為斷開狀態。將寫入動作時第2選擇電晶體Q2控制為斷開狀態之效果及優點等與上述第1電壓施加狀態之情形為相同，故而省略重複之說明。
若比較寫入動作時之第1電壓施加狀態與第2電壓施加狀態，則於第1電壓施加狀態下，較佳為使內部節點N3之電壓Vn3儘可能低，且於第2電壓施加狀態下，使該電壓Vn3儘可能高。然而，於第2電壓施加狀態下，該電壓Vn3成為較第1選擇電晶體Q1之閘極電壓Vgp2(第2寫入閘極電壓)減去第1選擇電晶體Q1之閾值電壓Vth1而得之(Vgp2-Vth1)電壓更低之電壓，故而關於電壓Vn3與電壓(Vdp-Vn3)之間之大小關係之制約，較佳為第1電壓施加狀態較第2電壓施加狀態可更容易地實現。
圖9中，表示對讀出動作時之記憶胞1之第3電壓施加狀態。第3電壓施加狀態係表示於記憶電晶體Qm之汲極(節點N0)施加有讀出汲極電壓Vdr，於記憶電晶體Qm之閘極(控制節點NC0)施加有第1讀出閘極電壓Vgr1，於第1及第2選擇電晶體Q1、Q2之源極(節點N1、N2)施 加有基準電壓Vss，於第1選擇電晶體之閘極(控制節點NC1)施加有第2讀出閘極電壓Vgr2，於第2選擇電晶體之閘極(控制節點NC2)施加有第3讀出閘極電壓Vgr3，記憶電晶體Qm之源極(內部節點N3)成為電壓Vn3之狀態。此處，將基準電壓Vss設為接地電壓(0V)，且使Vdr>Vn3≧0，Vgr1<Vn3+Vthm，Vgr2<Vth1，Vgr3>Vth2。
於上述第3電壓施加狀態下，與對單體之記憶電晶體Qm之讀出動作同樣地，於記憶電晶體Qm為第1狀態之情形時，記憶電晶體Qm成為斷開狀態，於第2狀態之情形時，記憶電晶體Qm之汲極與源極間之電流電壓特性無論第1讀出閘極電壓Vgr1為何皆呈現歐姆電阻特性。如上所述，第1選擇電晶體Q1為斷開狀態，第2選擇電晶體為導通狀態。第1及第2選擇電晶體之導通斷開與寫入動作時反轉。
以上之結果為，記憶電晶體Qm於第1狀態下為斷開狀態之情形時，記憶胞1之內部節點N3之電壓Vn3藉由導通狀態之第2選擇電晶體Q2而成為基準電壓Vss，節點N0與節點N2間無讀出電流Idsr流過。另一方面，記憶電晶體Qm於第2狀態下顯示電阻特性之情形時，若將該第2狀態之電阻值設為Rm，則於記憶電晶體Qm中，流過下述數8中表示之讀出電流Idsr。又，根據第3讀出閘極電壓Vgr3與內部節點N3之電壓Vn3間之關係，第2選擇電晶體Q2成為下述數9中表示之飽和區域或下述數10中表示之線性區域之驅動狀態。於任一驅動狀態下，均於第2選擇電晶體Q2之汲極與源極間流過與數8中表示之讀出電流Idsr相同之電流Idsr。
(數8)Idsr=(Vdr-Vn3)/Rm
(數9)Idsr=(1/2)×β2×(Vgr3-Vth2)2
其中，Vn3≧Vgr3-Vth2
(數10)Idsr=β2×{(Vgr3-Vth2)×Vn3-Vn32/2}
其中，Vn3<Vgr3-Vth2
數9及數10中之β2係第2選擇電晶體Q2之跨導，以(μ2×COX2×W2/L2)提供，μ2、COX2、W2、L2分別係第2選擇電晶體Q2之金屬氧化物半導體13之遷移率、閘極絕緣膜12之靜電電容、通道寬、通道長。
數8之Idsr與數9或數10之Idsr相等，故而根據第3讀出閘極電壓Vgr3與內部節點N3之電壓Vn3之關係而對數8與數9、或數8與數10求解，藉此求出電壓Vn3，若將該電壓Vn3代入至數8中，則求出讀出電流Idsr。再者，數8~數10表示於第3電壓施加狀態下讀出電流Idsr與電壓Vn3係被唯一確定，故而實際上無需對上述數式求解。
根據以上所述，記憶電晶體Qm於第1狀態下為斷開狀態之情形時，無讀出電流Idsr流過，內部節點N3之電壓Vn3成為基準電壓Vss，記憶電晶體Qm於第2狀態下顯示電阻特性之情形時，流過數8中所示之讀出電流Idsr，內部節點N3之電壓Vn3成為讀出汲極電壓Vdr減去於記憶電晶體Qm之電壓降(Idsr×Rm)而得之電壓。因此，例如於節點N0，檢測讀出電流Idsr之電流值，或者檢測內部節點N3之電壓，以此可判別記憶電晶體Qm為第1狀態與第2狀態之哪一者。
進而，自下述電壓Vdr之電壓源經由包含電晶體或電阻元件之負荷電路而對節點N0施加讀出汲極電壓Vdr之情形時，於節點N0產生與上述讀出電流Idsr相應之電壓降，故而節點N0之電壓值會根據讀出電流Idsr之電流值而變化。由此，於將該負荷電路與節點N0連接之情形時，即便藉由檢測節點N0之電壓值，亦可判別記憶電晶體Qm為第1狀態與第2狀態之哪一者。
圖10中，表示對讀出動作時之記憶胞1之第4電壓施加狀態。但 是圖10所示之記憶胞1中，與寫入動作時之第2電壓施加狀態同樣地，使各電晶體Qm、Q1、Q2之汲極與源極調換，將記憶電晶體Qm之汲極與第1及第2選擇電晶體Q1、Q2之各源極相互連接而形成內部節點N3，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。
第4電壓施加狀態係表示於第1及第2選擇電晶體之汲極(節點N1、N2)施加有讀出汲極電壓Vdr，於記憶電晶體Qm之源極(節點N0)施加有基準電壓Vss，於記憶電晶體Qm之閘極(控制節點NC0)施加有第1讀出閘極電壓Vgr1，於第1選擇電晶體之閘極(控制節點NC1)施加有第2讀出閘極電壓Vgr2，於第2選擇電晶體之閘極(控制節點NC2)施加有第3讀出閘極電壓Vgr3，記憶電晶體Qm之汲極(內部節點N3)成為電壓Vn3之狀態。此處，將基準電壓Vss設為接地電壓(0V)，且使Vdr>Vn3>0，Vgr1<Vthm，Vgr2<Vn3+Vth1，Vgr3>Vn3+Vth2。
於上述第4電壓施加狀態下，與上述第3電壓施加狀態、及對單體之記憶電晶體Qm之讀出動作同樣地，於記憶電晶體Qm為第1狀態之情形時，記憶電晶體Qm成為斷開狀態，於第2狀態之情形時，記憶電晶體Qm之汲極與源極間之電流電壓特性無論第1讀出閘極電壓Vgr1為何皆呈現歐姆電阻特性。如上所述，第1選擇電晶體Q1為斷開狀態，第2選擇電晶體為導通狀態。
以上之結果為，記憶電晶體Qm於第1狀態下為斷開狀態之情形時，記憶胞1之內部節點N3之電壓Vn3藉由導通狀態之第2選擇電晶體Q2而成為讀出汲極電壓Vdr，節點N0與節點N2間無讀出電流Idsr流過。另一方面，記憶電晶體Qm於第2狀態下顯示電阻特性之情形時，若將該第2狀態之電阻值設為Rm，則於記憶電晶體Qm流過下述之數11中所示之讀出電流Idsr。又，若於飽和區域驅動第2選擇電晶體Q2，使讀出汲極電壓Vdr與第3讀出閘極電壓Vgr3為相同電壓，則流過第2選 擇電晶體Q2之讀出電流Idsr以下述之數12提供。
(數11)Idsr=Vn3/Rm
(數12)Idsr=(1/2)×β2×(Vgr3-Vn3-Vth2)2
數11之Idsr與數12之Idsr相等，故而藉由對數11與數12求解而求出電壓Vn3，若將該電壓Vn3代入至數11中，則求出讀出電流Idsr。再者，數11及數12表示於第4電壓施加狀態下讀出電流Idsr與電壓Vn3係被唯一確定，故而實際上無需對上述數式求解。
根據以上所述，記憶電晶體Qm於第1狀態下為斷開狀態之情形時，無讀出電流Idsr流過，內部節點N3之電壓Vn3成為讀出汲極電壓Vdr，記憶電晶體Qm於第2狀態下表示電阻特性之情形時，流過數11中所示之讀出電流Idsr，內部節點N3之電壓Vn3成為與於記憶電晶體Qm之電壓降(Idsr×Rm)相同之電壓。因此，例如於節點N0，檢測讀出電流Idsr之電流值，或者檢測內部節點N3之電壓，藉此可判別記憶電晶體Qm為第1狀態與第2狀態之哪一者。
進而，自下述之電壓Vdr之電壓源經由包含電晶體或電阻元件之負荷電路而對節點N0施加讀出汲極電壓Vdr之情形時，於節點N0產生與上述讀出電流Idsr對應之電壓降，故而節點N0之電壓值會根據讀出電流Idsr之電流值而變化。由此，於將該負荷電路連接於節點N0之情形，即便藉由檢測節點N0之電壓值，亦可判別記憶電晶體Qm為第1狀態與第2狀態之哪一者。
其次，說明於寫入動作與讀出動作之間，區別使用第1及第2選擇電晶體Q1、Q2之優點。於本實施形態中，使用金屬氧化物半導體之薄膜電晶體作為記憶電晶體Qm及第1及第2選擇電晶體Q1、Q2。薄膜電晶體中，一般而言，若使大電流流過汲極與源極間，則因薄膜電 晶體所特有之自熱劣化現象而會引起閾值電壓之大幅上升，若如此，則會發現與之相伴之導通電流之降低等電晶體特性之劣化。自熱劣化現象係如下現象：由於薄膜電晶體之基板係由玻璃基板等形成，若與單晶Si基板等相比較，則導熱性差，故而由汲極與源極間之電流所引起之自發熱無法有效地散熱，通道區域之溫度上升，藉此促進來自閘極絕緣膜之氫之脫離或電子之注入等，使閾值電壓產生變動。
因此，使寫入電流流過記憶電晶體Qm之汲極與源極間動而自第1狀態轉移至第2狀態之情形時，相同之寫入電流亦流過第1選擇電晶體Q1，故而藉由該寫入電流，而於作為薄膜電晶體之第1選擇電晶體Q1，有可能因上述之自熱劣化現象而導致閾值電壓上升。
圖11中，表示記憶電晶體Qm之寫入動作之前後2種之用於寫入動作之第1選擇電晶體Q1之閘極與源極間電壓Vgs和汲極與源極間電流Ids間之電流電壓特性。可知，藉由寫入動作，而使第1選擇電晶體Q1之閾值電壓增加8V~9V左右，相同閘極與源極間電壓Vgs下之導通電流Ids降低。又，斷開狀態下之汲極與源極間電流Ids於寫入動作之前後並無差異，看不出特性之劣化。亦即，第1選擇電晶體Q1之特性劣化係導通狀態下之特性劣化。
因此，於記憶胞1不設置第2選擇電晶體Q2，而於寫入動作與讀出動作之兩者使用相同之第1選擇電晶體Q1，若假設藉由寫入動作，而使第1選擇電晶體Q1之閾值電壓Vth1僅上升△Vth，則上述第3電壓施加狀態下之數9及數10成為如下述之數13及數14般。再者，數13及數14之Vth1係第1選擇電晶體Q1之寫入動作前之閾值電壓。
(數13)Idsr=(1/2)×β1×(Vgr2-Vth1-△Vth)2
其中，Vn3≧Vgr2-Vth1-△Vth
(數14) Idsr=β1×{(Vgr2-Vth1-△Vth)×Vn3-Vn32/2}
其中，Vn3<Vgr2-Vth1-△Vth
此處，於第3電壓施加狀態下，Vgr3>Vth2，但於讀出動作中亦使用第1選擇電晶體Q1之情形時，必須使Vgr2>Vth1+△Vth。該情形時，第1選擇電晶體Q1之寫入動作前之閾值電壓Vth1與第2選擇電晶體Q2之閾值電壓Vth2相同，故而必須將於讀出動作中使用第1選擇電晶體Q1之情形時之第2讀出閘極電壓Vgr2設定為較第3電壓施加狀態下之第3讀出閘極電壓Vgr3僅高出△Vth。以上所述在對第4電壓施加狀態之讀出動作之情形時亦為相同。因此，若與第3或第4電壓施加狀態之讀出動作同樣地設定第2讀出閘極電壓Vgr2，則於記憶電晶體Qm處於第2狀態之記憶胞1中，第1選擇電晶體Q1成為斷開狀態，無讀出電流Idsr流過，故而不可能判別為同樣地無讀出電流Idsr流過之記憶電晶體Qm處於第1狀態之記憶胞1，從而無法進行正常之讀出動作。又，於記憶電晶體Qm處於第2狀態之記憶胞1中，為了不使第1選擇電晶體Q1成為斷開狀態，必須將第2讀出閘極電壓Vgr2設定為較第3或第4電壓施加狀態之讀出動作時之第3讀出閘極電壓Vgr3僅高出△Vth，成為高速且低電力下之讀出動作之妨礙。進而，上述閾值電壓之上升有可能導致於每一記憶胞產生不均，即便第1選擇電晶體Q1為導通狀態，亦有可能使導通電流產生不均，從而導致讀出動作容限降低。
進而，於在寫入動作與讀出動作之兩者，使用相同之第1選擇電晶體Q1之情形時，為了不產生上述特性劣化，必須抑制寫入電流，從而有可能使記憶電晶體Qm之寫入特性降低。
根據以上所述，如本實施形態般，在寫入動作與讀出動作之間，區別使用第1及第2選擇電晶體Q1、Q2，於讀出動作時將第1選擇電晶體Q1控制為斷開狀態，藉此解除上述讀出動作時之問題，不受第1 選擇電晶體Q1之特性劣化之影響而可進行高速且低電力之讀出動作。進而，第1選擇電晶體Q1於寫入動作時，可容許特性劣化而使寫入電流流過，故而記憶電晶體Qm之寫入特性降低之問題亦得以解除。
<第2實施形態>
其次，對包含將圖1所示之記憶胞1於列方向及行方向分別以矩陣狀配置複數個而構成之記憶胞陣列21之本記憶裝置20進行說明。
圖12中，表示本記憶裝置20之概略之電路方塊構成。如圖12所示，本記憶裝置20包含記憶胞陣列21、控制電路22、電壓產生電路23、位元線解碼器24、字元線解碼器25、記憶體閘極控制電路26、及感測放大電路27。
記憶胞陣列21係將記憶胞1於行方向排列m個、於列方向排列n個而構成，進而包含：於列方向延伸之m條記憶體閘極線MGL1~MGLm(相當於第1控制線)；於列方向延伸之m條第1字元線WPL1~WPLm(相當於第2控制線)；於列方向延伸之m條第2字元線WRL1~WRLm(相當於第3控制線)；於行方向延伸之n條位元線BL1~BLn(相當於資料信號線)；及基準電壓線VSL。再者，m及n分別為2以上之整數。
記憶體閘極線MGL1~MGLm之各者共通地連接於配置於對應之列之n個記憶胞1之記憶電晶體Qm之各閘極(控制節點NC0)。第1字元線WPL1~WPLm之各者共通地連接於配置於對應之列之n個記憶胞1之第1選擇電晶體Q1之各閘極(控制節點NC1)。第2字元線WRL1~WRLm之各者共通地連接於配置於對應之列之n個記憶胞1之第2選擇電晶體Q2之各閘極(控制節點NC2)。位元線BL1~BLn之各者共通地連接於配置於對應之行之m個記憶胞1之記憶電晶體Qm之各汲極(節點N0)。基準電壓線VSL與所有記憶胞1之第1及第2選擇電晶體Q1、Q2 之各源極(節點N1、N2)共通連接。於本實施形態中，對基準電壓線VSL，經由寫入動作及讀出動作而始終供給基準電壓Vss(例如接地電壓(0V))。
且說，圖12所示之記憶胞陣列21之構成中，假定第1實施形態下說明之寫入動作時之第1電壓施加狀態與讀出動作時之第3電壓施加狀態。亦即，假定如下情形：於第1及第3電壓施加狀態下，對成為各動作之對象之選擇記憶胞1之記憶電晶體Qm之汲極(節點N0)連接之位元線BL(位元線BL1~BLn之總稱)，施加寫入汲極電壓Vdp或讀出汲極電壓Vdr。
再者，於假定第1實施形態中說明之寫入動作時之第2電壓施加狀態與讀出動作時之第4電壓施加狀態之情形時，如上所述，於各記憶胞1中，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。而且，如圖13所示，位元線BL0~BLn之各者共通地連接於配置於對應之行上之m個記憶胞1之第1及第2選擇電晶體Q1、Q2之各源極(節點N1、N2)，基準電壓線VSL共通地連接於所有記憶胞1之記憶電晶體Qm之源極(節點N0)。記憶體閘極線MGL(記憶體閘極線MGL1~MGLm之總稱)、第1字元線WPL(第1字元線WPL1~WPLm之總稱)、及第2字元線WRL(第2字元線WRL1~WRLm之總稱)之連接與上述第1及第3電壓施加狀態之情形時相同。
控制電路22進行記憶胞陣列21內之記憶胞1之寫入動作及讀出動作之控制。具體而言，控制電路22根據自位址線(未圖示)輸入之位址信號、自資料線輸入之資料輸入、及自控制信號線輸入之控制輸入信號，而控制電壓產生電路23、位元線解碼器24、字元線解碼器25、記憶體閘極控制電路26、及感測放大電路27。
電壓產生電路23於寫入動作及讀出動作中，產生用以選擇動作 對象之記憶胞1所需之選擇閘極電壓、及用以施加至並非作為動作對象之非選擇之記憶胞1之非選擇閘極電壓，並供給至字元線解碼器25與記憶體閘極控制電路26。又，產生被選擇作動作對象之記憶胞1於寫入及讀出時所需之位元線電壓，並供給至位元線解碼器24。
選擇閘極電壓相當於第1實施形態中所說明之寫入動作時之第1至第3寫入閘極電壓Vgp1、Vgp2、Vgp3、及讀出動作時之第1至第3讀出閘極電壓Vgr1、Vgr2、Vgr3。又，位元線電壓相當於第1實施形態中所說明之寫入動作時之寫入汲極電壓Vdp、及讀出動作時之讀出汲極電壓Vdr。
施加至各控制節點NC0~NC2之寫入動作時之非選擇閘極電壓可直接沿用施加至各控制節點NC0~NC2之讀出動作時之選擇閘極電壓Vgr1、Vgr2、Vgr3。施加至控制節點NC0之讀出動作時之非選擇閘極電壓可直接使用施加至控制節點NC0之讀出動作時之選擇閘極電壓Vgr1。亦即，於讀出動作時，對所有控制節點NC0施加相同之第1讀出閘極電壓Vgr1。施加至控制節點NC1、NC2之讀出動作時之非選擇閘極電壓可直接沿用施加至控制節點NC1、NC2之寫入動作時之選擇閘極電壓Vgp2、Vgp3。再者，於寫入動作時，亦可對所有控制節點NC0施加相同之第1寫入閘極電壓Vgp1。
位元線解碼器24於寫入動作時及讀出動作時，若動作對象之記憶胞1之位址被指定，則選擇與該位址對應之1條或複數條位元線BL，並對所選擇之位元線BL施加寫入汲極電壓Vdp或讀出汲極電壓Vdr。再者，對非選擇之位元線BL施加非選擇位元線電壓(例如基準電壓Vss)。
字元線解碼器25於寫入動作時及讀出動作時，若各動作對象之記憶胞之位址被指定，則根據動作之種類，進行與該位址對應之寫入動作用之第1字元線WPL、及讀出動作用之第2字元線WRL之選擇及 非選擇。具體而言，於寫入動作時，對所選擇之1條第1字元線WPL施加上述第2寫入閘極電壓Vgp2作為選擇第1字元線電壓，對其餘之(m-1)條非選擇之第1字元線WPL施加上述第2讀出閘極電壓Vgr2作為非選擇第1字元線電壓，對所有第2字元線WRL施加上述第3寫入閘極電壓Vgp3作為非選擇第2字元線電壓。又，於讀出動作時，對所選擇之1條第2字元線WRL施加上述第3讀出閘極電壓Vgr3作為選擇第2字元線電壓，對其餘之(m-1)條非選擇之第2字元線WRL施加上述第3寫入閘極電壓Vgp3作為非選擇第2字元線電壓，對所有第1字元線WPL施加上述第2讀出閘極電壓Vgr2作為非選擇第1字元線電壓。
記憶體閘極控制電路26於寫入動作時，若寫入動作對象之記憶胞之位址被指定，則選擇與該位址對應之1條記憶體閘極線MGL，並對所選擇之記憶體閘極線MGL施加上述第1寫入閘極電壓Vgp1作為選擇記憶體閘極線電壓，且對其餘之(m-1)條非選擇之記憶體閘極線MGL施加上述第1讀出閘極電壓Vgr1作為非選擇記憶體閘極線電壓。再者，於寫入動作時，亦可對所有記憶體閘極線MGL施加上述第1寫入閘極電壓Vgp1。又，記憶體閘極控制電路26於讀出動作時，對所有記憶體閘極線MGL施加上述第1讀出閘極電壓Vgr1。
感測放大電路27經由位元線解碼器24，檢測自所選擇之位元線BL流過所選擇之記憶胞1中之讀出電流Idsr，而判別所選擇之記憶胞1之記憶電晶體Qm為第1狀態與第2狀態之哪一者。感測放大電路27包含與所選擇之位元線BL之根數相同數量之感測放大器。再者，構成感測放大電路27之感測放大器亦可係檢測根據讀出電流Idsr而變化之位元線BL或位元線解碼器24等之讀出電流Idsr之電流路徑上之節點電壓之電壓感應式之感測放大器，而並非直接檢測讀出電流Idsr之電流感應式之感測放大器。進而，感測放大電路27之電路構成亦可為於每一行獨立地設置基準電壓線VSL，且與以該行為單位之基準電壓線 VSL連接之電路構成，代替經由位元線解碼器24而與所選擇之位元線BL連接之電路構成。
根據上述圖12或圖13所示之電路構成，於寫入動作時，所選擇之記憶胞1成為第1實施形態中所說明之第1或第2電壓施加狀態，該選擇記憶胞1內之記憶電晶體Q1自第1狀態轉移至第2狀態。非選擇列之記憶胞1中，於第1選擇電晶體Q1之閘極施加有非選擇第1字元線電壓即第2讀出閘極電壓Vgr2(Vgr2<Vth1、或Vgr2<Vn3+Vth1)，於第2選擇電晶體Q2之閘極施加有非選擇第2字元線電壓即第3寫入閘極電壓Vgp3(Vgp3<Vth2、或Vgp3<Vn3+Vth2)，第1及第2選擇電晶體Q1、Q2之兩者成為斷開狀態，於記憶電晶體Q1中無寫入電流Idsp流過，記憶電晶體Q1之第1或第2狀態維持原樣。進而，非選擇行之記憶胞1中，於非選擇之位元線BL施加有與基準電壓線VSL相同之基準電壓Vss，故而即便為選擇列，於記憶電晶體Q1中亦無寫入電流Idsp流過，記憶電晶體Q1之第1或第2狀態維持原樣。
進而，根據上述圖12或圖13所示之電路構成，於讀出動作時，所選擇之記憶胞1成為第1實施形態中所說明之第3或第4電壓施加狀態，該選擇記憶胞1內之記憶電晶體Q1若為第1狀態，則讀出電流Idsr不會自所選擇之位元線BL流過記憶胞1，若為第2狀態，則讀出電流Idsr會自所選擇之位元線BL流過記憶胞1。非選擇列之記憶胞1中，於第1選擇電晶體Q1之閘極施加有非選擇第1字元線電壓即第2讀出閘極電壓Vgr2(Vgr2<Vth1、或Vgr2<Vn3+Vth1)，於第2選擇電晶體Q2之閘極施加有非選擇第2字元線電壓即第3寫入閘極電壓Vgp3(Vgp3<Vth2、或Vgp3<Vn3+Vth2)，第1及第2選擇電晶體Q1、Q2之兩者成為斷開狀態，無論記憶電晶體Q1之狀態為何，讀出電流Idsp皆不會自所選擇之位元線BL經由非選擇列之記憶胞1而流動。進而，非選擇行之記憶胞1中，於非選擇之位元線BL施加有與基準電壓線VSL相同之 基準電壓Vss，故而即便為選擇列，於記憶電晶體Q1中亦無讀出電流Idsp流過。又，於本實施形態中，即便假設於非選擇之位元線BL流過某電流，但因非選擇之位元線BL與感測放大電路27間被分離，故而不會以感測放大電路27檢測流過非選擇之位元線BL之電流。
再者，關於控制電路22、電壓產生電路23、位元線解碼器24、字元線解碼器25、記憶體閘極控制電路26、及感測放大電路27之詳細之電路構成、器件構造、及製造方法，可使用公知之電路構成而實現，且可使用公知之半導體製造技術而製作，故而省略說明。
本記憶裝置20中，記憶胞1可以低電流、低電壓進行寫入，因此為低消耗電力，容易實現小型化。
其次，作為第2實施形態之本記憶裝置20之變形例，對包含將圖1所示之記憶胞1於列方向及行方向之任一方向配置複數個而成之1列或1行之記憶胞陣列之本記憶裝置30、40、50，於第3至第5實施形態中進行說明。再者，第3至第5實施形態中，假定如下情形：將本記憶裝置30、40、50作為顯示裝置、資料處理裝置、或邏輯電路裝置等配置於周邊電路而使用之較小電容之非揮發性記憶裝置使用。
<第3實施形態>
第3實施形態中，對包含將圖1所示之記憶胞1於列方向配置複數個而構成之記憶胞陣列31之本記憶裝置30進行說明。圖14中，表示本記憶裝置30之概略之電路方塊構成。如圖14所示，本記憶裝置30包含記憶胞陣列31、控制電路32、電壓產生電路33、位元線解碼器34、及感測放大電路37。
記憶胞陣列31係將記憶胞1於列方向排列n個而構成，進而包含：於列方向延伸之1條記憶體閘極線MGL；於列方向延伸之1條第1字元線WPL；於列方向延伸之1條第2字元線WRL；於行方向延伸之n條位元線BL0~BLn；及基準電壓線VSL。記憶胞陣列31相當於第2實施 形態之m列×n行之記憶胞陣列21之1列量。
第3實施形態中，記憶體閘極線MGL、第1字元線WPL、第2字元線WRL分別為1條，故而無需如第2實施形態般之具備列選擇功能之字元線解碼器25及記憶體閘極控制電路26，對記憶體閘極線MGL、第1字元線WPL、第2字元線WRL之各信號電壓係自控制電路32供給。位元線解碼器34、及感測放大電路37與第2實施形態之位元線解碼器24、及感測放大電路27相同，故而省略重複之說明。
控制電路32進行記憶胞陣列31內之記憶胞1之寫入動作及讀出動作之控制。具體而言，控制電路32根據自位址線(未圖示)輸入之位址信號、自資料線輸入之資料輸入、及自控制信號線輸入之控制輸入信號，而控制電壓產生電路33、位元線解碼器34、及感測放大電路37，並且進行對記憶體閘極線MGL、第1字元線WPL、第2字元線WRL之各信號電壓之供給。
電壓產生電路33於寫入動作及讀出動作中，產生第1實施形態中所說明之寫入動作時之第1至第3寫入閘極電壓Vgp1、Vgp2、Vgp3、及讀出動作時之第1至第3讀出閘極電壓Vgr1、Vgr2、Vgr3，並供給至控制電路32。又，產生被選擇作為動作對象之記憶胞1於寫入及讀出時所需之位元線電壓，並供給至位元線解碼器24。位元線電壓相當於第1實施形態中所說明之寫入動作時之寫入汲極電壓Vdp、及讀出動作時之讀出汲極電壓Vdr。
控制電路32於寫入動作時，對記憶體閘極線MGL施加第1寫入閘極電壓Vgp1，對第1字元線WPL施加第2寫入閘極電壓Vgp2，對第2字元線WRL施加第3寫入閘極電壓Vgp3，又，於讀出動作時，對記憶體閘極線MGL施加第1讀出閘極電壓Vgr1，對第1字元線WPL施加第2讀出閘極電壓Vgr2，對第2字元線WRL施加第3讀出閘極電壓Vgr3。
且說，圖14所示之記憶胞陣列31之構成中，假定第1實施形態中 所說明之寫入動作時之第1電壓施加狀態與讀出動作時之第3電壓施加狀態。再者，在假定第1實施形態中所說明之寫入動作時之第2電壓施加狀態與讀出動作時之第4電壓施加狀態之情形時，如上所述，於各記憶胞1中，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。而且，如圖15所示，位元線BL0~BLn之各者與對應之行之記憶胞1之第1及第2選擇電晶體Q1、Q2之各源極(節點N1、N2)連接，基準電壓線VSL共通地連接於所有記憶胞1之記憶電晶體Qm之源極(節點N0)。
<第4實施形態>
第4實施形態中，對包含將圖1所示之記憶胞1於行方向配置複數個而構成之記憶胞陣列41之本記憶裝置40進行說明。圖16中，表示本記憶裝置40之概略之電路方塊構成。如圖16所示，本記憶裝置40包含記憶胞陣列41、控制電路42、電壓產生電路43、字元線解碼器45、記憶體閘極控制電路46、及感測放大電路47。
記憶胞陣列41係將記憶胞1於行方向排列m個而構成，進而包含：於列方向延伸之m條記憶體閘極線MGL1~MGLm；於列方向延伸之m條第1字元線WPL1~WPLm；於列方向延伸之m條第2字元線WRL1~WRLm；於行方向延伸之1條位元線BL；及基準電壓線VSL。再者，本第4實施形態中，各記憶體閘極線MGL1~MGLm彙集成1條記憶體閘極線MGL，且與記憶體閘極控制電路46連接。記憶胞陣列41相當於第2實施形態之m列×n行之記憶胞陣列21之1行量。
第4實施形態中，位元線BL為1條，故而無需如第2實施形態般具備行選擇功能之位元線解碼器24，作為位元線電壓之寫入汲極電壓Vdp及讀出汲極電壓Vdr係自控制電路32施加至位元線BL。電壓產生電路43、字元線解碼器45、記憶體閘極控制電路46、及感測放大電路47與第2實施形態之電壓產生電路23、字元線解碼器25、記憶體閘極 控制電路26、及感測放大電路27基本上相同，故而省略重複之說明。再者，第4實施形態中，上述位元線電壓係被供給至控制電路42。又，圖16中，例示記憶體閘極控制電路46於寫入動作時，不進行列選擇，而是對1條記憶體閘極線MGL(m條記憶體閘極線MGL1~MGLm)施加上述第1寫入閘極電壓Vgp1之情形，但與第2實施形態同樣地，亦可個別地控制m條記憶體閘極線MGL1~MGLm之選擇、非選擇，對所選擇之記憶體閘極線MGL施加第1寫入閘極電壓Vgp1，對非選擇之記憶體閘極線MGL施加第1讀出閘極電壓Vgr1。
控制電路42進行記憶胞陣列41內之記憶胞1之寫入動作及讀出動作之控制。具體而言，控制電路42根據自位址線(未圖示)輸入之位址信號、自資料線輸入之資料輸入、自控制信號線輸入之控制輸入信號，而控制電壓產生電路43、字元線解碼器45、記憶體閘極控制電路46、及感測放大電路47，並且對位元線BL進行寫入汲極電壓Vdp或讀出汲極電壓Vdr之供給。
且說，圖16所示之記憶胞陣列41之構成中，假定第1實施形態中所說明之寫入動作時之第1電壓施加狀態與讀出動作時之第3電壓施加狀態。再者，在假定第1實施形態中所說明之寫入動作時之第2電壓施加狀態與讀出動作時之第4電壓施加狀態之情形時，如上所述，於各記憶胞1中，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。而且，如圖17所示，位元線BL共通地連接於所有記憶胞1之第1及第2選擇電晶體Q1、Q2之各源極(節點N1、N2)，基準電壓線VSL共通地連接於所有記憶胞1之記憶電晶體Qm之源極(節點N0)。
<第5實施形態>
第5實施形態中，對包含將圖1所示之記憶胞1於行方向配置複數個而構成之記憶胞陣列51之本記憶裝置50進行說明。圖18中，表示本 記憶裝置50之概略之電路方塊構成。如圖18所示，本記憶裝置50包含記憶胞陣列51、控制電路52、電壓產生電路53、字元線解碼器55、及感測放大電路57。
記憶胞陣列51係將記憶胞1於行方向排列m個而構成，進而包含：1條記憶體閘極線MGL；於列方向延伸之m條第1字元線WPL1~WPLm；1條第2字元線WRL；於行方向延伸之1條位元線BL；基準電壓線VSL；及m條讀出資料線RDL1~RDLm。記憶胞陣列51相當於第2實施形態之m列×n行之記憶胞陣列21之1行量。
第5實施形態中，位元線BL、記憶體閘極線MGL、及第2字元線WRL分別為1條，故而無需如第2實施形態般具備行選擇功能之位元線解碼器24、具備列選擇功能之記憶體閘極控制電路26、及具備對第2字元線WRL之列選擇功能之字元線解碼器25，將施加至位元線BL之寫入汲極電壓Vdp及讀出汲極電壓Vdr、施加至記憶體閘極線MGL之第1寫入閘極電壓Vgp1及第1讀出閘極電壓Vgr1、及施加至第2字元線WRL之第3寫入閘極電壓Vgp3及第3讀出閘極電壓Vgr3自控制電路52分別供給至位元線BL、記憶體閘極線MGL、及第2字元線WRL。電壓產生電路53與第2實施形態之電壓產生電路23相同，故而省略重複之說明。
控制電路52進行記憶胞陣列51內之記憶胞1之寫入動作及讀出動作之控制。具體而言，控制電路52根據自位址線(未圖示)輸入之位址信號、自資料線輸入之資料輸入、自控制信號線輸入之控制輸入信號，而控制電壓產生電路53、字元線解碼器55、及感測放大電路57，並且進行對位元線BL、記憶體閘極線MGL、及第2字元線WRL之上述各電壓之施加。
字元線解碼器55不具備讀出動作時之列選擇功能，僅於寫入動作時，進行第1字元線WPL1~WPLm之選擇及非選擇，選擇1個寫入 對象之記憶胞1。
第5實施形態中，寫入動作係逐個選擇記憶胞1並逐次執行，讀出動作係同時選擇m個記憶胞1且整體執行。因此，各列之記憶胞1之內部節點N3分別與m條讀出資料線RDL0~RDLm連接，各讀出資料線RDL1~RDLm分別與包含m個感測放大器之感測放大電路57連接。各感測放大器與第2實施形態之感測放大電路27之感測放大器相同，省略重複之說明。
再者，作為第5實施形態之變形例，於讀出動作中，亦可選擇m個記憶胞1中之一部分記憶胞1，且對所選擇之記憶胞1同時進行讀出動作。該情形時，以如下方式構成：設置m條第2字元線WRL1~WRLm，字元線解碼器55於讀出動作時，選擇第2字元線WRL1~WRLm中之1條或複數條，且使其餘之第2字元線WRL為非選擇。而且，感測放大電路57係由與同時選擇之第2字元線WRL之根數相同數量之感測放大器而構成。
且說，圖18所示之記憶胞陣列51之構成中，假定第1實施形態中所說明之寫入動作時之第1電壓施加狀態與讀出動作時之第3電壓施加狀態。再者，在假定第1實施形態中所說明之寫入動作時之第2電壓施加狀態與讀出動作時之第4電壓施加狀態之情形時，如上所述，於各記憶胞1中，記憶電晶體Qm之源極構成節點N0，第1選擇電晶體Q1之汲極構成節點N1，第2選擇電晶體Q2之汲極構成節點N2。而且，如圖19所示，位元線BL共通地連接於所有記憶胞1之第1及第2選擇電晶體Q1、Q2之各源極(節點N1、N2)，基準電壓線VSL共通地連接於所有記憶胞1之記憶電晶體Qm之源極(節點N0)。
<第6實施形態>
上述第2至第5實施形態中，對將圖1所示之記憶胞1於列方向及行方向之至少任一方向配置複數個而構成記憶胞陣列21~51之情形進 行了說明。第6實施形態中，對將圖1所示之記憶胞1作為電路胞2而併入至邏輯電路內之1個或複數個部位之實施例進行說明。
圖20中，表示電路胞2之電路構成。電路胞2實質上與圖1所示之記憶胞1相同，但於記憶電晶體Qm之寫入動作前，係作為以控制節點NC2為輸入端子、以內部節點N3為輸出端子之反相器而發揮功能，進而，作為記憶電晶體Qm之寫入動作前後之與記憶電晶體Qm之狀態(寫入動作前之第1狀態、或者寫入動作後之第2狀態)對應之輸出位準自輸出端子固定地輸出之ROM胞而發揮功能。
圖21(a)中，表示將電路胞2作為反相器而發揮功能之情形時(反相器模式)之寫入動作前之電壓施加狀態，圖21(b)中，表示記憶程式模式下之寫入動作時與非寫入動作時之電壓施加狀態，圖21(c)中，表示作為ROM胞而發揮功能之情形時(ROM模式)之讀出動作時之電壓施加狀態。又，圖22中，一覽顯示上述各模式下之電壓施加狀態與輸出端子之輸出位準。再者，於圖21所示之電壓施加狀態下，假定如下情形：第1及第2選擇電晶體Q1、Q2之閾值電壓Vth1、Vth2分別為正電壓(Vth1>0，Vth2>0)，基準電壓Vss為接地電壓(Vss=0V)。
於反相器模式中，於節點N0及控制節點NC0施加有與第1實施形態所說明之讀出汲極電壓Vdr大致相同電壓之電源電壓Vdd，記憶電晶體Qm為導通狀態。於節點N1及節點N2施加有基準電壓Vss(例如接地電壓)。於控制節點NC1施加有基準電壓Vss，第1選擇電晶體Q1成為斷開狀態。於控制節點NC2施加有與二值之輸入資料對應之輸入電壓Vin(VLin或VHin)，於低位準之輸入電壓VLin之輸入時，第2選擇電晶體Q2成為斷開狀態，於作為輸出端子之節點N3輸出高位準之輸出電壓VHout，於高位準之輸入電壓VHin之輸入時，第2選擇電晶體Q2成為導通狀態，於作為輸出端子之節點N3輸出低位準之輸出電壓VLout。此處，因記憶電晶體Qm為n通道型電晶體，故而高位準之輸 出電壓VHout成為自電源電壓Vdd降低僅閾值電壓Vthm後之電壓值(Vdd-Vthm)。又，低位準之輸出電壓VLout係作為記憶電晶體Qm之源極電壓為輸出電壓VLout時之汲極電流、與第2選擇電晶體Q2之汲極電壓為輸出電壓VLout時之汲極電流成為相等時之電壓值而規定。以使低位準之輸出電壓VLout成為充分低之位準之方式，而設定記憶電晶體Qm及第2選擇電晶體Q2之元件設計條件(通道寬、通道長、閾值電壓中之至少1者)。
記憶程式模式下之寫入動作時之電壓施加狀態與第1實施形態中所說明之寫入動作時之第1電壓施加狀態為相同，省略重複之說明。記憶程式模式下之非寫入動作時之電壓施加狀態係以使記憶電晶體Qm及第1選擇電晶體Q1之至少任一者成為斷開狀態之方式而設定，阻止寫入電流Idsp流過記憶電晶體Qm中。於圖21(b)及圖22所示之例中，作為一例，於控制節點NC1施加有基準電壓Vss，第1選擇電晶體Q1成為斷開狀態。根據以上所述，於記憶程式模式下，由於寫入動作時之電壓施加狀態，而使寫入電流Idsp流過記憶電晶體Qm中，記憶電晶體Qm自第1狀態轉移至第2狀態。另一方面，由於非寫入動作時之電壓施加狀態，而使寫入電流Idsp不流過記憶電晶體Qm中，故而記憶電晶體Qm之狀態維持於第1狀態。
於ROM模式下，於節點N0施加有與第1實施形態中所說明之讀出汲極電壓Vdr大致相同電壓之電源電壓Vdd，於控制節點NC0施加有基準電壓Vss，記憶電晶體Qm於未寫入之第1狀態之情形時，成為斷開狀態，於寫入後之第2狀態下，無論控制節點NC0之電壓值為何，作為電阻元件，皆流過與節點N0和內部節點N3間之電壓成比例之電流。於節點N1及節點N2施加有基準電壓Vss。於控制節點NC1施加有基準電壓Vss，第1選擇電晶體Q1為斷開狀態。於控制節點NC2施加有特定之讀出閘極電壓Vgr，第2選擇電晶體Q2成為導通狀態，於作為輸 出端子之節點N3，輸出與記憶電晶體Qm之狀態(第1狀態或第2狀態)對應之輸出電壓Vout1或Vout2。此處，因記憶電晶體Qm為斷開狀態，故而記憶電晶體Qm於第1狀態時之輸出電壓Vout1成為基準電壓Vss(低位準)。另一方面，將記憶電晶體Qm於第2狀態時之輸出電壓Vout2作為內部節點N3為輸出電壓Vout2時之流過記憶電晶體Qm中之電流((Vdd-Vout2)/Rm、(其中，Rm為第2狀態之記憶電晶體Qm之電阻值)、與第2選擇電晶體Q2之汲極電流成為相等時之電壓值而規定。以使輸出電壓Vout2成為充分高之位準之方式，根據第2狀態之記憶電晶體Qm之電阻值Rm及第2選擇電晶體Q2之電晶體特性(閾值電壓Vth2、跨導β2)，而設定讀出閘極電壓Vgr。
根據圖20及圖21所示之構成，電路胞2中，即便不另外設置感測放大電路，亦會自作為輸出端子之內部節點N3輸出與記憶電晶體Qm之狀態相應之邏輯位準之輸出電壓Vout1或Vout2。藉此，可將邏輯電路內之任意節點之位準藉由電路胞2之上述記憶程式模式下之處理而固定於高位準或低位準。
<第7實施形態>
對將上述第2至第5實施形態中所說明之本記憶裝置20~50利用於液晶顯示裝置中之實施例進行說明。圖23係表示液晶顯示裝置70之概略構成之電路方塊圖。如圖23所示，液晶顯示裝置70係於包含主動矩陣基板71、共通電極72、顯示控制電路73、共通電極驅動電路74、源極驅動器75、閘極驅動器76、及CS驅動器77之先前構成之液晶顯示裝置，進而包含非揮發性記憶裝置60a、60b、60c。
於主動矩陣基板71，於列方向及行方向分別配置複數個像素電路80而形成像素電路陣列。於圖23所示之例中，將於行方向為j個、且於列方向為k個而合計j×k個(j、k為2以上之整數)像素電路80以矩陣狀排列，藉由源極線SL1~SLk、閘極線GL1~GLj、及輔助電容線 CSL1~CSLj而將各像素電路80相互連接。再者，於圖23中，為避免圖式變得複雜，方塊化顯示像素電路80。又，為明確顯示於主動矩陣基板71上形成有各種配線，方便地將主動矩陣基板71圖示於共通電極72之上側。
圖24中表示像素電路80之一構成例。像素電路80包含薄膜電晶體81、液晶電容82、及輔助電容83。薄膜電晶體81係根據施加至閘極線GL之信號而發揮開關之作用之電晶體，於其閘極端子、源極端子、汲極端子，分別連接有閘極線GL、源極線SL、液晶電容82與輔助電容83之一端。液晶電容82之另一端與共通電極72連接，輔助電容83之另一端與輔助電容線CSL連接。
非揮發性記憶裝置60a、60b、60c各自係包含上述本記憶裝置20~50之任一者。再者，非揮發性記憶裝置60a、60b、60c之控制電路22、32、42、52、及電壓產生電路23、33、43、53等之周邊電路亦可如圖23中之虛線所示，於液晶顯示裝置70之周邊電路部之1部位彙集作為共通記憶體控制電路部61而構成。
於非揮發性記憶裝置60a中，儲存有顯示面板之構成資訊或固有ID(identification，標識)等。記憶於該等非揮發性記憶裝置60a中之資訊藉由顯示控制電路73而參照，且根據該等資訊而進行詳細之顯示控制方法之切換、或控制參數之最佳化。又，固有ID等可進行來自與顯示面板連接之系統側之查詢，用於顯示面板之判別、或最佳之驅動方法之選擇等。顯示控制電路73根據儲存於非揮發性記憶裝置60a中之資訊而切換用以進行顯示控制之電路，實現最佳之顯示器之顯示控制。
於非揮發性記憶裝置60b中，儲存有閘極驅動器之冗餘恢復資訊等之閘極驅動器之驅動所需之構成參數之資訊。
同樣地，於非揮發性記憶裝置60c中，儲存有源極驅動器之冗餘 恢復資訊等之源極驅動器之驅動所需之構成參數之資訊。
再者，關於主動矩陣基板71、共通電極72、顯示控制電路73、共通電極驅動電路74、源極驅動器75、閘極驅動器76、及CS驅動器77之詳細之電路構成及其功能，與公知之液晶顯示裝置之構成大致相同，故而省略詳細之說明。又，像素電路80之構成並非係限定於圖24中例示之構成者。
<其他實施形態>
以下，對本記憶裝置之其他實施形態進行說明。
<1>上述各實施形態中，記憶電晶體Qm與第1及第2選擇電晶體Q1、Q2之電晶體構造如圖2所示，例示有包含含有通道蝕刻終止層16之底閘極型之薄膜電晶體之情形，但各電晶體Qm、Q1、Q2(電晶體Q)之電晶體構造並非係限定於圖2所示之元件構造者。例如，即便為相同底閘極型之薄膜電晶體，如圖25所示，電晶體Q亦未必一定要包含通道蝕刻終止層16。進而，於圖2所示之電晶體構造中，如圖26(a)、(b)所示，於通道區域上，亦可隔著通道蝕刻終止層16進而形成氧吸收率較高之絕緣材料層18，或者亦可不設置通道蝕刻終止層16而形成氧吸收率較高之絕緣材料層18。絕緣材料層18係作為氧吸收層而發揮功能，該氧吸收層係用以吸收藉由記憶電晶體Qm之寫入動作而擴散之金屬氧化物半導體層13中之氧，且將其以不會再次返回至金屬氧化物半導體層13中之方式固定。絕緣材料層18例如為富含Si之CVD氧化矽膜。通道蝕刻終止層16亦可與通常之金屬氧化物半導體TFT製程中所使用之材料相同。再者，於圖26中，省略鈍化層17之圖示。進而，如圖27所示，電晶體Q亦可包含頂閘極型之薄膜電晶體。
圖27(a)中，模式性地表示頂閘極型薄膜電晶體構造之電晶體Q之元件構造之剖面圖。於圖27(b)中，表示該電晶體Q之上表面之佈局例。該電晶體Q係於玻璃基板10上，依序形成有金屬氧化物半導體層13 、閘極絕緣膜12、及閘極電極11，形成於絕緣膜19上之源極電極14及汲極電極15經由形成於接觸開口部形成區域(圖27(b)之區域90)內之接觸開口部91，而與金屬氧化物半導體層13連接。
又，於圖2、圖25、圖26、及圖27所示之電晶體構造之記憶電晶體Qm中，為了使寫入動作時流過通道區域之金屬氧化物半導體層13之電流密度增加，較佳為使通道寬較窄。又，為了使通道區域之金屬氧化物半導體層13之溫度藉由焦耳熱而有效地上升，較佳為使閘極電極11之與金屬氧化物半導體層13重疊之區域之寬度較窄，即以使通道長變短之方式配置閘極電極。
進而，記憶電晶體Qm亦可並非為薄膜電晶，而是例如於矽基板上形成有金屬氧化物半導體層13之MOS電晶體構造之電晶體。
進而，上述各實施形態中，假定第1選擇電晶體Q1與第2選擇電晶體Q2具有與記憶電晶體Qm相同之電晶體構造之情形，但亦可以與記憶電晶體Qm不同之電晶體構造而構成第1選擇電晶體Q1與第2選擇電晶體Q2之至少任一者。例如，即便為相同薄膜電晶體，亦可將第1選擇電晶體Q1與第2選擇電晶體Q2作為除金屬氧化物半導體以外之薄膜電晶體而構成，或者亦可作為形成於上述矽基板上之MOS電晶體構造之電晶體而構成。於矽基板上形成有第1及第2選擇電晶體Q1、Q2之情形時，較佳為於第1及第2選擇電晶體Q1、Q2之上方形成薄膜電晶體之記憶電晶體Qm。再者，藉由使各電晶體Qm、Q1、Q2為相同之電晶體構造，而可簡化記憶胞1之製造步驟。
進而，於上述各實施形態中，假定第1選擇電晶體Q1與第2選擇電晶體Q2係n通道型之電晶體之情形，但亦可視需要而設為p通道型之電晶體。
<2>於上述各實施形態中，假定第1選擇電晶體Q1與第2選擇電晶體Q2係薄膜電晶體，且因記憶電晶體Qm之寫入動作時自熱劣化現 象而產生電晶體特性之劣化之情形，但第1選擇電晶體Q1與第2選擇電晶體Q2只要係藉由記憶電晶體Qm之寫入動作時流過之寫入電流而有可能導致電晶體特性產生一些劣化之電晶體，則即便為除薄膜電晶體以外之電晶體構造，亦可發揮本發明之效果。亦即，與上述各實施形態之記憶胞1同樣地，個別地設置第1選擇電晶體Q1與第2選擇電晶體Q2，且在寫入動作與讀出動作之間，區別使用第1及第2選擇電晶體Q1、Q2，藉此可排除由寫入動作引起產生於第1選擇電晶體Q1之電晶體特性劣化之影響，從而可進行高速且低電力之讀出動作。進而，第1選擇電晶體Q1於寫入動作時，可容許特性劣化而使寫入電流流過，故而記憶電晶體Qm之寫入特性降低之問題亦得以解除。
<3>於上述第2實施形態之記憶胞陣列21之構成中，例示使基準電壓線VSL於行方向延伸之情形，但基準電壓線VSL之配置並非係限定於上述第2實施形態之配置者，亦可為使基準電壓線VSL於列方向延伸之構成。
進而，亦可於每一行均設置於行方向延伸之基準電壓線VSL，且代替位元線解碼器24而設置基準電壓線解碼器，於基準電壓線VSL側進行行選擇，於寫入動作時及讀出動作時將所選擇之基準電壓線VSL驅動為基準電壓Vss，將非選擇之基準電壓線VSL驅動為浮動狀態、或者寫入汲極電壓Vdsp或讀出汲極電壓Vdsr，藉此阻止寫入電流Idsp或讀出電流Idsr流過非選擇行之記憶胞1中。
<4>進而，於上述各實施形態中，假定記憶胞1之節點N1與節點N2始終被施加相同電壓，而作為單一之節點處理之情形，但例如於第2實施形態等中，於寫入動作及讀出動作中，於成為上述第1及第3電壓施加狀態之情形時，亦可將基準電壓線VSL分離為寫入動作用與讀出動作用而設置2條，將各記憶胞1之節點N1與寫入動作用之基準電壓線VSL連接，將各記憶胞1之節點N2與讀出動作用之基準電壓 線VSL連接。進而，於寫入動作及讀出動作中，於成為上述第2及第4電壓施加狀態之情形時，亦可將位元線BL分離為寫入動作用與讀出動作用且於每一行均設置有2條，將各行之記憶胞1之節點N1與寫入動作用之位元線BL連接，將各行之記憶胞1之節點N2與讀出動作用之位元線BL連接。
<5>於上述第2至第5實施形態中，亦可使同一列之記憶體閘極線MGL與第1字元線WPL共通1條控制信號線。該情形時，於寫入動作時，第1寫入閘極電壓Vgp1與第2寫入閘極電壓Vgp2成為相同電壓，於讀出動作時，第1讀出閘極電壓Vgr1與第2讀出閘極電壓Vgr2成為相同電壓。因此，於寫入動作之第1電壓施加狀態下，相對於記憶電晶體Qm，Vgp1>Vn3+Vthm，故而關於第1選擇電晶體Q1，若Vthm=Vth1，則上述數3不成立，因此必需使第1選擇電晶體Q1於線性區域動作。又，於寫入動作之第2電壓施加狀態下，相對於第1選擇電晶體Q1，Vgp2>Vn3+Vth1，故而關於記憶電晶體Qm，若Vthm=Vth1，則上述數6不成立，因此必需使記憶電晶體Qm於線性區域動作。於讀出狀態下，第1狀態之記憶電晶體Qm與第1選擇電晶體Q1以均成為斷開狀態之方式被控制，故而不會因使同一列之記憶體閘極線MGL與第1字元線WPL共通1條控制信號線而產生問題。
<6>於上述第2至第5實施形態中，關於本記憶裝置20~50，只要記憶胞陣列21、31、41、51各自包含圖1所示之記憶胞1即可，除記憶胞陣列21、31、41、51以外之周邊電路之構成可適當變更，並非係限定於上述各實施形態之構成者。於上述第7實施形態之液晶顯示裝置70中，亦只要包含含有圖1所示之記憶胞1之非揮發性記憶裝置即可，液晶顯示裝置70自身之電路構成、或非揮發性記憶裝置之電路構成並非係限定於上述各實施形態之構成者。
[產業上之可利用性]
本發明可利用於包含可非揮發性地保持資訊之記憶胞之非揮發性記憶裝置、資料處理裝置、邏輯電路裝置、顯示裝置等。
1‧‧‧記憶胞
N0、N1、N2‧‧‧記憶胞之節點
NC0、NC1、NC2‧‧‧記憶胞之控制節點
Q1‧‧‧第1選擇電晶體
Q2‧‧‧第2選擇電晶體
Qm‧‧‧記憶電晶體

Claims (15)

  1. 一種非揮發性記憶裝置，其特徵在於：其係包含至少一個記憶胞者，且上述記憶胞之各者包含記憶電晶體、第1選擇電晶體及第2選擇電晶體，上述記憶電晶體之源極與汲極之一者、上述第1選擇電晶體之源極與汲極之一者、及上述第2選擇電晶體之源極與汲極之一者相互電性連接而形成上述記憶胞之內部節點，且上述記憶電晶體係以如下方式構成：具備具有閘極電極、含金屬氧化物半導體而構成之源極區域、汲極區域、及通道區域之電晶體構造；非揮發性地保持上述源極區域與上述汲極區域間之電流電壓特性根據上述閘極電極之電壓施加狀態而變化之第1狀態、及上述源極區域與上述汲極區域間之電流電壓特性無論上述閘極電極之電壓施加狀態為何均顯示歐姆電阻特性之第2狀態之任一狀態；具有狀態轉換特性，即根據流過上述源極區域與上述汲極區域間之電流，而自上述第1狀態轉移至上述第2狀態；於使上述記憶電晶體自上述第1狀態轉移至上述第2狀態之寫入動作時，上述第1選擇電晶體之源極與汲極間成為導通狀態，上述第2選擇電晶體之源極與汲極間成為非導通狀態，從而寫入電流流過上述記憶電晶體與第1選擇電晶體；於檢測上述記憶電晶體為上述第1狀態與上述第2狀態之哪一狀態之讀出動作時，上述第1選擇電晶體之源極與汲極間成為非導通狀態，上述第2選擇電晶體之源極與汲極間成為導通狀態，從而於上述記憶電晶體之源極與汲極間施加讀出電壓。
  2. 如請求項1之非揮發性記憶裝置，其中上述第1選擇電晶體與第2選擇電晶體之至少任一者具備與上述記憶電晶體相同之上述電晶體構造。
  3. 如請求項1或2之非揮發性記憶裝置，其中自上述第1狀態向上述第2狀態之轉換係藉由利用流過上述記憶電晶體之上述源極區域與上述汲極區域間之電流產生之焦耳熱，因而構成上述通道區域之上述金屬氧化物半導體之元素之構成比率變化而產生。
  4. 如請求項1或2之非揮發性記憶裝置，其中於上述寫入動作時，上述記憶電晶體之源極與汲極間之電壓，大於上述第1選擇電晶體之源極與汲極間之電壓。
  5. 如請求項1或2之非揮發性記憶裝置，其中上述金屬氧化物半導體包含In或Ga或Zn元素。
  6. 如請求項1或2之非揮發性記憶裝置，其中上述記憶電晶體與上述第1及第2選擇電晶體係薄膜電晶體。
  7. 如請求項1或2之非揮發性記憶裝置，其中上述第1及第2選擇電晶體具備與上述記憶電晶體相同之電晶體構造，且固定於上述第1狀態。
  8. 如請求項1或2之非揮發性記憶裝置，其中於上述讀出動作時，以於上述記憶電晶體為上述第1狀態之情形時流過上述源極區域與上述汲極區域間之電流小於在上述記憶電晶體為上述第2狀態之情形時流過上述源極區域與上述汲極區域間之電流的方式，設定施加至上述記憶電晶體之上述閘極電極之電壓。
  9. 如請求項1或2之非揮發性記憶裝置，其中於上述記憶電晶體為上述第1狀態之上述記憶胞中，將上述記憶電晶體之源極與汲極間設為導通狀態，且將上述第1選擇電晶體之源極與汲極間設為非導通狀態，而對應於施加至上述第2選擇電晶體之閘極電極之 電壓的輸出電壓係自上述內部節點輸出。
  10. 如請求項1或2之非揮發性記憶裝置，其中包含將複數個上述記憶胞配置於列方向與行方向中之至少行方向而成之記憶胞陣列；在配置於同一行之複數個上述記憶胞中，上述記憶電晶體之源極與汲極中之未與上述第1及第2選擇電晶連接之另一者連接於沿行方向延伸之共通之資料信號線，上述第1選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於第1基準電壓線，上述第2選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於第2基準電壓線。
  11. 如請求項1或2之非揮發性記憶裝置，其中包含將複數個上述記憶胞配置於列方向與行方向中之至少行方向而成之記憶胞陣列；在配置於同一列之複數個上述記憶胞中，上述記憶電晶體之上述閘極電極連接於共通之沿列方向延伸之第1控制線，上述第1選擇電晶體之上述閘極電極連接於共通之沿列方向延伸之第2控制線，上述第2選擇電晶體之上述閘極電極連接於共通之沿列方向延伸之第3控制線，上述第1選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於共通之第1基準電壓線，上述第2選擇電晶體之源極與汲極之未與上述記憶電晶體連接之另一者連接於共通之第2基準電壓線。
  12. 如請求項10之非揮發性記憶裝置，其中各列之上述第1控制線相互連接。
  13. 如請求項10之非揮發性記憶裝置，其中各列之上述記憶電晶體之上述閘極電極所連接之第1控制線係相互連接，且各列之上述第2選擇電晶體之上述閘極電極所連接之第3控制線係相互連 接。
  14. 如請求項11之非揮發性記憶裝置，其中連接於同一列之上述記憶胞之上述第1控制線與上述第2控制線係相同之控制信號線。
  15. 如請求項10之非揮發性記憶裝置，其中上述第1基準電壓線與上述第2基準電壓線係相同之基準電壓線。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015053009A1 (ja) 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
WO2015053010A1 (ja) 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
US9607996B2 (en) 2013-11-18 2017-03-28 Sharp Kabushiki Kaisha Semiconductor device
US9859016B2 (en) * 2013-11-25 2018-01-02 Sharp Kabushiki Kaisha Semiconductor device and method for writing thereto
WO2018043425A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 半導体装置
US10553646B2 (en) * 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays
US10553643B2 (en) 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays having two bit lines per column
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
CN109541427B (zh) * 2018-12-05 2021-04-13 上海华力微电子有限公司 晶体管电性测试结构及测试方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788573B2 (en) * 2001-08-25 2004-09-07 Woong Lim Choi Non-volatile semiconductor memory and method of operating the same
US7009888B2 (en) * 2003-07-15 2006-03-07 Sharp Kabushiki Kaisha Low voltage, island-layer-based nonvolatile semiconductor storage device with floating biased memory cell channel
US20110157975A1 (en) * 2009-12-30 2011-06-30 Stmicroelectronics S.R.I. Ftp memory device with programing and erasing based on fowler-nordheim effect
TW201140588A (en) * 2010-05-13 2011-11-16 Ememory Technology Inc Non-volatile memory cell unit
US20110316060A1 (en) * 2010-06-24 2011-12-29 Thierry Coffi Herve Yao Electronic device including a nonvolatile memory cell
US20120236646A1 (en) * 2010-06-17 2012-09-20 Te-Hsun Hsu Non-volatile memory cell

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106402A (ja) * 1998-01-22 2000-04-11 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその書き込み方法
AU2003283684A1 (en) * 2002-12-12 2004-06-30 Koninklijke Philips Electronics N.V. One-time programmable memory device
US7485944B2 (en) 2004-10-21 2009-02-03 International Business Machines Corporation Programmable electronic fuse
JP2010262711A (ja) 2009-05-11 2010-11-18 Sony Corp 電気フューズメモリを有する半導体デバイス
IT1397229B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria ftp programmabile e cancellabile a livello di cella
KR101198253B1 (ko) * 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788573B2 (en) * 2001-08-25 2004-09-07 Woong Lim Choi Non-volatile semiconductor memory and method of operating the same
US7009888B2 (en) * 2003-07-15 2006-03-07 Sharp Kabushiki Kaisha Low voltage, island-layer-based nonvolatile semiconductor storage device with floating biased memory cell channel
US20110157975A1 (en) * 2009-12-30 2011-06-30 Stmicroelectronics S.R.I. Ftp memory device with programing and erasing based on fowler-nordheim effect
TW201140588A (en) * 2010-05-13 2011-11-16 Ememory Technology Inc Non-volatile memory cell unit
US20120236646A1 (en) * 2010-06-17 2012-09-20 Te-Hsun Hsu Non-volatile memory cell
US20110316060A1 (en) * 2010-06-24 2011-12-29 Thierry Coffi Herve Yao Electronic device including a nonvolatile memory cell

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