JPH02297973A - 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜Ｅ２　ＦＲＯＭおよびその製造方法に関す
るものである。

〔従来の技術〕

最近、Ｅ２ＰＲＯＭとして、メモリ用トランジスタと、
このメモリ用トランジスタを選択する選折用トランジス
タ（各メモリ用トランジスタにそれぞれ接続される選択
トランジスタ、または、メモリ用トランジスタのゲート
、ソース、ドレイン電極がつながる各ラインにそれぞれ
接続されるライン選択トランジスタ）とを、薄膜トラン
ジスタで構成した薄膜Ｅ２　ＦＲＯＭが考えられている
。

第３図は従来の薄膜Ｅ２ＰＲＯＭを示したもので、ここ
では、メモリ用薄膜トランジスタＴｌにそれぞれ選択用
薄膜トランジスタＴ２を接続したものを示している。

この薄膜Ｅ’　ＦＲＯＭは、ガラス等からなる絶縁基板
１の上に、メモリ用薄膜トランジスタＴ１と選択用薄膜
トランジスタＴ２とを形成した構成となっている。なお
、薄膜トランジスタには、スタガー型、逆スタガー型、
コプラナー型、逆スタガ−型のものがあるが、第３図で
はメモリ用および選択用薄膜トランジスタＴＩ、Ｔ２を
それぞれ逆スタガー型薄膜トランジスタとした薄膜Ｅ’
　ＦＲＯＭを示している。

この薄膜Ｅ”　ＦＲＯＭは、基板１上にまずメモリ用薄
膜トランジスタＴｌを形成し、次いでこの基板１上に選
択用薄膜トランジスタＴ２を形成する方法で製造された
もので、メモリ用薄膜トランジスタＴ１は、基板１上に
形成されたゲート電極Ｇ１と、このゲート電極Ｇ１の上
に基板全面にわたって形成されたゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極Ｇ１に対向させ
て形成された１−ａ−８１（ｉ型アモルファス・シリコ
ン）からなるｌ型半導体層３と、このｌ型半導体層３の
上にｎ”−ａ−８Ｉ（ｎ型不純物をドープしたアモルフ
ァス−シリコン）からなるｎ型半導体層４を介して形成
されたソース電極Ｓ１およびドレイン電ＩＤＩとからな
っている。そして、前記ゲート絶縁膜２は、トランジス
タにヒステリシス性をもたせる窒化シリコン（Ｓｔ　Ｎ
）　、すなわち、シリコン原子Ｓｌと窒素原子Ｎとの組
成比Ｓｉ／Ｎを、化学量論比（Ｓｆ　／Ｎ−０，７５）
より太きく　（Ｓｉ　／Ｎ−０，８５〜１．１５）　し
て電荷の蓄積機能をもたせた窒化シリコンで形成されて
いる。

また、選択用薄膜トランジスタＴ２は、前記メモリ用薄
膜トランジスタＴｌのゲート絶縁膜２上に形成されたゲ
ート電極Ｇ２と、このゲート電極Ｇ２の上に基板全面に
わたって形成されたゲート絶縁膜５と、このゲート絶縁
膜５の上に前記ゲート電極Ｇ２に対向させて形成された
１−ａ−８ｆからなるｌ型半導体層６と、このｌ型半導
体層６の上にｎ”−ａ−８ｔからなるｎ型半導体層７を
介して形成されたソース電極Ｓ２およびドレイン電極Ｄ
２とからなっている。そして、前記ゲート絶縁膜５は、
トランジスタにヒステリシス性をもたせない窒化シリコ
ン（Ｓｉ　Ｎ）　、すなわち、シリコン原子Ｓｉと窒素
原子Ｎとの組成比Ｓｔ／Ｎを化学量論比（Ｓ　ｌ　／Ｎ
−０，７５）とほぼ同じにした電荷蓄積機能のない窒化
シリコンで形成されている。

また、８は前記選択用薄膜トランジスタＴ２のソース電
極Ｓ２とメモリ用薄膜トランジスタＴ１のドレイン電極
Ｄ１とを接続する接続配線、ＳＬＩはメモリ用薄膜トラ
ンジスタＴ１のソース電極Ｓ１に接続されたソースライ
ン、ＤＬ２は選択用薄膜トランジスタＴ２のドレイン電
極Ｄ２に接続されたドレインラインである。この接続配
線８とソースラインＳＬＩおよびドレインラインＤＬ２
は、選択用薄膜トランジスタＴ２のゲート絶縁膜５上に
形成されており、接続配線８とソースラインＳＬＩは、
上記ゲート絶縁膜５に形成したコンタクト孔において、
メモリ用薄膜トランジスタＴ１のソース電極Ｓ１および
ドレイン電極Ｄ２に接続されている。なお、９はメモリ
用薄膜トランジスタＴｌおよび選択用薄膜トランジスタ
Ｔ２を覆う窒化シリコン等からなる上部保護膜である。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜Ｅ２ＰＲＯＭは、メモリ
用薄膜トランジスタＴ１と選択用薄膜トランジスタＴ２
とを別工程で形成したものであるため、この薄膜Ｅ２Ｐ
ＲＯＭはその製造に多くの工程数を要するという問題を
もっていた。

このようにメモリ、用薄膜トランジスタＴ１と選択用薄
膜トランジスタＴ２とを別工程で形成しているのは、メ
モリ用薄膜トランジスタＴ１のゲート絶縁膜２はメモリ
効果をもたせるためにヒステリシス性を有するものとす
る必要があり、選択用薄膜トランジスタＴ２のゲート絶
縁膜５はヒステリシス性の無いものとする必要があるた
めである。

このため、従来は、基板１上にまずメモリ用薄膜トラン
ジスタＴｌを形成し、この後選択用薄膜トランジスタＴ
２を形成しているが、このようにメモリ用薄膜トランジ
スタＴＩと選択用薄膜トランジスタＴ２とを別工程で形
成するのでは、ゲート電極となる金属膜の膜付けとその
バターニング、ゲート絶縁膜の膜付け、ｉ型半導体層お
よびｎ型半導体層の膜付けとそのバターニング、ソース
。

ドレイン電極となる金属膜の膜付けとそのバターニング
およびチャンネル部のｎ型半導体層の除去を行なってメ
モリ用薄膜トランジスタＴ１を形成し、さらに上記工程
を繰返して選択用薄膜トランジスタＴ２を形成しなけれ
ばならないから、上記従来の薄膜Ｅ２　ＦＲＯＭはその
製造に多くの工程数を要していた。また、この薄膜Ｅ’
　ＦＲＯＭでは、選択用薄膜トランジスタＴ２をメモリ
用薄膜トランジスタＴｌのゲート絶縁膜２の上に形成し
ているため、薄膜Ｅ２Ｆ’ＲＯＭ全体の厚さがかなり厚
くなってしまうという問題ももっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、少ない工程数で能率
よく製造できるとともに、全体の厚さも薄くすることが
できる薄膜Ｅ２ＰＲＯＭおよびその製造方法を提供する
ことにある。

・〔課題を解決するための手段〕 本発明の薄膜Ｅ２ＰＲＯＭは、上記目的を達成するため
に、メモリ用薄膜トランジスタと選択用薄膜トランジス
タのゲート絶縁膜を共通の絶縁膜とし、かつこのゲート
絶縁膜はトランジスタにヒステリシス性をもたせる窒化
シリコンで形成するとともに、前記選択用薄膜トランジ
スタのゲート電極と前記ゲート絶縁膜との界面に、トラ
ンジスタにヒステリシス性をもたせない窒化シリコン膜
を形成したものである。

また、本発明の薄膜Ｅ２Ｆ’ＲＯＭの製造方法は、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト電極を同時に形成する工程と、前記選択用薄膜トラン
ジスタのゲート電極のゲート絶縁膜形成側にトランジス
タにヒステリシス性をもたせない窒化シリコン膜を形成
する工程と、前記メモリ用薄膜トランジスタと前記選択
用薄膜トランジスタの形成領域にわたってトランジスタ
にヒステリシス性をもたせる窒化シリコンからなる共通
のゲート絶縁膜を形成する工程と、前記メモリ用薄膜ト
ランジスタと前記選択用薄膜トランジスタの半導体層を
同時に形成する工程と、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタのソース、ドレイン電極
を同時に形成する工程とからなるものである。

〔作用〕

すなわち、本発明の薄膜Ｅ２ＰＲＯＭは、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を同じ絶縁膜で兼用したものであり、このようにメモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜を共通の絶縁膜としても、このゲート絶縁膜をト
ランジスタにヒステリシス性をもたせる窒化シリコンで
形成するとともに、前記選択用薄膜トランジスタのゲー
ト電極と前記ゲート絶縁膜との界面に、トランジスタに
ヒステリシス性をもたせない窒化シリコン膜を形成すれ
ば、メモリ用薄膜トランジスタはヒステリシス性をもち
、選択用薄膜トランジスタはヒステリシス性をもたない
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとにそれぞれ所期の機能をもたせることができる。

そして、この薄膜Ｅ”　ＦＲＯＭでは、メモリ用薄膜ト
ランジスタと選択用薄膜トランジスタのゲート絶縁膜を
共通の絶縁膜としているから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとを同時に形成することが
可能であり、したがってこの薄膜Ｅ２　ＦＲＯＭは少な
い工程数で能率よく製造できるし、また選択用薄膜トラ
ンジスタをメモリ用薄膜トランジスタのゲート絶縁膜の
上に形成している従来の薄膜Ｅ”　ＦＲＯＭに比べて全
体の厚さも薄くすることができる。

また、本発明の薄膜Ｅ２　ＦＲＯＭの製造方法は、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト電極を同時に形成し、前記選択用薄膜トランジスタの
ゲート電極のゲート絶縁膜形成側にトランジスタにヒス
テリシス性をもたせない窒化シリコン膜を形成するとと
もに、前記メモリ用薄膜トランジスタと前記選択用薄膜
トランジスタの形成領域にわたってトランジスタにヒス
テリシス性をもたせる窒化シリコンからなる共通のゲー
ト絶縁膜を形成１−５さらに前記メモリ用薄膜トランジ
スタと前記選択用薄膜トランジスタの半導体層、および
ソース、ドレイン電極をそれぞれ同時に形成するもので
あるから、メモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとを同時に形成することができる。

〔実施例〕

以下、本発明の一実施例を、メモリ用薄膜トランジスタ
にそれぞれ選択用薄膜トランジスタを接続した薄膜Ｅ２
　ＦＲＯＭについて第１図および第２図を参照し説明す
る。

第１図において、１１はガラス等からなる絶縁基板、Ｔ
１０およびＴ２０は絶縁基板１１上に形成されたメモリ
用および選択用の薄膜トランジスタであり、このメモリ
用薄膜トランジスタＴＩＯと選択用薄膜トランジスタＴ
２０はそれぞれ逆スタガー型のものとされている。この
薄１１ｉＥ２　ＦＲＯＭは、絶縁基板１１上にメモリ用
および選択用薄膜トランジスタＴＩＯ，Ｔ２０のゲート
電極ＧＩＯ，Ｇ２０を形成し、その上にゲート絶縁膜１
２を基板全面にわたって形成するとともに、このゲート
絶縁膜１２の上に上記各ゲート電極Ｇ１０、Ｇ２０にそ
れぞれ対向させてｔ−ａ−８ｉからなるｉ型半導体層１
３゜１３を形成し、この各ｉ型半導体層１３．１Ｂの上
にそれぞれ、ｎ”−ａ−５ｉからなるｎ型半導体層１４
．１４を介してソース、ドレイン電極ＳＩＯ，ＤＬＯお
よびＳ２０．Ｄ２０を形成したもので、メモリ用薄膜ト
ランジスタＴＩＯのドレイン電極ＤＩＯと選択用薄膜ト
ランジスタＴ２０のソース電極Ｓ２０とはこの両電極Ｄ
　１０．　　Ｓ　２０と一体の接続配線１５を介して接
続されている。また、メモリ用薄膜トランジスタＴＩＯ
のソース電極ＳＩＯはこれと一体のソースライン５ＬＩ
Ｏに接続され、選択用薄膜トランジスタＴ２０のドレイ
ン電極Ｄ２０はこれと一体のドレインラインＤ　Ｌ　２
（Ｎ：接続されている。これら接続配線１５とソースラ
イン５ＬＬＯおよびドレインラインＤ　Ｌ　２０は、ゲ
ート絶縁膜１２の上に形成されている。また、メモリ用
薄膜トランジスタＴＩＯのゲート電極ＧＩＯと選択用薄
膜トランジスタＴ２０のゲート電極Ｇ２０は、それぞれ
図示しないゲートラインにつながっている。なお、１５
はメモリ用薄膜トランジスタＴＩＯおよび選”択用薄膜
トランジスタＴ２０を覆う窒化シリコン等からなる上部
保護膜である。

また、前記ゲート絶縁膜１２は、メモリ用薄膜トランジ
スタＴＩＯのゲート絶縁膜と選択用薄膜トランジスタＴ
２０のゲート絶縁膜とを兼ねる共通の絶縁膜とされてお
り、このゲート絶縁膜１２は、トランジスタにヒステリ
シス性をもたせる窒化シリコン（ＳＩ　Ｎ）　、すなわ
ち、シリコン原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ／Ｎ
を、化学量論比（Ｓ　ｉ　／Ｎ−０，７５）より太きく
　　（Ｓｔ　／Ｎ−０，８５〜１．１５）　Ｌ、て電荷
の蓄積機能をもたせた窒化シリコンで形成されている。

また、選択用薄膜トランジスタＴ２０のゲート電極Ｇ２
０と前記ゲート絶縁膜１２との界面には、トランジスタ
にヒステリシス性をもたせない窒化シリコンＩＩＩ　１
２　ａが薄く形成されている。この窒化シリコン膜１２
ａは、シリコン原子Ｓｔと窒素原子Ｎとの組成比Ｓｉ／
Ｎを化学量論比（Ｓｌ／Ｎ−０，７５）とほぼ同じにし
た電荷蓄積機能のない窒化シリコン（Ｓｉ　Ｎ）からな
っている。

すなわち、この薄膜Ｅ２ＰＲＯＭは、メモリ用薄膜トラ
ンジスタＴ１０と選択用薄膜トランジスタＴ２０のゲー
ト絶縁膜を同じ絶縁膜１２で兼用したものであり、この
ようにメモリ用薄膜トランジスタＴＩＯと選択用薄膜ト
ランジスタＴ２０のゲート絶縁膜を共通の絶縁膜として
も、このゲート絶縁膜１２をトランジスタにヒステリシ
ス性をもたせる窒化シリコンで形成すれば、メモリ用薄
膜トランジスタＴＩＯにメモリ効果をもたせることがで
きる。

また、選択用薄膜トランジスタＴ２Ｑのゲート電極Ｇ２
０と前記ゲート絶縁膜１２との界面にトランジスタにヒ
ステリシス性をもたせない窒化シリコン膜１２ａを形成
すれば、選択用薄膜トランジスタＴ２０のヒステリシス
性を前記窒化シリコン膜１２ａによって減少させること
ができる。そして、ゲート電極Ｇ２０とトランジスタに
ヒステリシス性をもたせるゲート絶縁膜１２との界面に
トランジスタにヒステリシス性をもたせない窒化シリコ
ン膜１２ａを介在させた選択用薄膜トランジスタＴ２０
のヒステリシスの幅は、前記窒化シリコン膜１２ａの膜
厚によって変化するから、この窒化シリコン膜１２ａの
膜厚を、選択用薄膜トランジスタＴ２０のヒステリシス
性をなくすような厚さに形成すれば、選択用薄膜トラン
ジスタＴ２０を、ヒステリシス性をもたない、スイッチ
ング特性のよい選択素子とすることができる。したがっ
て、この薄膜Ｅ２ＰＲＯＭによれば、メモリ用薄膜トラ
ンジスタＴＩＯと選択用薄膜トランジスタＴ２０のゲー
ト絶縁膜を同じ絶縁膜１２で兼用したものでありながら
、メモリ用薄膜トランジスタＴｌＯと選択用薄膜トラン
ジスタＴ２０とにそれぞれ所期の機能をもたせることが
できる。

しかして、この薄膜２２ＰＲＯＭでは、メモリ用薄膜ト
ランジスタＴＩＯと選択用薄膜トランジスタＴ２０のゲ
ート絶縁膜を共通の絶縁膜１２としているから、メモリ
用薄膜トランジスタＴＩＯと選択用薄膜トランジスタＴ
２０とを同時に形成することができる。

すなわち、第２図は上記薄膜Ｅ２ＰＲＯＭの製造工程を
示したもので、こめ薄膜Ｅ２ＰＲＯＭは次のような工程
で製造される。

まず、絶縁基板１１上にクロム（Ｃｒ　）等の金属膜を
膜付けし、この金属膜をパターニングして、第２図（ａ
）に示すように、メモリ用および選択用薄膜トランジス
タＴＩＯ，Ｔ２Ｏのゲート電極Ｇ１０゜Ｇ２０とこの各
ゲート電極ＧＩＯ，Ｇ２０につながるゲートラインを同
時に形成する。

次に、この基板１１上に、Ｓｌ／Ｎの値を化学量論比（
Ｓｉ　／Ｎ−０，７５）と同程度にした窒化シリコンを
プラズマＣＶＤ法により膜付けし、これをフォトリソグ
ラフィ法により選択用薄膜トランジスタＴ２０の形成領
域の形状にパターニングして、第２図（ｂ）に示すよう
に、選択用薄膜トランジスタＴ２０のゲート電極Ｇ２０
の上に、トランジスタにヒステリシス性をもたせない窒
化シリコン膜１２ａを形成する。

次に、第２図（ｃ）に示すように、上記基板１１上に、
Ｓ１／Ｎの値を３１／Ｎ−０，８５〜１．１５にした窒
化シリコンをプラズマＣＶＤ法により膜付けして、メモ
リ用および選択用薄膜トランジスタＴＩＯ，Ｔ２Ｏの形
成領域にわたって、トランジスタにヒステリシス性をも
たせる窒化シリコンからなるゲート絶縁膜１２を形成し
、次いでその上に、１−ａ−８１からなるｉ型半導体層
１３と、ｎ”−ａ−８ｉからなるｎ型半導体層１４とを
プラズマＣＶＤ法により連続して堆積させた後、このｉ
型半導体層１３とｎ型半導体層１４とをフォトリソグラ
フィ法によりメモリ用薄膜トランジスタＴＩＯと選択用
薄膜トランジスタＴ２０の素子形状にバターニングする
。

次に、その上に、金属膜を膜付けしてこの金属膜をバタ
ーニングすることにより、第２図（ｄ）に示すように、
メモリ用および選択用薄膜トランジスタＴＩＯ，Ｔ２Ｏ
のソース、ドレイン電極Ｓ１０゜ＤＩＯおよびＳ２０．
Ｄ２０と、メモリ用薄膜トランジスタＴＬＱのドレイン
電極ＤＩＯと選択用薄膜トランジスタＴ２０のソース電
極Ｓ２０とを接続する接続配線１５と、メモリ用薄膜ト
ランジスタＴＩＯのソース電極ＳＩＯにつながるソース
ライン５ＬＩＯと、選択用薄膜トランジスタＴ２０のド
レイン電極Ｄ２０につながるドレインラインＤＬ２０と
を同時に形成し、さらにメモリ用および選択用薄膜トラ
ンジスタＴＩＯ，Ｔ２Ｏのｎ型半導体層１４．１４をチ
ャンネル部においてエツチング分離して、メモリ用薄膜
トランジスタＴＩＯおよび選択用薄膜トランジスタＴ２
０を同時に形成する。

この後は、メモリ用薄膜トランジスタＴＩＯおよび選択
用薄膜トランジスタＴ２０を覆う窒化シリコン等からな
る上部保護膜１５を形成して第１図に示した薄膜Ｅ２　
ＦＲＯＭを完成する。

このように、上記薄膜Ｅ”　ＦＲＯＭによれば、その製
造に際して、メモリ用薄膜トランジスタＴＬＯと選択用
薄膜トランジスタＴ２０とを同時に形成することができ
、したがってこの薄膜Ｅ２　ＦＲＯＭは少ない工程数で
能率よく製造することができる。また、この薄膜Ｅ２　
ＦＲＯＭは、メモリ用薄膜トランジスタＴＩＯと選択用
薄膜トランジスタＴ２０のゲート絶縁膜を共通の絶縁膜
１２としているから、選択用薄膜トランジスタをメモリ
用薄膜トランジスタのゲート絶縁膜の上に形成している
従来の薄膜Ｅ２ＰＲＯＭに比べて全体の厚さも薄くする
ことができる。

また、上記薄膜Ｅ２　ＦＲＯＭの製造方法は、メモリ用
薄膜トランジスタＴＩＯと選択用薄膜トランジスタＴ２
０のゲート電極ＧＩＯ，Ｇ２０を同時に形成し、前記選
択用薄膜トランジスタＴ２０のゲート電極Ｇ２０のゲー
ト絶縁膜形成側にトランジスタにヒステリシス性をもた
せない窒化シリコン膜１２ａを形成するとともに、前記
メモリ用薄膜トランジスタＴＩＯと選択用薄膜トランジ
スタＴ２０の形成領域にわたってトランジスタにヒステ
リシス性をもたせる窒化シリコンからなる共通のゲート
絶縁膜１２を形成し、さらに前記メモリ用薄膜トランジ
スタＴＩＯと前記選択用薄膜トランジスタＴ２０の半導
体層（ｎ型半導体層１３とｎ型半導体層１４）と、ソー
ス、ドレイン電極ＳＩＯ，ＤＩＯおよびＳ２０゜Ｄ２０
と、メモリ用薄膜トランジスタＴＩＯのドレイン電極Ｄ
ＩＯと選択用薄膜トランジスタＴ２０のソース電極Ｓ２
０とを接続する接続配線１５と、メモリ用薄膜トランジ
スタＴＩＯのソース電極ＳＩＯにつながるソースライン
５ＬＩＯと、選択用薄膜トランジスタＴ’２０のドレイ
ン電極Ｄ２０につながるドレインラインＤＬ２０とをそ
れぞれ同時に形成するものであるから、メモリ用薄膜ト
ランジスタＴＩＯと選択用薄膜トランジスタ？２０とを
同時に形成することができる。

なお、上記実施例では、前記接続配線１５とソースライ
ン５ＬＩＯおよびドレインラインＤＬ２０を、メモリ用
および選択用薄膜トランジスタＴ１０゜Ｔ２Ｏのソース
、ドレイン電極Ｓ１０．ＤｌｏおよびＳ２０．Ｄ２０の
形成と同時に形成しているが、この接続配線１５とソー
スライン５ＬＩＯおよびドレインラインＤＬ２０は、上
記ソース、ドレイン電極Ｓ１０．ＤｌｏおよびＳ２０．
Ｄ２０の形成とは別工程で形成してもよい。また、上記
実施例では、メモリ用薄膜トランジスタＴ　１’０と選
択用薄膜トランジスタＴ２０とを逆スタガー型のものと
しているが、このメモリ用および選択用薄膜トランジス
タは、スタガー型、コブラナー型、逆スタガ−型でもよ
く、その場合も、メモリ用薄膜トランジスタと選択用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜とし、か
つこのゲート絶縁膜はトランジスタにヒステリシス性を
もたせる窒化シリコンで形成するとともに、選択用薄膜
トランジスタのゲート電極と前記ゲート絶縁膜との界面
に、トランジスタにヒステリシス性をもたせない窒化シ
リコン膜を形成すればメモリ用と選択用の薄膜トランジ
スタを同時に形成することができるから、薄膜Ｅ２ＰＲ
ＯＭを少ない工程数で能率よく製造することができるし
、またその厚さも薄くすることができる。なお、メモリ
用および選択用薄ＩＩＩ　Ｉ−ランジスタをスタガー型
とする薄膜Ｅ２ＰＲＯＭは、上記実施例と逆の工程、つ
まり、ソース、ドレイン電極形成→ｎ型半導体層および
ｉ型半導体層形成→ゲート絶縁膜形成→窒化シリコン膜
形成−ゲート電極形成の工程で製造することができる。

また、メモリ用および選択用薄膜トランジスタをコブラ
ナー型とする薄膜Ｅ２　ＦＲＯＭは、ｎ型半導体層およ
びｎ型半導体層形成→ソース、ドレイン電極形成→ゲー
ト絶縁膜形成−窒化シリコン膜形成−ゲート電極形成の
工程で製造することができ、メモリ用および選択用薄膜
トランジスタを逆スタガ−型とする薄膜Ｅ’　ＦＲＯＭ
は、ゲート電極形成→窒化シリコン膜形成−ゲート絶縁
膜形成−ソース、ドレイン電極形成−ｎ型半導体層およ
びｎ型半導体層形成の工程で製造することができる。

また、上記実施例では、メモリ用薄膜トランジスタＴＩ
Ｏに選択用薄膜ＩＮラン、ジスタＴ２０を接続した薄膜
Ｅ２ＰＲＯＭについて説明したが、本発明は、メモリ用
薄膜トランジスタのゲート、ソース。

ドレイン電極がつながる各ラインにそれぞれこの各ライ
ンを選択する選択用薄膜トランジスタを接続した薄膜Ｅ
２ＰＲＯＭにも適用できることはもちろんである。

〔発明の効果〕

′本発明の薄膜Ｅ２ＰＲＯＭは、メモリ用薄膜トランジ
スタと選択用薄膜トランジスタのゲート絶縁膜を共通の
絶縁膜とし、かつこのゲート絶縁膜はトランジスタにヒ
ステリシス性をもたせる窒化シリコンで形成するととも
に、前記選択用薄膜トランジスタのゲート電極と前記ゲ
ート絶縁膜との界面に、トランジスタにヒステリシス性
をもたせない窒化シリコン膜を形成したものであるから
、この薄膜Ｅ２ＰＲＯＭは少ない工程数で能率よく製造
できるし、また全体の厚さも薄くすることができる。

また、本発明の薄膜Ｅ２ＰＲＯＭの製造方法は、メモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
電極を同時に形成し、前記選択用薄膜トランジスタのゲ
ート電極のゲート絶縁膜形成側にトランジスタにヒステ
リシス性をもたせない窒化シリコン膜を形成するととも
に、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタの形成領域にわたってトランジスタにヒステ
リシス性をもたせる窒化シリコンからなる共通のゲート
絶縁膜を形成し、さらに前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタの半導体層、およびソー
ス、ドレイン電極をそれぞれ同時に形成するものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとを同時に形成することができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す薄膜Ｅ２
ＰＲＯＭの断面図およびその製造工程図、第３図は従来
の薄膜Ｅ２ＰＲＯＭの断面図である。 １１・・・絶縁基板、Ｔ　１ト・・メモリ用薄膜トラン
ジスタ、７２０・・・選択用薄膜トランジスタ、１２・
・・ゲート絶縁膜（トランジスタにヒステリシス性をも
たせる窒化シリコン膜）、１２ａ・・・トランジスタに
ヒステリシス性をもたせない窒化シリコン膜、１３・・
・ｉ型半導体層、１４・・・ｎ型半導体層、Ｓ１０．Ｓ
２０・・・ソース電極、ＤＩＯ，Ｄ２０・・・ドレイン
電極、１５・・・接続配線、５Ｌ１０・・・ソースライ
ン、ＤＬ２０・・・ドレインライン、１６・・・保護膜
。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板上にメモリ用薄膜トランジスタと選択用
   薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭにお
   いて、前記メモリ用薄膜トランジスタと前記選択用薄膜
   トランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ
   このゲート絶縁膜はトランジスタにヒステリシス性をも
   たせる窒化シリコンで形成するとともに、前記選択用薄
   膜トランジスタのゲート電極と前記ゲート絶縁膜との界
   面に、トランジスタにヒステリシス性をもたせない窒化
   シリコン膜を形成したことを特徴とする薄膜Ｅ＾２ＰＲ
   ＯＭ。
2. （２）絶縁基板上にメモリ用薄膜トランジスタと選択用
   薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭの製
   造方法において、前記メモリ用薄膜トランジスタと前記
   選択用薄膜トランジスタのゲート電極を同時に形成する
   工程と、前記選択用薄膜トランジスタのゲート電極のゲ
   ート絶縁膜形成側にトランジスタにヒステリシス性をも
   たせない窒化シリコン膜を形成する工程と、前記メモリ
   用薄膜トランジスタと前記選択用薄膜トランジスタの形
   成領域にわたってトランジスタにヒステリシス性をもた
   せる窒化シリコンからなる共通のゲート絶縁膜を形成す
   る工程と、前記メモリ用薄膜トランジスタと前記選択用
   薄膜トランジスタの半導体層を同時に形成する工程と、
   前記メモリ用薄膜トランジスタと前記選択用薄膜トラン
   ジスタのソース、ドレイン電極を同時に形成する工程と
   からなることを特徴とする薄膜Ｅ＾２ＰＲＯＭの製造方
   法。